CN117477928A - 一种智能功率模块的互锁及死区时间电路 - Google Patents

Abstract

本发明涉及集成电路技术领域，特别是一种智能功率模块的互锁及死区时间电路，包括高压驱动IC、低压驱动IC；还包括互锁及死区时间单元；互锁及死区时间单元用于外接第一上桥、第一下桥驱动PWM信号，生成第二上桥、第二下桥驱动PWM信号；当第一上桥、第一下桥驱动PWM信号的电平相同时，第二上桥、第二下桥驱动PWM信号均为低电平；当电平相反时，第二上桥、第二下桥驱动PWM信号分别与第一上桥、第一下桥驱动PWM信号的电平相反，且它们生成上升沿时，延时死区时间DT；从而使上、下桥的驱动PWM信号上升沿和下降沿之间存在死区时间且当上、下桥的驱动PWM信号同时刻电平相同时互锁为低电平，防止IPM烧毁。

Description

一种智能功率模块的互锁及死区时间电路

技术领域

本发明涉及集成电路技术领域，特别是一种智能功率模块的互锁及死区时间电路。

背景技术

智能功率模块，即IPM（Intelligent Power Module），是一种将电力电子和集成电路技术结合的功率驱动类产品。智能功率模块把功率开关器件和高压驱动电路集成在一起，并内藏有过电压、过电流和过热等故障检测电路。智能功率模块一方面接收MCU的控制信号，驱动后续电路工作，另一方面将系统的状态检测信号送回MCU。与传统分立方案相比，智能功率模块以其高集成度、高可靠性等优势赢得越来越大的市场，尤其适合于驱动电机的变频器及各种逆变电源，是变频调速，冶金机械，电力牵引，伺服驱动，变频家电等应用领域中一种理想的集成芯片。

IPM通常采用双驱动IC，三路上桥用HVIC（高压）驱动，三路下桥用LVIC（低压）驱动，同一相的上桥和下桥组成一个桥臂，即有三组桥臂。因为目前的IPM上、下桥之间没有设置死区时间和互锁功能，当因受到干扰或其他特殊情况导致同一桥臂的上、下桥所接收到的PWM波形出现同时为高电平状态的情况，IPM中同一桥臂驱动的功率器件会同时导通，导致上桥与下桥短路，从而导致烧坏，严重时还会出现炸机。

发明内容

针对上述缺陷，本发明的目的在于提出一种智能功率模块的互锁及死区时间电路，使上、下桥的驱动PWM信号上升沿和下降沿之间存在死区时间且当上、下桥的驱动PWM信号同时刻电平相同时互锁为低电平，防止IPM烧坏。

为达此目的，本发明采用以下技术方案：

一种智能功率模块的互锁及死区时间电路，包括高压驱动IC、低压驱动IC；还包括互锁及死区时间单元；所述互锁及死区时间单元的VCC端和COM端分别用作所述智能功率模块的VCC端和COM端，所述互锁及死区时间单元的三个上桥输入端和三个下桥输入端分别用作所述智能功率模块的三个上桥输入端和三个下桥输入端；

所述互锁及死区时间单元的三个上桥输出端分别与所述高压驱动IC的三个驱动信号输入端电连接，所述互锁及死区时间单元的三个下桥输出端分别与所述低压驱动IC的三个驱动信号输入端电连接；

所述互锁及死区时间单元用于外接第一上桥驱动PWM信号和第一下桥驱动PWM信号，生成第二上桥驱动PWM信号和第二下桥驱动PWM信号；

当所述第一上桥驱动PWM信号和所述第一下桥驱动PWM信号的电平相同时，所述第二上桥驱动PWM信号和所述第二下桥驱动PWM信号均为低电平；当所述第一上桥驱动PWM信号和所述第一下桥驱动PWM信号的电平相反时，所述第二上桥驱动PWM信号和所述第二下桥驱动PWM信号分别与所述第一上桥驱动PWM信号和所述第一下桥驱动PWM信号的电平相反，且所述第二上桥驱动PWM信号或所述第二下桥驱动PWM信号生成上升沿时，延时死区时间DT。

进一步的，所述互锁及死区时间单元包括第一反相电路、第一死区时间电路、第二反相电路、第一输出及互锁电路、第三反相电路、第二死区时间电路、第四反相电路和第二输出及互锁电路；所述第一反相电路的输入端用作所述互锁及死区时间单元的下桥输入端，所述第三反相电路的输入端用作所述互锁及死区时间单元的上桥输入端，所述第一输出及互锁电路的输出端用作所述互锁及死区时间单元的上桥输出端，所述第二输出及互锁电路的输出端用作所述互锁及死区时间单元的下桥输出端，所述第一反相电路的VCC端用作所述互锁及死区时间单元的VCC端，所述第三反相电路的COM端用作所述互锁及死区时间单元的COM端；

所述第一反相电路的输出端和所述第一死区时间电路的输入端电连接，所述第一死区时间电路的输出端和所述第二反相电路的输入端电连接，所述第二反相电路的输出端和所述第一输出及互锁电路的输入端电连接，所述第一输出及互锁电路的互锁端和所述第三反相电路的输入端电连接；

所述第三反相电路的输出端和所述第二死区时间电路的输入端电连接，所述第二死区时间电路的输出端和所述第四反相电路的输入端电连接，所述第四反相电路的输出端和所述第二输出及互锁电路的输入端电连接，所述第二输出及互锁电路的互锁端和所述第一反相电路的输入端电连接；

所述第一反相电路的VCC端、所述第一死区时间电路的VCC端、所述第二反相电路的VCC端、所述第一输出及互锁电路的VCC端、所述第三反相电路的VCC端、所述第二死区时间电路的VCC端、所述第四反相电路的VCC端均和所述第二输出及互锁电路的VCC端电连接；所述第一反相电路的COM端、所述第一死区时间电路的COM端、所述第二反相电路的COM端、所述第一输出及互锁电路的COM端、所述第三反相电路的COM端、所述第二死区时间电路的COM端、所述第四反相电路的COM端均和所述第二输出及互锁电路的COM端电连接；

所述第一反相电路用于接收所述第一下桥驱动PWM信号，对所述第一下桥驱动PWM信号进行第一次反相并传输至所述第一死区时间电路；

所述第一死区时间电路用于对第一次反相后的所述第一下桥驱动PWM信号进行第二次反相并生成所述死区时间DT后传输至所述第二反相电路；

所述第二反相电路用于对第二次反相后的所述第一下桥驱动PWM信号进行第三次反相并传输至所述第一输出及互锁电路；

所述第一输出及互锁电路用于接收第三次反相后的所述第一下桥驱动PWM信号和所述第一上桥驱动PWM信号，生成所述第二上桥驱动PWM信号；当第三次反相后的所述第一下桥驱动PWM信号和所述第一上桥驱动PWM信号的电平相反时，所述第二上桥驱动PWM信号为低电平；当第三次反相后的所述第一下桥驱动PWM信号和所述第一上桥驱动PWM信号的电平相同时，所述第二上桥驱动PWM信号和所述第一上桥驱动PWM信号的电平相反；

所述第三反相电路用于接收所述第一上桥驱动PWM信号，对所述第一上桥驱动PWM信号进行第一次反相并传输至所述第二死区时间电路；

所述第二死区时间电路用于对第一次反相后的所述第一上桥驱动PWM信号进行第二次反相并生成所述死区时间DT后传输至所述第四反相电路；

所述第四反相电路用于对第二次反相后的所述第一上桥驱动PWM信号进行第三次反相并传输至所述第二输出及互锁电路；

所述第二输出及互锁电路用于接收第三次反相后的所述第一上桥驱动PWM信号和所述第一下桥驱动PWM信号，生成所述第二下桥驱动PWM信号；当第三次反相后的所述第一上桥驱动PWM信号和所述第一下桥驱动PWM信号的电平相反时，所述第二下桥驱动PWM信号为低电平；当第三次反相后的所述第一上桥驱动PWM信号和所述第一下桥驱动PWM信号的电平相同时，所述第二下桥驱动PWM信号和所述第一下桥驱动PWM信号的电平相反。

进一步的，所述第一反相电路、所述第二反相电路、所述第三反相电路和所述第四反相电路的电路结构相同，所述第一死区时间电路和所述第二死区时间电路的电路结构相同，所述第一输出及互锁电路和所述第二输出及互锁电路的电路结构相同。

进一步的，所述第一死区时间电路包括电阻R1、电容C1、开关件PM2和开关件NM2；所述开关件PM2的第一端用作所述第一死区时间电路的输入端，所述开关件NM2的第三端用作所述第一死区时间电路的输出端，所述开关件PM2的第二端用作所述第一死区时间电路的VCC端，所述开关件NM2的第二端用作所述第一死区时间电路的COM端；

所述开关件PM2的第一端和所述开关件NM2的第一端电连接，所述开关件PM2的第三端和所述电阻R1的一端电连接，所述电阻R1的另一端、所述电容C1的一端均和所述开关件NM2的第三端电连接，所述电容C1的另一端和所述开关件NM2的第二端电连接；

当第一次反相后的所述第一下桥驱动PWM信号为高电平时，所述开关件PM2关断，所述开关件NM2导通；当第一次反相后的所述第一下桥驱动PWM信号为低电平时，所述开关件PM2导通，所述开关件NM2关断。

进一步的，所述死区时间DT为所述电阻R1和所述电容C1的充电到所述PMOS管PM2导通阀值电压Von的时间。

进一步的，所述开关件PM2为PMOS管，所述开关件NM2为NMOS管；

所述PMOS管的栅极用作所述开关件PM2的第一端，所述PMOS管的源极用作所述开关件PM2的第二端，所述PMOS管的漏极用作所述开关件PM2的第三端；

所述NMOS管的栅极用作所述开关件NM2的第一端，所述NMOS管的源极用作所述开关件NM2的第二端，所述NMOS管的漏极用作所述开关件NM2的第三端。

进一步的，所述第一输出及互锁电路包括PMOS管PM4、NMOS管NM4、PMOS管PM5和NMOS管NM5；所述PMOS管PM4的栅极用作所述第一输出及互锁电路的输入端，所述PMOS管PM5的漏极用作所述第一输出及互锁电路的输出端，所述PMOS管PM4的源极用作所述第一输出及互锁电路的VCC端，所述NMOS管NM4的源极用作所述第一输出及互锁电路的COM端，所述PMOS管PM5的栅极用作所述第一输出及互锁电路的互锁端；

所述PMOS管PM4的栅极和所述NMOS管NM4的栅极电连接，所述PMOS管PM4的漏极和所述PMOS管PM5的源极电连接，所述PMOS管PM5的栅极和所述NMOS管NM5的栅极电连接，所述NMOS管NM4的源极和所述NMOS管NM5的源极电连接，所述NMOS管NM4的漏极、所述NMOS管NM5的漏极均和所述PMOS管PM5的漏极电连接。

进一步的，所述第一反相电路包括PMOS管PM1和NMOS管NM1；所述PMOS管PM1的栅极用作所述第一反相电路的输入端，所述PMOS管PM1的漏极用作所述第一反相电路的输出端，所述PMOS管PM1的源极用作所述第一反相电路的VCC端，所述NMOS管NM1的源极用作所述第一反相电路的COM端；

所述PMOS管PM1的栅极和所述NMOS管NM1的栅极电连接，所述PMOS管PM1的漏极和所述NMOS管NM1的漏极电连接。

本发明提供的技术方案可以包括以下有益效果：一是可以利用互锁及死区时间单元在第二上桥驱动PWM信号和第二下桥驱动PWM信号的上升沿和下降沿之间生成死区时间DT，使第二上桥驱动PWM信号和第二下桥驱动PWM信号的上升沿和下降沿错开避免误触发；二是可以利用互锁及死区时间单元对第一上桥驱动PWM信号和第一下桥驱动PWM信号的电平进行判断，当电平相同时，将第二上桥驱动PWM信号和第二下桥驱动PWM信号均置为低电平，同时关断信号所驱动的高压驱动IC和低压驱动IC，避免同一桥臂驱动的功率器件同时导通，导致上桥与下桥短路，从而导致IPM烧坏，甚至出现炸机的情况；当第一上桥驱动PWM信号和第一下桥驱动PWM信号的电平相反时，则代表此时的驱动信号正常，正常驱动高压驱动IC和低压驱动IC即可，即第二上桥驱动PWM信号和第二下桥驱动PWM信号分别与第一上桥驱动PWM信号和第一下桥驱动PWM信号的电平相反。

附图说明

图1是本发明的其中一个实施例的一种智能功率模块的互锁及死区时间电路的原理图。

图2是如图1所示互锁及死区时间单元的其中一组桥臂的电路图。

图3是如图2所示互锁及死区时间单元的波形原理图。

其中：互锁及死区时间单元1、高压驱动IC2、低压驱动IC3、第一反相电路11、第一死区时间电路12、第二反相电路13、第一输出及互锁电路14、第三反相电路15、第二死区时间电路16、第四反相电路17、第二输出及互锁电路18、电阻R1、电容C1、开关件PM2、开关件NM2、PMOS管PM4、NMOS管NM4、PMOS管PM5、NMOS管NM5、PMOS管PM1、NMOS管NM1。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。

在本发明的实施方式的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的实施方式的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明的实施方式的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明的实施方式中的具体含义。

下面结合图1至图3，描述本发明实施例的一种智能功率模块的互锁及死区时间电路。

一种智能功率模块的互锁及死区时间电路，包括高压驱动IC2、低压驱动IC3；还包括互锁及死区时间单元1；互锁及死区时间单元1的VCC端和COM端分别用作智能功率模块的VCC端和COM端，互锁及死区时间单元1的三个上桥输入端和三个下桥输入端分别用作智能功率模块的三个上桥输入端和三个下桥输入端；

互锁及死区时间单元1的三个上桥输出端分别与高压驱动IC2的三个驱动信号输入端电连接，互锁及死区时间单元1的三个下桥输出端分别与低压驱动IC3的三个驱动信号输入端电连接；

互锁及死区时间单元1用于外接第一上桥驱动PWM信号和第一下桥驱动PWM信号，生成第二上桥驱动PWM信号和第二下桥驱动PWM信号；

当第一上桥驱动PWM信号和第一下桥驱动PWM信号的电平相同时，第二上桥驱动PWM信号和第二下桥驱动PWM信号均为低电平；当第一上桥驱动PWM信号和第一下桥驱动PWM信号的电平相反时，第二上桥驱动PWM信号和第二下桥驱动PWM信号分别与第一上桥驱动PWM信号和第一下桥驱动PWM信号的电平相反，且第二上桥驱动PWM信号或第二下桥驱动PWM信号生成上升沿时，延时死区时间DT。

本发明提出一种智能功率模块的互锁及死区时间电路的优选实施例中，如图1和图3所示，IPM的高压驱动IC2（三路上桥驱动HVIC）和低压驱动IC3（三路下桥驱动LVIC）的驱动信号：第一上桥驱动PWM信号（U/V/WINH）和第一下桥驱动PWM信号（U/V/WINL）在输入高压驱动IC2和低压驱动IC3前先经过互锁及死区时间单元1后再输出第二上桥驱动PWM信号（U/V/WINH1）和第二下桥驱动PWM信号（U/V/WINL1）。其中，一是可以利用互锁及死区时间单元1在第二上桥驱动PWM信号和第二下桥驱动PWM信号的上升沿和下降沿之间生成死区时间DT，使第二上桥驱动PWM信号和第二下桥驱动PWM信号的上升沿和下降沿错开避免误触发；二是可以利用互锁及死区时间单元1对第一上桥驱动PWM信号和第一下桥驱动PWM信号的电平进行判断，当电平相同时，将第二上桥驱动PWM信号和第二下桥驱动PWM信号均置为低电平，同时关断信号所驱动的高压驱动IC2和低压驱动IC3，避免同一桥臂驱动的功率器件同时导通，导致上桥与下桥短路，从而导致IPM烧坏，甚至出现炸机的情况；当第一上桥驱动PWM信号和第一下桥驱动PWM信号的电平相反时，则代表此时的驱动信号正常，正常驱动高压驱动IC2和低压驱动IC3即可，即第二上桥驱动PWM信号和第二下桥驱动PWM信号分别与第一上桥驱动PWM信号和第一下桥驱动PWM信号的电平相反。

需要说明的是，图3是以第二上桥驱动PWM信号（U/V/WINH1）的形成过程为例说明。

进一步的，互锁及死区时间单元1包括第一反相电路11、第一死区时间电路12、第二反相电路13、第一输出及互锁电路14、第三反相电路15、第二死区时间电路16、第四反相电路17和第二输出及互锁电路18；第一反相电路11的输入端用作互锁及死区时间单元1的下桥输入端，第三反相电路15的输入端用作互锁及死区时间单元1的上桥输入端，第一输出及互锁电路14的输出端用作互锁及死区时间单元1的上桥输出端，第二输出及互锁电路18的输出端用作互锁及死区时间单元1的下桥输出端，第一反相电路11的VCC端用作互锁及死区时间单元1的VCC端，第三反相电路15的COM端用作互锁及死区时间单元1的COM端；

第一反相电路11的输出端和第一死区时间电路12的输入端电连接，第一死区时间电路12的输出端和第二反相电路13的输入端电连接，第二反相电路13的输出端和第一输出及互锁电路14的输入端电连接，第一输出及互锁电路14的互锁端和第三反相电路15的输入端电连接；

第三反相电路15的输出端和第二死区时间电路16的输入端电连接，第二死区时间电路16的输出端和第四反相电路17的输入端电连接，第四反相电路17的输出端和第二输出及互锁电路18的输入端电连接，第二输出及互锁电路18的互锁端和第一反相电路11的输入端电连接；

第一反相电路11的VCC端、第一死区时间电路12的VCC端、第二反相电路13的VCC端、第一输出及互锁电路14的VCC端、第三反相电路15的VCC端、第二死区时间电路16的VCC端、第四反相电路17的VCC端均和第二输出及互锁电路18的VCC端电连接；第一反相电路11的COM端、第一死区时间电路12的COM端、第二反相电路13的COM端、第一输出及互锁电路14的COM端、第三反相电路15的COM端、第二死区时间电路16的COM端、第四反相电路17的COM端均和第二输出及互锁电路18的COM端电连接；

第一反相电路11用于接收第一下桥驱动PWM信号，对第一下桥驱动PWM信号进行第一次反相并传输至第一死区时间电路12；

第一死区时间电路12用于对第一次反相后的第一下桥驱动PWM信号进行第二次反相并生成死区时间DT后传输至第二反相电路13；

第二反相电路13用于对第二次反相后的第一下桥驱动PWM信号进行第三次反相并传输至第一输出及互锁电路14；

第一输出及互锁电路14用于接收第三次反相后的第一下桥驱动PWM信号和第一上桥驱动PWM信号，生成第二上桥驱动PWM信号；当第三次反相后的第一下桥驱动PWM信号和第一上桥驱动PWM信号的电平相反时，第二上桥驱动PWM信号为低电平；当第三次反相后的第一下桥驱动PWM信号和第一上桥驱动PWM信号的电平相同时，第二上桥驱动PWM信号和第一上桥驱动PWM信号的电平相反；

第三反相电路15用于接收第一上桥驱动PWM信号，对第一上桥驱动PWM信号进行第一次反相并传输至第二死区时间电路16；

第二死区时间电路16用于对第一次反相后的第一上桥驱动PWM信号进行第二次反相并生成死区时间DT后传输至第四反相电路17；

第四反相电路17用于对第二次反相后的第一上桥驱动PWM信号进行第三次反相并传输至第二输出及互锁电路18；

第二输出及互锁电路18用于接收第三次反相后的第一上桥驱动PWM信号和第一下桥驱动PWM信号，生成第二下桥驱动PWM信号；当第三次反相后的第一上桥驱动PWM信号和第一下桥驱动PWM信号的电平相反时，第二下桥驱动PWM信号为低电平；当第三次反相后的第一上桥驱动PWM信号和第一下桥驱动PWM信号的电平相同时，第二下桥驱动PWM信号和第一下桥驱动PWM信号的电平相反。

本实施例中，其中一组桥臂的电路图和波形原理图如图2和图3所示，互锁及死区时间单元1 中一组桥臂的上桥由第一反相电路11、第一死区时间电路12、第二反相电路13和第一输出及互锁电路14组成，下桥由第三反相电路15、第二死区时间电路16、第四反相电路17和第二输出及互锁电路18组成，上、下桥实现死区和互锁功能的原理相同，以上桥为例进行说明：上桥的第一上桥驱动PWM信号（U/V/WINH）直接输入第一输出及互锁电路14作为驱动第一输出及互锁电路14输出的信号，第一下桥驱动PWM信号（U/V/WINL）则经第一死区时间电路12获取死区时间DT并经第一反相电路11、第一死区时间电路12和第二反相电路13进行三次反相（如第一反相电路11输入高电平，则图中A点为低电平，B点为高电平，C点为低电平），最终获得与第一下桥驱动PWM信号（U/V/WINL）相反的电平与第一上桥驱动PWM信号（U/V/WINH）的电平进行比较，所以当第一上桥驱动PWM信号（U/V/WINH）和第一下桥驱动PWM信号（U/V/WINL）的电平均为高电平时，第三次反相后的所述第一下桥驱动PWM信号（U/V/WINL）和第一上桥驱动PWM信号（U/V/WINH）的电平相反，因此以电平相反为互锁条件，驱动第一输出及互锁电路14生成的第二上桥驱动PWM信号（U/V/WINH1）恒为低电平；反之则第三次反相后的所述第一下桥驱动PWM信号（U/V/WINL）和第一上桥驱动PWM信号（U/V/WINH）一起驱动第一输出及互锁电路14生成第二上桥驱动PWM信号（U/V/WINH1），所以第二上桥驱动PWM信号（U/V/WINH1）也将存在死区时间DT，使第二上桥驱动PWM信号（U/V/WINH1）和下桥生成的第二下桥驱动PWM信号（U/V/WINL1）之间存在死区时间DT。

所以根据此逻辑第一死区时间电路12要获得死区时间DT先要对第一下桥驱动PWM信号（U/V/WINL）进行第一次反相，获取死区时间DT的过程又会造成其第二次反相，要以电平相反为互锁条件则需其进行第三次反相，从而实现当第一上桥驱动PWM信号（U/V/WINH）和第一下桥驱动PWM信号（U/V/WINL）的电平正常（相同）时，第一输出及互锁电路14稳定输出与第一上桥驱动PWM信号（U/V/WINH）的电平相反的第二上桥驱动PWM信号（U/V/WINH1）正常驱动高压驱动IC2且与第二下桥驱动PWM信号（U/V/WINL1）之间保持死区时间DT；当电平相反时，实现互锁，使第二上桥驱动PWM信号（U/V/WINH1）和第二下桥驱动PWM信号（U/V/WINL1）恒为低电平。

进一步的，第一反相电路11、第二反相电路13、第三反相电路15和第四反相电路15的电路结构相同，第一死区时间电路12和第二死区时间电路16的电路结构相同，第一输出及互锁电路14和第二输出及互锁电路18的电路结构相同。

本实施例中，第一反相电路11、第二反相电路13、第三反相电路15和第四反相电路15的功能都用于驱动信号反相，因此电路结构相同；第一死区时间电路12和第二死区时间电路16的功能都用于生成死区时间DT及在过程中进行驱动信号反相，因此电路结构也相同；第一输出及互锁电路14和第二输出及互锁电路18的功能都用于接收两个信号进行电平判断及对应生成相应信号，所以电路结构也相同。

进一步的，第一死区时间电路12包括电阻R1、电容C1、开关件PM2和开关件NM2；开关件PM2的第一端用作第一死区时间电路12的输入端，开关件NM2的第三端用作第一死区时间电路12的输出端，开关件PM2的第二端用作第一死区时间电路12的VCC端，开关件NM2的第二端用作第一死区时间电路12的COM端；

开关件PM2的第一端和开关件NM2的第一端电连接，开关件PM2的第三端和电阻R1的一端电连接，电阻R1的另一端、电容C1的一端均和开关件NM2的第三端电连接，电容C1的另一端和开关件NM2的第二端电连接；

当第一次反相后的第一下桥驱动PWM信号为高电平时，开关件PM2关断，开关件NM2导通；当第一次反相后的第一下桥驱动PWM信号为低电平时，开关件PM2导通，开关件NM2关断。

本实施例中，如图3所示，A点输出的第一次反相后的第一下桥驱动PWM信号（U/V/WINL）经开关件PM2、开关件NM2及阻容R1C1充电，图中T为R1C1的充电时间，DT为R1C1充电到电压为Von的时间，Von是开关件PM2的导通阈值电压，则A点为高电平时，开关件PM2关断，开关件NM2导通，B点输出低电平；A电为低电平时，开关件PM2导通，阻容R1C1充电，开关件NM2关断，B点输出高电平；B点与A点的第一下桥驱动PWM信号（U/V/WINL）反相且B点的第一下桥驱动PWM信号（U/V/WINL）周期不变的情况下在上升沿生成了死区时间DT，并一直保持至第一输出及互锁电路14生成的第二上桥驱动PWM信号（U/V/WINH1）同样存在死区时间DT，所以在第一上桥驱动PWM信号（U/V/WINH）和第一下桥驱动PWM信号（U/V/WINL）占空比相同、同一时间电平相反的情况下，第一上桥驱动PWM信号（U/V/WINH）的上升沿和第二上桥驱动PWM信号（U/V/WINH1）的下降沿之间存在死区时间DT，从而实现第一死区时间电路12反相及生成死区时间DT的功能。

进一步的，死区时间DT为电阻R1和电容C1的充电到PMOS管PM2导通阀值电压Von的时间。

本实施例中，将死区时间DT设计为阻容R1C1充电到PMOS管PM2导通阀值电压Von的时间，从而可通过电阻R1和电容C1的选取自由改变死区时间DT。

进一步的，开关件PM2为PMOS管，开关件NM2为NMOS管；

PMOS管的栅极用作开关件PM2的第一端，PMOS管的源极用作开关件PM2的第二端，PMOS管的漏极用作开关件PM2的第三端；

NMOS管的栅极用作开关件NM2的第一端，NMOS管的源极用作开关件NM2的第二端，NMOS管的漏极用作开关件NM2的第三端。

本实施例中，将开关件PM2设为PMOS管，开关件NM2设为NMOS管，可形成CMOS反相器，满足开关件PM2和开关件NM2的导通、关断逻辑的情况下，可在PWM信号的上升沿阶段形成死区时间DT且保持周期不变；更重要的是，可通过调整最基础PMOS管的宽长比，改变PMOS的特性，从而改变PMOS管导通阈值电压，提高可拓展性。

进一步的，第一输出及互锁电路14包括PMOS管PM4、NMOS管NM4、PMOS管PM5和NMOS管NM5；PMOS管PM4的栅极用作第一输出及互锁电路14的输入端，PMOS管PM5的漏极用作第一输出及互锁电路14的输出端，PMOS管PM4的源极用作第一输出及互锁电路14的VCC端，NMOS管NM4的源极用作第一输出及互锁电路14的COM端，PMOS管PM5的栅极用作第一输出及互锁电路14的互锁端；

PMOS管PM4的栅极和NMOS管NM4的栅极电连接，PMOS管PM4的漏极和PMOS管PM5的源极电连接，PMOS管PM5的栅极和NMOS管NM5的栅极电连接，NMOS管NM4的源极和NMOS管NM5的源极电连接，NMOS管NM4的漏极、NMOS管NM5的漏极均和PMOS管PM5的漏极电连接。

本实施例中，第一输出及互锁电路14由PMOS管PM4、NMOS管NM4、PMOS管PM5和NMOS管NM5组成对第三次第一下桥驱动PWM信号（U/V/WINH）和第一上桥驱动PWM信号（U/V/WINL）的逻辑判断电路实现设计功能。当两个信号电平相同时，即正常状态，当C点输出高电平时，PMOS管PM4和PMOS管PM5关断， NMOS管NM4和NMOS管NM5导通，U/V/WINH1端输出低电平；当C点输出低电平时，PMOS管PM4和PMOS管PM5导通， NMOS管NM4和NMOS管NM5关断，U/V/WINH1端输出高电平，从而生成与C点信号反相的第二上桥驱动PWM信号（U/V/WINH1）。当两个信号电平相反时，即非正常状态，钳置PMOS管PM4、PMOS管PM5、NMOS管NM4和NMOS管NM5关断，U/V/WINH1端输出低电平，从而生成的第二上桥驱动PWM信号（U/V/WINH1）恒为低电平。

进一步的，第一反相电路11包括PMOS管PM1和NMOS管NM1；PMOS管PM1的栅极用作第一反相电路11的输入端，PMOS管PM1的漏极用作第一反相电路11的输出端，PMOS管PM1的源极用作第一反相电路11的VCC端，NMOS管NM1的源极用作第一反相电路11的COM端；

PMOS管PM1的栅极和NMOS管NM1的栅极电连接，PMOS管PM1的漏极和NMOS管NM1的漏极电连接。

本实施例中，第一反相电路11、第二反相电路13、第三反相电路15和第四反相电路15的功能都用于对PWM信号进行反相，而PWM信号反相方法通常采用PMOS管PM1和NMOS管NM1组成的CMOS反相器，当PWM信号为高电平时，NMOS管NM1导通，PMOS管PM1关断，CMOS反相器输出低电平；当PWM信号为低电平时，NMOS管NM1关断，PMOS管PM1导通，CMOS反相器输出高电平，从而实现反相功能。

根据本发明实施例的一种智能功率模块的互锁及死区时间电路的其他构成等以及操作对于本领域普通技术人员而言都是已知的，这里不再详细描述。

在本说明书的描述中，参考术语“实施例”、“示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。

Claims (8)

1.一种智能功率模块的互锁及死区时间电路，包括高压驱动IC、低压驱动IC；其特征在于：还包括互锁及死区时间单元；所述互锁及死区时间单元的VCC端和COM端分别用作所述智能功率模块的VCC端和COM端，所述互锁及死区时间单元的三个上桥输入端和三个下桥输入端分别用作所述智能功率模块的三个上桥输入端和三个下桥输入端；

所述互锁及死区时间单元的三个上桥输出端分别与所述高压驱动IC的三个驱动信号输入端电连接，所述互锁及死区时间单元的三个下桥输出端分别与所述低压驱动IC的三个驱动信号输入端电连接；

所述互锁及死区时间单元用于外接第一上桥驱动PWM信号和第一下桥驱动PWM信号，生成第二上桥驱动PWM信号和第二下桥驱动PWM信号；

当所述第一上桥驱动PWM信号和所述第一下桥驱动PWM信号的电平相同时，所述第二上桥驱动PWM信号和所述第二下桥驱动PWM信号均为低电平；当所述第一上桥驱动PWM信号和所述第一下桥驱动PWM信号的电平相反时，所述第二上桥驱动PWM信号和所述第二下桥驱动PWM信号分别与所述第一上桥驱动PWM信号和所述第一下桥驱动PWM信号的电平相反，且所述第二上桥驱动PWM信号或所述第二下桥驱动PWM信号生成上升沿时，延时死区时间DT。

2.根据权利要求1所述的一种智能功率模块的互锁及死区时间电路，其特征在于：所述互锁及死区时间单元包括第一反相电路、第一死区时间电路、第二反相电路、第一输出及互锁电路、第三反相电路、第二死区时间电路、第四反相电路和第二输出及互锁电路；所述第一反相电路的输入端用作所述互锁及死区时间单元的下桥输入端，所述第三反相电路的输入端用作所述互锁及死区时间单元的上桥输入端，所述第一输出及互锁电路的输出端用作所述互锁及死区时间单元的上桥输出端，所述第二输出及互锁电路的输出端用作所述互锁及死区时间单元的下桥输出端，所述第一反相电路的VCC端用作所述互锁及死区时间单元的VCC端，所述第三反相电路的COM端用作所述互锁及死区时间单元的COM端；

所述第一反相电路的输出端和所述第一死区时间电路的输入端电连接，所述第一死区时间电路的输出端和所述第二反相电路的输入端电连接，所述第二反相电路的输出端和所述第一输出及互锁电路的输入端电连接，所述第一输出及互锁电路的互锁端和所述第三反相电路的输入端电连接；

所述第三反相电路的输出端和所述第二死区时间电路的输入端电连接，所述第二死区时间电路的输出端和所述第四反相电路的输入端电连接，所述第四反相电路的输出端和所述第二输出及互锁电路的输入端电连接，所述第二输出及互锁电路的互锁端和所述第一反相电路的输入端电连接；

所述第一反相电路的VCC端、所述第一死区时间电路的VCC端、所述第二反相电路的VCC端、所述第一输出及互锁电路的VCC端、所述第三反相电路的VCC端、所述第二死区时间电路的VCC端、所述第四反相电路的VCC端均和所述第二输出及互锁电路的VCC端电连接；所述第一反相电路的COM端、所述第一死区时间电路的COM端、所述第二反相电路的COM端、所述第一输出及互锁电路的COM端、所述第三反相电路的COM端、所述第二死区时间电路的COM端、所述第四反相电路的COM端均和所述第二输出及互锁电路的COM端电连接；

所述第一反相电路用于接收所述第一下桥驱动PWM信号，对所述第一下桥驱动PWM信号进行第一次反相并传输至所述第一死区时间电路；

所述第一死区时间电路用于对第一次反相后的所述第一下桥驱动PWM信号进行第二次反相并生成所述死区时间DT后传输至所述第二反相电路；

所述第二反相电路用于对第二次反相后的所述第一下桥驱动PWM信号进行第三次反相并传输至所述第一输出及互锁电路；

所述第一输出及互锁电路用于接收第三次反相后的所述第一下桥驱动PWM信号和所述第一上桥驱动PWM信号，生成所述第二上桥驱动PWM信号；当第三次反相后的所述第一下桥驱动PWM信号和所述第一上桥驱动PWM信号的电平相反时，所述第二上桥驱动PWM信号为低电平；当第三次反相后的所述第一下桥驱动PWM信号和所述第一上桥驱动PWM信号的电平相同时，所述第二上桥驱动PWM信号和所述第一上桥驱动PWM信号的电平相反；

所述第三反相电路用于接收所述第一上桥驱动PWM信号，对所述第一上桥驱动PWM信号进行第一次反相并传输至所述第二死区时间电路；

所述第二死区时间电路用于对第一次反相后的所述第一上桥驱动PWM信号进行第二次反相并生成所述死区时间DT后传输至所述第四反相电路；

所述第四反相电路用于对第二次反相后的所述第一上桥驱动PWM信号进行第三次反相并传输至所述第二输出及互锁电路；

所述第二输出及互锁电路用于接收第三次反相后的所述第一上桥驱动PWM信号和所述第一下桥驱动PWM信号，生成所述第二下桥驱动PWM信号；当第三次反相后的所述第一上桥驱动PWM信号和所述第一下桥驱动PWM信号的电平相反时，所述第二下桥驱动PWM信号为低电平；当第三次反相后的所述第一上桥驱动PWM信号和所述第一下桥驱动PWM信号的电平相同时，所述第二下桥驱动PWM信号和所述第一下桥驱动PWM信号的电平相反。

3.根据权利要求2所述的一种智能功率模块的互锁及死区时间电路，其特征在于：所述第一反相电路、所述第二反相电路、所述第三反相电路和所述第四反相电路的电路结构相同，所述第一死区时间电路和所述第二死区时间电路的电路结构相同，所述第一输出及互锁电路和所述第二输出及互锁电路的电路结构相同。

4.根据权利要求2所述的一种智能功率模块的互锁及死区时间电路，其特征在于：所述第一死区时间电路包括电阻R1、电容C1、开关件PM2和开关件NM2；所述开关件PM2的第一端用作所述第一死区时间电路的输入端，所述开关件NM2的第三端用作所述第一死区时间电路的输出端，所述开关件PM2的第二端用作所述第一死区时间电路的VCC端，所述开关件NM2的第二端用作所述第一死区时间电路的COM端；

所述开关件PM2的第一端和所述开关件NM2的第一端电连接，所述开关件PM2的第三端和所述电阻R1的一端电连接，所述电阻R1的另一端、所述电容C1的一端均和所述开关件NM2的第三端电连接，所述电容C1的另一端和所述开关件NM2的第二端电连接；

当第一次反相后的所述第一下桥驱动PWM信号为高电平时，所述开关件PM2关断，所述开关件NM2导通；当第一次反相后的所述第一下桥驱动PWM信号为低电平时，所述开关件PM2导通，所述开关件NM2关断。

5.根据权利要求4所述的一种智能功率模块的互锁及死区时间电路，其特征在于：所述死区时间DT为所述电阻R1和所述电容C1的充电到所述PMOS管PM2导通阀值电压Von的时间。

6.根据权利要求4所述的一种智能功率模块的互锁及死区时间电路，其特征在于：所述开关件PM2为PMOS管，所述开关件NM2为NMOS管；

所述PMOS管的栅极用作所述开关件PM2的第一端，所述PMOS管的源极用作所述开关件PM2的第二端，所述PMOS管的漏极用作所述开关件PM2的第三端；

所述NMOS管的栅极用作所述开关件NM2的第一端，所述NMOS管的源极用作所述开关件NM2的第二端，所述NMOS管的漏极用作所述开关件NM2的第三端。

7.根据权利要求2所述的一种智能功率模块的互锁及死区时间电路，其特征在于：所述第一输出及互锁电路包括PMOS管PM4、NMOS管NM4、PMOS管PM5和NMOS管NM5；所述PMOS管PM4的栅极用作所述第一输出及互锁电路的输入端，所述PMOS管PM5的漏极用作所述第一输出及互锁电路的输出端，所述PMOS管PM4的源极用作所述第一输出及互锁电路的VCC端，所述NMOS管NM4的源极用作所述第一输出及互锁电路的COM端，所述PMOS管PM5的栅极用作所述第一输出及互锁电路的互锁端；

所述PMOS管PM4的栅极和所述NMOS管NM4的栅极电连接，所述PMOS管PM4的漏极和所述PMOS管PM5的源极电连接，所述PMOS管PM5的栅极和所述NMOS管NM5的栅极电连接，所述NMOS管NM4的源极和所述NMOS管NM5的源极电连接，所述NMOS管NM4的漏极、所述NMOS管NM5的漏极均和所述PMOS管PM5的漏极电连接。

8.根据权利要求2所述的一种智能功率模块的互锁及死区时间电路，其特征在于：所述第一反相电路包括PMOS管PM1和NMOS管NM1；所述PMOS管PM1的栅极用作所述第一反相电路的输入端，所述PMOS管PM1的漏极用作所述第一反相电路的输出端，所述PMOS管PM1的源极用作所述第一反相电路的VCC端，所述NMOS管NM1的源极用作所述第一反相电路的COM端；

所述PMOS管PM1的栅极和所述NMOS管NM1的栅极电连接，所述PMOS管PM1的漏极和所述NMOS管NM1的漏极电连接。