CN117374086A - 半导体结构及其制备方法 - Google Patents

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CN117374086A CN202210751184.XA CN202210751184A CN117374086A CN 117374086 A CN117374086 A CN 117374086A CN 202210751184 A CN202210751184 A CN 202210751184A CN 117374086 A CN117374086 A CN 117374086A
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Abstract

本申请涉及一种半导体结构及其制备方法。半导体结构的制备方法包括：提供衬底，衬底内形成有多个隔离沟槽，隔离沟槽包括相互连通的第一沟槽以及第二沟槽，第一沟槽侧壁具有绝缘层，第二沟槽由第一沟槽向下延伸；通过外延或者沉积方式，于第二沟槽内以及衬底的上表面形成第一重掺杂区；于相邻的第二沟槽之间的衬底内形成第二重掺杂区；其中，第一重掺杂区与第二重掺杂区具有不同导电类型。本申请实施例可以有效提高产品质量。

Description

半导体结构及其制备方法
技术领域
本申请涉及半导体技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
背面照明(BSI)图像传感器(CIS)通过深沟槽(DTI)隔离光电二极管(PD)。光电二极管中，N型重掺杂区被P型重掺杂区环绕，从而形成PN结。
在图像传感器的形成过程中，通常是先形成浅沟槽，然后在浅沟槽底部形成深沟槽。在形成深沟槽之后，进行等离子体注入，从而在深沟槽侧壁形成P型重掺杂区。而等离子体注入容易造成晶体损伤，从而影响产品质量。
发明内容
本申请实施例中，提供一种半导体结构及其制备方法，可以有效提高产品质量。
一种半导体结构的制备方法，包括：
提供衬底，所述衬底内形成有多个隔离沟槽，所述隔离沟槽包括相互连通的第一沟槽以及第二沟槽，所述第一沟槽侧壁具有绝缘层，所述第二沟槽由所述第一沟槽向下延伸；
通过外延或者沉积方式，于所述第二沟槽内以及所述衬底的上表面形成第一重掺杂区；
于相邻的所述第二沟槽之间的衬底内形成第二重掺杂区；
其中，所述第一重掺杂区与所述第二重掺杂区具有不同导电类型。
在其中一个实施例中，所述于相邻的所述第二沟槽之间的衬底内形成第二重掺杂区之前，还包括：
于所述第二沟槽表面形成第一隔离层；
于所述第一隔离层表面形成多晶硅层，所述多晶硅层填充所述第二沟槽；
于所述第一沟槽内填充第二隔离层。
在其中一个实施例中，所述于相邻的所述第二沟槽之间的衬底内形成第二重掺杂区，包括：
对相邻的所述第二沟槽之间的所述衬底进行离子注入，形成所述第二重掺杂区。
在其中一个实施例中，所述于相邻的所述第二沟槽之间的衬底内形成第二重掺杂区之后，还包括：
对所述衬底进行热处理。
在其中一个实施例中，所述热处理之后，所述第一重掺杂区的厚度为10nm至30nm。
在其中一个实施例中，所述于相邻的所述第二沟槽之间的衬底内形成第二重掺杂区之后，还包括：
在相邻的所述第一沟槽之间形成垂直栅极；
在所述衬底上表面的所述第一重掺杂区内形成浮动扩散区，所述浮动扩散区位于所述垂直栅极的一侧。
在其中一个实施例中，所述于相邻的所述第一沟槽之间形成垂直栅极，包括：
于相邻的所述第一沟槽之间形成凹槽；
于所述凹槽的表面形成栅极介质层；
于所述栅极介质层表面形成栅极导电层，所述栅极导电层填充所述凹槽。
在其中一个实施例中，所述于所述栅极介质层表面形成栅极导电层之后，还包括：
于所述栅极导电层上表面形成保护介质层，所述保护介质层与所述栅极介质层将所述栅极导电层封闭包围。
在其中一个实施例中，所述在所述衬底上表面的所述第一重掺杂区内形成浮动扩散区之后，还包括：
自所述衬底背面，对所述衬底进行减薄；
于减薄后的所述衬底背面依次形成透光介质层、滤色器层以及透镜层。
一种半导体结构，包括：
衬底，所述衬底内形成有多个隔离沟槽，所述隔离沟槽包括相互连通的第一沟槽以及第二沟槽，所述第一沟槽侧壁具有绝缘层，所述第二沟槽由所述第一沟槽向下延伸；
第一重掺杂区，所述第一重掺杂区位于所述第二沟槽内以及所述衬底的上表面；
第二重掺杂区，位于相邻的所述第二沟槽之间的衬底内，
其中，所述第一重掺杂区与所述第二重掺杂区具有不同导电类型。
在其中一个实施例中，所述第一重掺杂区的厚度为10nm至30nm。
在其中一个实施例中，所述半导体结构还包括：
第一隔离层，位于所述第二沟槽表面；
多晶硅层，位于所述第一隔离层表面，且填充所述第二沟槽；
第二隔离层，位于所述第一沟槽内。
在其中一个实施例中，所述半导体结构还包括：
垂直栅极，在相邻的所述第一沟槽之间；
浮动扩散区，在所述衬底上表面的所述第一重掺杂区内，且位于所述垂直栅极的一侧。
在其中一个实施例中，所述垂直栅极包括：
凹槽，位于相邻的所述第一沟槽之间；
栅极介质层，位于所述凹槽的表面；
栅极导电层，位于所述栅极介质层表面，且填充所述凹槽。
在其中一个实施例中，所述垂直栅极还包括：
保护介质层，位于栅极导电层上表面，且与所述栅极介质层共同将所述栅极导电层封闭包围。
在其中一个实施例中，所述半导体结构还包括于所述衬底背面依次形成的透光介质层、滤色器层以及透镜层。
上述半导体结构及其制备方法，通过外延或者沉积方式，于第二沟槽内以及衬底的上表面形成第一重掺杂区。位于第二沟槽侧壁上的第一重掺杂区可以与第二重掺杂区形成有效形成PN结。因此，此时不需要再对第二沟槽侧壁进行等离子体注入，可以有效减少衬底晶体的损伤与污染。因此，本申请实施例可以有效提高产品质量。
同时，位于衬底的上表面的第一重掺杂区可以对光电二极管中的载流子(如电子)起到限制阻挡的作用，从而利于将光电二极管产生的载流子导出(如利于将载流子传输至后文中的浮动扩散区而导出)。
并且，在形成第一沟槽以及第二沟槽之后，通过一次外延生长或者一次沉积过程，即可以在第二沟槽内以及衬底的上表面同时形成第一重掺杂区，从而使得同一第一重掺杂区同时具有形成PN结与限制阻挡载流子作用，从而有效简化了工艺步骤，降低了工艺难度，且进一步提高产品质量。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的半导体结构的制备方法的流程图；
图2-图8为一实施例中提供的半导体结构的制备过程中所得结构的截面结构示意图；
图9为一实施例中提供的半导体结构的制备方法的截面结构示意图。
附图标记说明：
100-衬底，100a-第一沟槽，100b-第二沟槽，110-第一重掺杂区，110a-第一重掺杂区顶部区域，110b-第一重掺杂区侧壁区域，120-第二重掺杂区，200-绝缘层，300-第一隔离层，400-多晶硅层，500-第二隔离层，600-垂直栅极，610-栅极介质层，620-栅极导电层，630-保护介质层，700-浮动扩散区，800-透光介质层，900-滤色器层，910-遮光层，920-滤色层，1000-透镜层。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
本申请的实施例结构不应当局限于说明书附图在此所示的特定形状，而是包括由于例如制造技术导致的形状偏差。
在一个实施例中，请参阅图1，提供一种半导体结构的制备方法，包括如下步骤：
步骤S200，请参阅图3，提供衬底100，衬底100内形成有多个隔离沟槽，隔离沟槽包括相互连通的第一沟槽100a以及第二沟槽100b，第一沟槽100a侧壁具有绝缘层200，第二沟槽400c由第一沟槽100a向下延伸；
步骤S400，请参阅图4，通过外延或者沉积方式，于第二沟槽100b内以及衬底100的上表面形成第一重掺杂区110；
步骤S600，请参阅图6，于相邻的第二沟槽100b之间的衬底100内形成第二重掺杂区；
其中，第一重掺杂区与第二重掺杂区具有不同导电类型。
在步骤S100中，衬底10可以是诸如硅(Si)衬底、硅锗(SiGe)衬底、硅锗碳(SiGeC)衬底、碳化硅(SiC)衬底、砷化镓(GaAs)衬底、砷化铟(InAs)衬底、磷化铟(InP)衬底或其它的III/V半导体衬底或II/VI半导体衬底。
在衬底100内形成的隔离沟槽中，第一沟槽100a可以为浅沟槽，而第二沟槽100b可以为深沟槽。
在衬底100内形成隔离沟槽时，请参阅图2，可以首先对衬底100进行刻蚀，形成第一沟槽100a。然后，请参阅图3，在第一沟槽100a侧壁形成绝缘层200。之后，再继续刻蚀第一沟槽100a底部的衬底100，从而形成第二沟槽100b。
具体地，可以首先于衬底100表面形成掩膜材料层。掩膜材料层可以是单层结构，也可以是多层堆叠结构。例如掩膜材料层可以是旋涂硬掩膜层(Spin-on Hardmasks，简称SOH)。SOH层可以是碳氢(CxHy)体系的绝缘层，其可包括硅硬掩膜材料、碳硬掩膜材料、以及有机硬掩膜材料等。SOH是形成半导体微细图形的辅助材料，其具有填补缺口、增加平坦度、增强耐腐蚀性的特性。采用这种材料形成硬掩膜层，可以使后续的刻蚀效果较好。
然后，通过光刻及刻蚀等对掩膜材料层进行图形化处理，以得到第一图形化掩膜层。第一图形化掩膜层内具有开口，开口暴露出衬底100并定义出第一沟槽100a的形状及位置。然后，基于第一图形化掩膜层对衬底100进行刻蚀，以于衬底100内形成第一沟槽。
之后，可以通过化学气相沉积方式，在第一图形化掩膜层上表面以及第一沟槽100a内沉积绝缘材料层。
然后，通过干法刻蚀(各项异性刻蚀)去除第一图形化掩膜层上表面以及第一沟槽100a底部上的绝缘材料层。干法刻蚀可以至少包括反应离子刻蚀(RIE)、感应耦合等离子体刻蚀(ICP)或高浓度等离子体刻蚀(HDP)中的任意一种。
而保留在第一沟槽100a侧壁上的绝缘材料层构成绝缘层200。绝缘层200的材料包括但不仅限于氧化硅层(SiO2)、氮化硅层(Si3N4)、或氮氧化硅层(SiON)。
之后，可以基于第一图形化掩膜层，对衬底100底部进行继续刻蚀，而形成第二沟槽100b。此时，第一沟槽100a的侧壁被绝缘层200保护，从而不会被刻蚀。
在此之后，可以去除第一图形化掩膜层。
在步骤S400中，在进行外延生长或者沉积之前，第二沟槽100b的内表面(包括侧面以及底面)以及衬底100的上表面均暴露。
因此，可以通过外延生长方式，于第二沟槽100b内以及衬底100的上表面形成第一重掺杂区110。具体地，外延生长可以为同质外延生长，也可以为异质外延生长。外延生长的温度较低。例如，外延生长的温度可以小于1100℃。
也可以通过沉积方式，于第二沟槽100b内以及衬底100的上表面形成第一重掺杂区110。具体地，可以先整体沉积第一重掺杂材料，然后再去除第一重掺杂材料在第一沟槽100a侧壁的部分，从而在第二沟槽100b内以及衬底100的上表面形成第一重掺杂区110。
沉积工艺可以包括但不限于原子层沉积工艺(Atomic Layer Deposition，ALD)、高密度等离子沉积(High Density Plasma，HDP)工艺、等离子体增强沉积(PlasmaEnhanced Chemical Vapor Deposition，PECVD)工艺及其他化学气相沉积工艺(ChemicalVapor Deposition，CVD)等。
在步骤S600中，于相邻的第二沟槽100b之间的衬底100内第二重掺杂区120。第二重掺杂区120与第一重掺杂区110导电类型不同。因此，第二重掺杂区120可以与位于第二沟槽100b侧壁上的第一重掺杂区110可以形成PN结，从而形成光电二极管。
作为示例，第一重掺杂区110可以为P型重掺杂区，第二重掺杂区120可以为N型重掺杂区。此时，衬底100可以为P型衬底。
当然，这里并不以此为限。也可以设置第一重掺杂区110为N型重掺杂区，第二重掺杂区120为P型重掺杂区。此时，衬底100可以为N型衬底。
在本实施例中，通过外延或者沉积方式，于第二沟槽100b内以及衬底100的上表面形成第一重掺杂区110。位于第二沟槽100b侧壁上的第一重掺杂区110，即第一重掺杂区侧壁区域110b可以与第二重掺杂区120形成有效形成PN结。因此，此时不需要再对第二沟槽100b侧壁进行等离子体注入，可以有效减少衬底晶体的损伤与污染。因此，本实施例可以有效提高产品质量。
同时，位于衬底100的上表面的第一重掺杂区，即第一重掺杂区顶部区域110a可以对光电二极管中的载流子(如电子)起到限制阻挡的作用，从而利于将光电二极管产生的载流子快速导出(如利于将载流子传输至后文中的浮动扩散区而导出)。
并且在传统方法中，在形成深沟槽之后，进行等离子体注入，从而在深沟槽侧壁形成P型重掺杂区。然后在对衬底进行离子注入，从而形成N型掺杂区，从而形成PN结光电二极管。之后，在浅沟槽侧表面时进行离子注入，从而形成对光电二极管中的载流子(如电子)起到限制阻挡作用的掺杂区，以保证光电二极管表面晶格缺陷。
而在本实施例中，在形成第一沟槽100a以及第二沟槽100b之后，通过一次外延生长或者一次沉积过程，即可以在第二沟槽100b内以及衬底100的上表面同时形成第一重掺杂区110，从而使得同一第一重掺杂区110同时具有形成PN结与限制阻挡载流子作用，从而有效简化了工艺步骤，降低了工艺难度。并且，第一沟槽侧表面也不需要进行离子注入，从而进一步提高产品质量。
可以理解的是，通过外延生长或者沉积方式在第二沟槽100b内以及衬底100的上表面同时形成的第一重掺杂区110后，由于离子杂质离子的扩散作用，第一重掺杂区110实际会向第二沟槽100b内以及衬底100的上表面的衬底100内进行一定程度的扩散。
在一个实施例中，请参阅图5，步骤S600之前，还包括：
步骤S510，于第二沟槽100b表面形成第一隔离层300；
步骤S520，于第一隔离层300表面形成多晶硅层400，多晶硅层400填充第二沟槽100b；
步骤S530，于第一沟槽100a内填充第二隔离层500。
其中，在步骤S510中，第一隔离层300的材料包括但不仅限于氧化硅层(SiO2)、氮化硅层(Si3N4)、或氮氧化硅层(SiON)。
作为示例，第一隔离层300可以通过化学气相沉积、刻蚀等工艺形成。具体地，可以通过化学气相沉积方式，在第二沟槽100b表面、第一沟槽100a侧壁的绝缘层200表面以及衬底100上表面均形成第一隔离材料层。然后，在步骤S530中可以于第一沟槽100a内以及衬底100上表面的第一隔离材料层上形成第二隔离材料层。之后对第二隔离材料层进行回刻，从而形成填充第一沟槽100a的第二隔离层500。在对第二隔离材料层进行回刻的同时，可以同时将衬底100上表面的第一隔离材料层刻蚀去除，从而形成第一隔离层300。
此时，第一隔离层300可以同时位于第二沟槽100b表面以及第一沟槽100a的绝缘层200表面。
当然，第一隔离层300也可以通过其他方式形成。
作为另一示例，可以通过热氧化处理，将第二沟槽100b表面的第一重掺杂区110部分氧化，而形成第一隔离层300。可以理解的是，这里第一重掺杂区110部分氧化，因此形成第一隔离层300后，第一重掺杂区110仍然存在。
并且，将第二沟槽100b表面的第一重掺杂区110部分氧化的同时，衬底100上表面的第一重掺杂区110可能也会被部分氧化，从而形成氧化层。或者，也可以在进行热氧化之前，在第二沟槽100b表面的第一重掺杂区110上形成保持层，从而对其进行保护。此时，类似前述示例，该氧化层或保护层也可以在后续对第二隔离材料层进行回刻的同时，被刻蚀去除。
在步骤S520中，多晶硅层400可以通过化学气相沉积方式形成。具体地，可以首先在衬底100表面以及隔离沟槽(包括第一沟槽100a与第二沟槽100b)内沉积多晶硅，以使得多晶硅超出第二沟槽100b。然后，可以对多晶硅进行回刻，从而去除衬底100表面以及高于第二沟槽100b的多晶硅。而保留在第二沟槽100b的多晶硅形成多晶硅层400。
在步骤S530中，第二隔离层500的材料包括但不仅限于氧化硅层(SiO2)、氮化硅层(Si3N4)、或氮氧化硅层(SiON)。第二隔离层500可以通过化学气相沉积、刻蚀等工艺形成。
在本实施例中，多晶硅层400被第一隔离层300以及第二隔离层500包围。多晶硅层400上可以施加偏压(如负偏压)，从而吸附缺陷电荷。
在一个实施例中，请参阅图6，步骤S600包括：对相邻的第二沟槽100b之间的衬底100进行离子注入，形成第二重掺杂区。
通过离子注入可以对第二沟槽100b之间的衬底100进行有效掺杂，从而形成第二沟槽100b之间的衬底100。
具体地，当第二重掺杂区为N型重掺杂区时，可以对衬底100进行磷(P)离子、砷(As)离子等注入。
当第二重掺杂区为P型重掺杂区时，可以对衬底100进行硼(B)离子、铝(Al)离子等注入。
在一个实施例中，请参阅图7，步骤S600之后，还包括：
步骤S700，对衬底100进行热处理。
具体地，可以通过退火，而对衬底100进行热处理。
经过热处理之后，可以使得第一掺杂区110内的掺杂离子扩散至衬底100内，且可以使得第二掺杂区120内的掺杂离子在衬底100内进行扩散，从而增加第一掺杂区110以及第二掺杂区120的厚度。
作为示例，热处理之后，第一重掺杂区110的厚度可以为10nm至30nm。
此时，可以保证第二掺杂区120与第二沟槽120侧壁的第一掺杂区110可以有效形成PN结。
同时，使得位于衬底100表面的第一掺杂区，即第一掺杂区顶部区域110a可以更加有效地对光电二极管中的载流子(如电子)起到限制阻挡的作用，从而利于将光电二极管产生的载流子导出。
并且，本实施例在步骤S600形成第二掺杂区120之后，进行热处理，从而可以同时扩散第一掺杂区110以及第二掺杂区120的厚度。
当然，在其他实施例中，第一掺杂区110以及第二掺杂区120的扩散也可以不同时进行，这里并不做限制。例如也可以在形成第二掺杂区120之前进行一次退火，从而使得第一掺杂区110扩散；而在形成第二掺杂区120之后再进行一次退火，从而使得第二掺杂区120扩散。
在一个实施例中，请参阅图8，步骤S600之后，还包括：
步骤S800，在相邻的第一沟槽100a之间形成垂直栅极600；
步骤S900，在衬底100上表面的第一重掺杂区110内形成浮动扩散区700，浮动扩散区700位于垂直栅极600的一侧。
在对垂直栅极600施加电压后，其周围的衬底100内可以形成导电沟道。导电沟道可以连接第二重掺杂区120，从而使得光生载流子可以由导电沟道传导至浮动扩散区700，从而将光电二极管产生的载流子导出。
浮动扩散区700例如可以为对第一重掺杂区110进行掺杂，而形成的与第一重掺杂区110导电类型不同的区域。
例如，第一重掺杂区110的导电类型为P型，第二重掺杂区120的导电类型为N型时，浮动扩散区700的导电类型也可以为N型。
在本实施例中，浮动扩散区700形成在衬底100上表面的第一重掺杂区110内，即形成在第一重掺杂区顶部区域110a内，从而可以通过第一重掺杂区顶部区域110a对光电二极管中的载流子(如电子)起到限制阻挡的作用，从而利于将载流子传输至浮动扩散区700而导出。
在一个实施例中，请参阅图8，步骤S800包括：
步骤S810，于相邻的第一沟槽100a之间形成凹槽；
步骤S820，于凹槽的表面形成栅极介质层610；
步骤S830，于栅极介质层610表面形成栅极导电层620，栅极导电层620填充凹槽。
在步骤S810中，可以通过光刻、刻蚀等工艺在第一沟槽100a之间形成凹槽。
具体地，可以首先通过光刻工艺形成第二图形化掩膜层。第二图形化掩膜层内具有开口，开口定义出凹槽的形状及位置。然后，基于第二图形化掩膜层对衬底100进行刻蚀，以于衬底100内形成凹槽。
凹槽的形成，可以便于对垂直栅极600施加电压后，导电沟道与第二重掺杂区120连接。
在步骤S820中，栅极介质层610可以为低k介质层。例如，栅极介质层610可以包括但不限于为氧化硅层(SiO2)、氮化硅层(Si3N4)、或氮氧化硅层(SiON)。
或者栅极介质层610也可以为高k介质层。例如，栅极介质层610可以包括但不限于为氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)、氧化锆(ZrO2)、氧化钽(Ta2O5)、氧化钛(TiO2)或锶钛氧化物(SrTiO3)。
步骤S830，栅极导电层620可以包括但不限于多晶硅、氮化钛(TiN)、钛(Ti)、硅化钨(Si2W)及钨(W)等等中的任意一种或几种。
在一个实施例中，请参阅图8，步骤S830之后，还包括：
步骤S840，于栅极导电层620上表面形成保护介质层630。
保护介质层630可以包括但不限于为氧化硅层(SiO2)、氮化硅层(Si3N4)、或氮氧化硅层(SiON)。
作为示例，栅极导电层620的材料可以为多晶硅。此时可以通过热氧化工艺，而在栅极导电层620上表面形成保护介质层630。
保护介质层630与栅极介质层610将栅极导电层620封闭包围，从而可以对栅极导电层620进行保护。
在一个实施例中，请参阅图9，步骤S900之后，还包括：
步骤S11，自衬底100背面，对衬底100进行减薄；
步骤S12，于减薄后的衬底100背面依次形成透光介质层800、滤色器层900以及透镜层1000。
在步骤S11中，可以通过化学机械抛光(CMP)对衬底100背面进行减薄。
在步骤S12中，可以首先通过化学气相沉积技术，在衬底100背面沉积形成透光介质层800。然后，可以于透光介质层800上形成滤色器层900。然后，再于滤色器层900上形成透镜层1000。
透光介质层800可以用于对衬底100进行保护。同时，透光介质层800还可以具有高折射率，从而使得入射光发生容易发生全反射，从而使得入射光可以有效进入光电二极管中。
滤色器层900可以包括遮光层910以及滤色层920。遮光层910可以形成遮光网格，其材料可以为金属(例如金属W)。滤色层920可以填充在遮光层910形成的网格内，从而对入射光进行滤色。
透镜层1000可以为微透镜(micro lens，ML)层，也可以为片上透镜(on chiplens，OCL)层。透镜层1000可以增强光电子效应。
应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
在一个实施例中，提供一种半导体结构。请参阅图9，半导体结构包括衬底100、第一重掺杂区110以及第二重掺杂区120。
衬底100内形成有多个隔离沟槽，隔离沟槽包括相互连通的第一沟槽100a以及第二沟槽100b。第一沟槽100a侧壁具有绝缘层200。第二沟槽100b由第一沟槽100a向下延伸。第一沟槽100a可以为浅沟槽。第二沟槽100b可以为深沟槽。
第一重掺杂区110位于第二沟槽100b内以及衬底100的上表面。
第二重掺杂区120位于相邻的第二沟槽100b之间的衬底100内。第一重掺杂区110与第二重掺杂区120具有不同导电类型。
在本实施例中，位于第二沟槽100b侧壁的第一重掺杂区110(即第一重掺杂区侧壁区域110b)形成PN结，从而形成光电二极管。同时，位于衬底100的上表面的第一重掺杂区110(即第一重掺杂区顶部区域110a)可以对光电二极管中的载流子(如电子)起到限制阻挡的作用，从而利于将光电二极管产生的载流子导出。
在一个实施例中，第一重掺杂区110的厚度为10nm至30nm。
在一个实施例中，半导体结构还包括第一隔离层300、多晶硅层400以及第二隔离层500。
第一隔离层300位于第二沟槽100b表面。多晶硅层400位于第一隔离层300表面，且填充第二沟槽100b。第二隔离层500位于第一沟槽100a内。
多晶硅层400被第一隔离层300以及第二隔离层500包围。多晶硅层400上可以施加偏压(如负偏压)，从而吸附缺陷电荷。
在一个实施例中，半导体结构还包括垂直栅极600以及浮动扩散区700。
垂直栅极600在相邻的第一沟槽100a之间。浮动扩散区700在衬底100上表面的第一重掺杂区110内，且位于垂直栅极600的一侧。
在对垂直栅极600施加电压后，其周围的衬底100内可以形成导电沟道。导电沟道可以连接第二重掺杂区120，从而使得光生载流子可以由导电沟道传导至浮动扩散区700，从而将光电二极管产生的载流子导出。
在一个实施例中，垂直栅极600包括凹槽、栅极介质层610以及栅极导电层620。
凹槽位于相邻的第一沟槽100a之间。栅极介质层610位于凹槽的表面。栅极导电层620位于栅极介质层610表面，且填充凹槽。
在一个实施例中，垂直栅极600还包括保护介质层630。保护介质层630位于栅极导电层620上表面，且与栅极介质层610共同将栅极导电层620封闭包围。
此时，可以对栅极导电层620进行有效保护。
在一个实施例中，半导体结构还包括于衬底100背面依次形成的透光介质层800、滤色器层900以及透镜层1000。
透光介质层800可以用于对衬底100进行保护。同时，透光介质层800还可以具有高折射率，从而使得入射光发生折射的能力强，从而使得入射光可以有效进入光电二极管中。
滤色器层900可以包括遮光层910以及滤色层920。遮光层910可以形成遮光网格，其材料可以为金属(例如金属W)。滤色层920可以填充在遮光层910形成的网格内，从而对入射光进行滤色。
透镜层1000可以为微透镜(micro lens，ML)层，也可以为片上透镜(on chiplens，OCL)层。透镜层1000可以增强光电子效应。
关于半导体结构的具体限定，可以参见上述半导体结构的制备方法中的限定，在此不再过多赘述。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (16)

1.一种半导体结构的制备方法，其特征在于，包括：
提供衬底，所述衬底内形成有多个隔离沟槽，所述隔离沟槽包括相互连通的第一沟槽以及第二沟槽，所述第一沟槽侧壁具有绝缘层，所述第二沟槽由所述第一沟槽向下延伸；
通过外延或者沉积方式，于所述第二沟槽内以及所述衬底的上表面形成第一重掺杂区；
于相邻的所述第二沟槽之间的衬底内形成第二重掺杂区；
其中，所述第一重掺杂区与所述第二重掺杂区具有不同导电类型。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述于相邻的所述第二沟槽之间的衬底内形成第二重掺杂区之前，还包括：
于所述第二沟槽表面形成第一隔离层；
于所述第一隔离层表面形成多晶硅层，所述多晶硅层填充所述第二沟槽；
于所述第一沟槽内填充第二隔离层。
3.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述于相邻的所述第二沟槽之间的衬底内形成第二重掺杂区，包括：
对相邻的所述第二沟槽之间的所述衬底进行离子注入，形成所述第二重掺杂区。
4.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述于相邻的所述第二沟槽之间的衬底内形成第二重掺杂区之后，还包括：
对所述衬底进行热处理。
5.根据权利要求4所述的半导体结构的制备方法，其特征在于，所述热处理之后，所述第一重掺杂区的厚度为10nm至30nm。
6.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述于相邻的所述第二沟槽之间的衬底内形成第二重掺杂区之后，还包括：
在相邻的所述第一沟槽之间形成垂直栅极；
在所述衬底上表面的所述第一重掺杂区内形成浮动扩散区，所述浮动扩散区位于所述垂直栅极的一侧。
7.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述于相邻的所述第一沟槽之间形成垂直栅极，包括：
于相邻的所述第一沟槽之间形成凹槽；
于所述凹槽的表面形成栅极介质层；
于所述栅极介质层表面形成栅极导电层，所述栅极导电层填充所述凹槽。
8.根据权利要求7所述的半导体结构的制备方法，其特征在于，所述于所述栅极介质层表面形成栅极导电层之后，还包括：
于所述栅极导电层上表面形成保护介质层，所述保护介质层与所述栅极介质层将所述栅极导电层封闭包围。
9.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述在所述衬底上表面的所述第一重掺杂区内形成浮动扩散区之后，还包括：
自所述衬底背面，对所述衬底进行减薄；
于减薄后的所述衬底背面依次形成透光介质层、滤色器层以及透镜层。
10.一种半导体结构，其特征在于，包括：
衬底，所述衬底内形成有多个隔离沟槽，所述隔离沟槽包括相互连通的第一沟槽以及第二沟槽，所述第一沟槽侧壁具有绝缘层，所述第二沟槽由所述第一沟槽向下延伸；
第一重掺杂区，所述第一重掺杂区位于所述第二沟槽内以及所述衬底的上表面；
第二重掺杂区，位于相邻的所述第二沟槽之间的衬底内，
其中，所述第一重掺杂区与所述第二重掺杂区具有不同导电类型。
11.根据权利要求10所述的半导体结构，其特征在于，所述第一重掺杂区的厚度为10nm至30nm。
12.根据权利要求10所述的半导体结构，其特征在于，所述半导体结构还包括：
第一隔离层，位于所述第二沟槽表面；
多晶硅层，位于所述第一隔离层表面，且填充所述第二沟槽；
第二隔离层，位于所述第一沟槽内。
13.根据权利要求10所述的半导体结构，其特征在于，所述半导体结构还包括：
垂直栅极，在相邻的所述第一沟槽之间；
浮动扩散区，在所述衬底上表面的所述第一重掺杂区内，且位于所述垂直栅极的一侧。
14.根据权利要求13所述的半导体结构，其特征在于，所述垂直栅极包括：
凹槽，位于相邻的所述第一沟槽之间；
栅极介质层，位于所述凹槽的表面；
栅极导电层，位于所述栅极介质层表面，且填充所述凹槽。
15.根据权利要求14所述的半导体结构，其特征在于，所述垂直栅极还包括：
保护介质层，位于栅极导电层上表面，且与所述栅极介质层共同将所述栅极导电层封闭包围。
16.根据权利要求13所述的半导体结构，其特征在于，所述半导体结构还包括于所述衬底背面依次形成的透光介质层、滤色器层以及透镜层。
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