CN1173481C - 使用改进追溯的两步软输出维特比算法解码器 - Google Patents

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Abstract

一种两步软输出维特比算法解码器，包括：支路量度单元，计算接收数据的支路量度；状态量度存储器，存储所有状态的状态量度；相加-比较-选择单元，当前时间单元的各支路量度与前一时间的相加，满足条件的和被存储，输出和之间的差作为增量值，及输出选择器位；幸存状态输出单元，输出幸存状态；软输出维特比算法状态量度单元，获得第一幸存路径末端的幸存状态，及第一幸存路径的软判决值，找第二幸存路径和并发路径，更新第二幸存路径软判决值，输出第二幸存路径的硬和软判决值。

Description

使用改进追溯的两步软输出维特比算法解码器
本发明涉及一种两步软输出维特比算法解码器。
高效码(Turbo-code)是一种用于纠正发生于数字通讯系统中的信道的错误的纠错代码，在1993年由Claude Berrou、Alain Glavieux和PunyaThitimajshima首次在题目为“接近香农(Shannon)极限的纠错编码和解码：高效码(1)”(ICC’93，瑞士日内瓦，第1064至1070页)中引进。高效码已经被采用作为无线传输规范用于2000年的“国际移动通讯”(IMT-2000)，并且潜在的应用范围正在不断扩大。
关于高效码的并联连接的卷积码(PCCC)，信息位流由以并联方式连接在交错器两端的双组分编码器(two component encoder)编码，并且由以串联方式连接在交错器两端的双组分解码器解码。两步软输出维特比算法(SOVA)可以用于高效解码。SOVA对于高效解码器的应用在题为“用软输出维特比算法解码高效码”(Joachim Hagenauer和Lutz Papke，IEEE国际信息论论坛，第164页，挪威特隆赫姆，1994年6月27日至7月)和题为“用于编码和解码的集成电路”(C.Berrou，P.Combelles，P.Penard和B.Talibart，IEEE国际固态电路会议，第90至91页，美国旧金山，1995年2月15至17日)的文献中得到描述。
两步SOVA通过以两步的方式实施追溯(trace back)操作来实现。普通的维特比算法使用单追溯算法决定起始节点的状态，以更新软判决值。两步SOVA通过从由维特比算法决定的状态起实施双倍追溯(double traceback)，来寻找幸存路径(survivor path)和并发路径(concurrent path)。然后，如果来自这些路径的硬判决值不相同，则在该状态下关于幸存路径的软判决值被更新。
图1是图解传统的两步软输出维特比算法(SOVA)的图表。在图1中，系统的解码深度等于L+L’，并且软判决值的深度为L’。对应于深度L+L’、用于寻找在所有状态下的幸存路径的幸存信息和软判决值存储在存储器中。关于深度为L’的追溯从用于使用幸存信息寻找最可靠的幸存状态的硬判决和软判决的时间k的幸存状态中开始实施。追溯的深度越长，该幸存的状态的可靠性越高。因此，该软判决值能够用更可靠的软判决值更新。
如图1所示，维特比算法用格子T实现。换句话说，在时间k时的幸存状态mL(k)和软判决值通过追溯被寻找。具有L深度的延迟线把输入符号延迟L深度，以使得输入符号可用于格子T’。在格子T’中，双倍追溯从幸存状态mL(k)开始实施。支路和状态量度从该输入符号计算出来。状态都量也能够被称为“路径量度”。
维特比算法的重要特征是：如果来自当前时间单元k的每一种状态通过其最大似然路径往回追溯，则所有路径汇聚于一种状态mL(k)。
该双倍追溯实施，以便从由维特比算法确定的幸存状态中得到幸存路径和并发路径。两个硬判决值由这两条路经产生并比较。如果被比较的这两个硬判决值不相同，则幸存路径的软判决值与被第一追溯给出和被由较小的软判决值替代的幸存状态的软判决值比较。
但以上描述的硬和软判决通过从存储器中读取幸存信息来启动。为了使用追溯算法获得可靠的幸存状态，存储于存储器中的、与深度L接合的幸存信息必须被读取。在双倍追溯算法中寻找幸存路径和并发路径也起始于从存储器中读取幸存信息。此外，在更新软判决值时，关于与深度L’接合的状态的软判决值存储在存储器中，需要更新的状态的软判决值被读取，被更新并且再存回存储器中。这样的连续处理通过从存储器中读取信息启动，这延缓了该处理速度，并且增加了与存储器数目的复杂性。
为了解决以上的问题，本发明的目的是提供一种用于追踪幸存路径和并发路径和用于更新软判决值的两步维特比算法解码器，包括一个由寄存器和多路复用器构成的软输出维特比算法状态量度单元(SOVA-SMU)，而不是用于存储关于所有状态的幸存信息的存储器。
本发明以上的目的通过一个两步维特比算法解码器达到，该解码器包括：一个支路量度(branch metric)单元，用于从如果发送信道没有任何差错而出现的、将被接收的数据符号，和实际接收到的数据符号之间的相似性的程度中计算关于接收到的数据的支路量度；一个状态量度存储器，用于存储关于被接收到的数据符号的所有状态的状态量度；一个相加-比较-选择单元，用于把关于当前时间单元的每一种状态的各支路的支路量度，和存储在状态量度存储器中的、关于前一时间单元的每一种状态的状态量度加起来，把满足预定条件的加起来的和作为当前时间单元的状态量度存储在状态量度存储器中，并输出该加起来的和之间的差作为一种增量值，以及输出与接收到的数据符号的位数一样多的选择器位以选择路径；幸存状态输出单元，用于从相加-比较-选择单元中输出的、关于所有状态的当前状态量度之中，输出满足预定条件的幸存状态；以及一个维特比算法状态量度单元(SOVA-SMU)，用于使用关于所有状态的增量值和选择器位，从输出于幸存状态输出单元的幸存状态开始，往回追溯关于第一时间单元的第一幸存路径，以便得到在第一幸存路径的末端的幸存状态，以及第一幸存路径的软判决值，用于从第一幸存路径的末端的幸存状态开始，为第二时间单元执行双被追溯，以便寻找第二幸存路径和并发路径，用于如果第二时间段第二幸存路径和并发路径的硬判决值不同，并且如果第二幸存路径的软判决值大于第一幸存路径的软判决值，用第一幸存路径的软判决值更新第二幸存路径的软判决值，以及用于在第二时间单元末端输出第二幸存路径的硬和软判决值。
通过参考附图仔细地描述其优选实施例，本发明的以上目的和优点将变得更加明显，在其中：
图1是图解传统的两步软输出维特比算法(SOVA)的图表；
图2是高效解码器的方框图；
图3是图2的第一或第二解码器的方框图；
图4A是带有约束长度为3的高效编码器的方框图；
图4B是表示图4A的编码器的操作的格子图；
图5是图3的相加-比较-选择单元(ACSU)的详细方框图；
图6是图3的软输出维特比算法-状态量度单元(SOVA-SMU)的电路图；
图7是表示图6的SOVA-SMU的操作的格子图；
图8A表示了图6的模块A的输入和输出口，而图8B图解模块A的操作；以及
图9基于示于图7的数据和追溯，示出了SOVA-SMU的操作。
在图2中显示了高效解码器的方框图。参考图2，高效解码器包括：第一解码器200、交错器202、第二解码器204、第一和第二去交错器206和208。
第一解码器200接收来自在发送点的编码器的输入序列Xk、输入序列Xk的编码序列Y1k以及来自第一去交错器206中的反馈序列，并且解码接收到的这些序列。交错器202交错来自第一解码器200的信号，以防止操作错误。第二解码器204接收来自交错器202的输出序列以及输入序列Xk被交错和编码而成的序列Y2k，并且解码接收到的这些序列。第一去交错器206去交错第二解码器204的输出的软判决值，并反馈序列给第一解码器200。第二去交错器208去交错第二解码器204的输出的硬判决值，并输出最终解码了的值。
图3是图2的第一解码器200或第二解码器204的方框图。显示于图3的解码器包括支路量度单元(BMU)300、相加-比较-选择单元(ACSU)302、状态量度存储器(SMM)304、幸存状态输出单元306和软输出维特比算法状态量度单元(SOVA-SMU)308。
在说明图3的解码器的操作之前，描述本实施例中采用的块编码器和用于编码的格子。虽然本实施例根据的是编码率(R)为1/2和约束长度(K)为3的情况描述的，应理解如果K和R的值变化，各单元能够依靠这样的K和R的值变化，那将更好。
图4是K值为3的高效编码器的方框图，而图4B图示了图4A中的编码器的操作的格子图。参考图4A，高效编码器包括第一编码器400、交错器410和第二编码器420。
第一编码器400包括第一异或运算符401、第一和第二状态存储器402和403以及第二异或运算符404。第一异或运算符401对从第一状态存储器402和403中接收到的输出和序列dk执行异或运算。第二异或运算符404对来自第二状态存储器403的输出和第一异或运算符401的输出执行异或运算，并且把结果作为第一编码器400的输出值输出。交错器410交错接收到的序列dk。第二编码器420以与第一解码器400相同的方式编码来自交错器410的输出序列。
图4B是图解图4A中的解码器的操作的格子图。在图4B中，虚线表示的是当输入数据为1时从前一时间单元的每一种状态到当前时间单元的每一种状态的路径。实线表示的是当输入数据为0时从前一时间单元的每一种状态到当前时间单元的每一中状态的路径。
转回到图3，BMU 300为接收到的数据计算支路量度。支路量度指的是将要从无差错发送点接收的符号XkY1k与实际接收到的符号之间的相似性的程度。这种相似性的程度能够通过汉明(Hamming)距离或欧几里德(Euclidean)距离计算。
ACSU 302从显示在图4B中的每一种状态的前一个时间单元的状态量度和支路量度，以及关于当前时间单元的每一种状态的新状态量度中，输出用于路径选择的增量值和两个选择器位。这里的增量值、选择器位和新状态量度将被更加详细地描述。
图5是ACSU 302的详细方框图。在图5中，ACSU 302使用从前一个时间单元的状态00和状态01扩展到当前时间单元的状态00的支路，计算以上提到的关于图4B的当前时间单元的状态00的参数，至于当前时间单元的别的状态以同样的方式执行。
图5的ACSU包括第一加法器501、第二加法器502、比较器503、减法器505、选择器504和选择器位存储器506。第一和第二加法器501和502分别把前一个时间单元的状态00和状态01的支路量度和状态量度加起来，然后分别输出加出来的和A与B。
比较器503比较A与B，如果预定条件满足则输出一个导通信号(ON-signal)。例如，如果所有量度都用汉明距离计算，则当A小于B时输出导通信号。另一方面，如果所有量度都用欧几里德距离计算，则当A大于B时输出导通信号。
选择器504根据导通信号把A或B作为当前时间单元的状态量度输出。减法器505通过从A中减去B来输出一个增量值。存储在选择器位存储器506中的两个数据位包含：最高有效位(MSB)，其值被当前时间单元状态的最小有效位(LSB)的值替代；以及最小有效位(LSB)，其值被当前时间单元的选择器位的LSB替代。但是存储在选择器位存储器506中的数据位数量根据约束长度变化，而将存储在其中的数据由确定于发送点采用的编码方案的路径选择信息决定。
如果当前时间单元的状态是01和10，那么当前时间单元状态的LSB被可以进一步包含于当前情况之内的反转器(未显示)反转过来，而且把反转过来的LSB作为MSB存储在选择器位存储器506中。
ACSU 302的状态量度存储在SMM 304中。该SMM 304反馈存储在其中的状态量度给ACSU 302，以使得ACSU 302能够计算下一时间单元的状态量度。幸存状态输出单元306比较关于当前时间单元的所有状态的状态量度，并输出具有最大似然值的那个状态作为幸存状态。
SOVA-SMU 308通过从使用关于当前时间单元的所有状态的选择器位和增量值的幸存状态输出单元306输出的幸存状态起的追溯操作，计算关于当前时间单元k的幸存路径的幸存状态mL和软判决值WL。
如果关于前一时间单元的幸存路径和并发路径的硬判决值不同，并且关于前一时间单元的幸存路径的软判决值大于关于当前时间单元的幸存路径的软判决值，则关于前一时间单元的幸存路径的软判决值被关于当前时间单元的软判决值替代。
图6是图3的SOVA-SMU 308的电路图。图6的追溯系统具有5+5的深度，而该深度可以任意扩大。图7是图解图6的SOVA-SMU 308的操作的、带有格子(d)的格子图。在图7中(a)表示信息符号序列、(b)表示被传输的符号序列，以及(c)表示的被接收的符号序列。
图6中SOVA-SMU包括第一步软判决输出部分600、第一步硬判决输出部分610、第二步软判决输出部分620、软判决更新命令部分630、并发路径硬判决输出部分640、幸存路径硬判决输出部分650以及用于计算关于单帧的符号数量的计数器660。
第一步软判决输出部分600和第一步硬判决输出部分610分别确定幸存路径的软判决值WL和关于当前时间单元的幸存状态mL。这里幸存状态输出单元306输出的幸存状态输出为1，如图7所示。
第二步软判决输出部分620在幸存路径的每一个时间单元期间输出关于所有幸存状态的软判决值。如果关于前一时间单元的幸存路径和并发路径的硬判决值不同，并且关于前一时间单元的幸存路径的软判决值大于关于当前时间单元的幸存路径的软判决值，则软判决更新命令部分630把从第二步软判决输出部分620中输出的幸存路径的软判决值替换成关于当前时间单元的软判决值。并发路径硬判决输出部分640和幸存路径硬判决输出部分650分别通过执行从幸存状态mL起的双倍追溯，寻找并发路径和幸存路径，并分别输出关于这两条路径的硬判决值。
第一步软判决输出部分600通过执行使用关于在当前时间单元期间从图3的ACSU 302中输出的所有状态的增量(Δ)值的追溯来确定状态量度WL。第一步硬判决输出部分610通过执行使用从图3的ACSU 302中输出的选择器位和从幸存状态输出单元306中输出的幸存状态的追溯来确定幸存状态mL。在本实施例中mL＝0、WL＝3，如图7所示。
第一步软判决输出部分600包括多个第一寄存器601、多个第一多路复用器602和606、多个第一缓存器603和607、多个第二多路复用器604以及多个第二缓存器605。
第一寄存器601存储关于当前时间单元的每一种状态各自的、来自于图3的ACSU 302中的增量值，并且响应时钟信号移位这些增量值。第一多路复用器602和606中的每一个都根据每一时间单元的幸存状态选择从对应的第一寄存器601中接收到的增量值之一，并输出该选中的增量值。第一缓存器603和607临时地存储来自第一多路复用器602和606的输出。每一个第二多路复用器604都根据来自计数器660的输出信号，从对应的第一缓存器603中选择关于当前时间单元和关于前一时间单元的输出之一。第二缓存器605临时地存储来自第二多路复用器604的输出，并响应时钟信号输出被存储的值。
第一步硬判决输出部分610包括多个第二寄存器611、多个第三缓存器613、多个第三多路复用器612、多个第四缓存器614、多个第四多路复用器615和多个第五缓存器616。
每一个第二寄存器611都存储从ACSU 302中输出的、关于当前时间单元的每个状态的两位长选择器位，并且响应时钟信号移位这些选择器位。第三缓存器613为每一时间单元存储幸存状态。每一个第三多路复用器612都根据存储在对应的第三缓存器613中的幸存状态选择选择器位中的一个。第四缓存器614临时地存储来自第三多路复用器612的输出。每一个第四多路复用器615都根据来自计数器660的输出信号，从对应的第四缓存器614中选择关于当前时间单元和关于前一时间单元的多个MSB之一。第五缓存器616临时地存储来自第四多路复用器615的输出，并响应时钟信号输出被存储的值。存储在第三缓存器613中的、关于当前时间单元的幸存状态数据对应于从幸存状态输出单元306中输出的关于当前时间单元的幸存状态。另一方面，存储在第三缓存器613中的、关于前一时间单元的幸存状态数据包含这样两位，其MSB数据是关于当前时间单元的幸存状态的LSB数据，而LSB数据是第四缓存器614的关于当前时间单元的幸存状态的LSB数据。
第二步软判决输出部分620、软判决更新命令部分630、并发路径硬判决输出部分640和幸存路径硬判决输出部分650执行从幸存状态mL起的双倍追溯，该幸存状态mL是在使用来自于第一步软判决输出部分600的状态量度的第一步硬判决输出部分610的端口被确定的。
幸存路径硬判决输出部分650包括多个第三寄存器651、多个第六缓存器653、多个第五多路复用器652、多个第七缓存器654、多个第六多路复用器655和多个第八缓存器656。
幸存路径硬判决输出部分650的结构和操作类似于第一步硬判决输出部分610的那些。第三寄存器651的头一个存储来自于第一步硬判决输出部分610的最后一个第二寄存器611的数据，并且响应时钟信号顺序地移位该数据到下一个第三寄存器651。第六缓存器653以与在第一步硬判决输出部分610的第三缓存器613中同样的方式，存储幸存路径的关于每一时间单元的幸存状态。响应来自于对应的第六缓存器653的输出，每一个第五多路复用器652选择来自于对应的第三寄存器651的输出之一。第七缓存器654临时存储来自于第五多路复用器652的输出。每一个第六多路复用器655根据来自计数器660的输出信号，选择对应于第七缓存器654的、关于当前时间单元和关于前一时间单元的多个MSB之一。第八缓存器656临时地存储来自第六多路复用器655的输出，并响应时钟信号输出被存储的值。来自最后一个第六多路复用器655的输出是最终的解码了的数据。
并发硬判决输出部分640包括多个第九缓存器643、多个第七多路复用器642和多个第十缓存器644。第九缓存器643存储在并发路径上的、关于每一时间单元的状态。每一个第七多路复用器642都响应对应的第九缓存器643的输出，选择来自于幸存路径硬判决输出部分650的对应的第三寄存器651的输出之一。第十缓存器644临时地存储来自第七多路复用器642的输出。存储在第九缓存器643中的并发状态由来自于幸存路径硬判决输出部分650的幸存状态和发送点的编码方案确定，并且是本实施例的特征在于第九缓存器643的头一个的LSB是从对应的、第一步硬判决输出部分610的第四缓存器614的、关于前一时间单元的LSB。参考号641表示用于反转的一个反转器。
如果从幸存路径硬判决输出部分650输出的、关于每一时间单元的硬判决值和并发路径硬判决输出部分640不相同，并且则从第一步软判决输出部分610输出的软判决值WL大于由第二步软判决输出部分620计算出来软判决值，则软判决更新命令部分630输出一个信号给第二步软判决输出部分620，以使得它能够用软判决值WL替代被计算出来的软判决值。
软判决更新命令部分630包括多个最小值操作单元632、多个异或运算符635、多个第八多路复用器633和多个第十一缓存器634。
每一个最小值操作单元632在从第一状态判决输出部分600的最后一个第一缓存器607中输出的软判决值WL，和从第二状态软判决输出部分620中输出的、关于每一时间单元的软判决值之间选择一个最小值。每一个异或运算符635从幸存路径硬判决输出部分650中接收一个硬判决值，再从并发路径硬判决输出部分640中接收一个硬判决值，并且仅仅当两个被接收的硬判决值不同时输出一个导通(ON)信号。每一个第八多路复用器633根据来自对应的异或运算符635的导通信号，选择来自对应的最小值操作单元632的输出、或来自第二步软判决输出部分620的一个软判决值。第十一缓存器634临时地存储来自第八多路复用器633的输出。
第二步软判决输出部分620包括多个第四寄存器621、多个第九和第十多路复用器622和627、多个第十二缓存器623、多个第十一多路复用器624、多个第十三缓存器625、一个第十二多路复用器628以及多个软判决更新模块626。
每一个第四寄存器621存储来自对应的第一状态软判决输出部分600的第一寄存器601的增量值，并且顺序地移位被存储的增量值到下一个第四寄存器621。每一个第九多路复用器622和每一个第十多路复用器627根据从对应的幸存路径硬判决输出部分650的第六缓存器653中输出的幸存状态，从对应的第四寄存器621中选择输出值之一。第十二缓存器623临时地存储来自第九多路复用器622的输出。每一个第十一多路复用器624选择对应的第十二缓存器623的、关于当前时间单元和关于前一时间单元的输出之一。第十三缓存器625临时地存储来自第十一多路复用器624的输出。第十二多路复用器628选择来自最后一个第十三缓存器625的输出，或者来自软判决更新命令部分630的最后一个第八多路复用器633的输出。如图8A和8B所图解的那样，根据选择信号、其中一个选择信号为从幸存路径硬判决输出部分650中输出的关于每一时间单元的残存状态，另一个选择信号为从对应的软判决更新命令部分630的第十一缓存器634中来的输出的选择信号，每一个软判决更新模块626接收来自对应的第四寄存器621的增量值，并且执行一种预定操作，从而从第一状态软判决输出部分610中更新软判决值。
参考图8A，选择信号用t和s指定，软判决更新模块626的输入数据用a、b、c和d指定，并且输出数据用x、y、z和p指定。在这种状态下，软判决更新模块626执行如图8B图解的那样一种预定操作。在本实施例中，t表示从软判决更新命令部分630的一个第十一缓存器634中来的输出，s表示从幸存路径硬判决输出部分650输出的、幸存路径的关于每一时间单元的每一个状态值。输入数据a、b、c和d是第四寄存器621在下一时间单元期间的输出。
图9显示了当追溯用图7的数据符号和格子执行时，来自图6的SOVA-SMU的主要输出值。参考号900表示来自图6的第二步软判决输出部分620的硬判决输出，参考号901表示来自幸存路径硬判决输出部分650的硬判决输出，参考号902表示第二状态软判决输出部分620的被更新过的软判决值。
如以上所描述的那样，本发明的两步SOVA解码器使用移位寄存器链而不使用存储器存储幸存状态增量值和信息，这使得两步SOVA算法在单个时钟脉冲之内进行。因此，与使用存储器的情况相比，软判决值和硬判决值能够在一个较短的时间段内被计算出来。
虽然本发明是参考其优选实施例而特别显示和描述的，但本领域的熟练技术人员应该理解：可以在形式上和细节上进行各种变化，而不脱离象由被附加的权利要求所限定的本发明的精神和范围。

Claims (10)

1.一种两步软输出维特比算法解码器，该解码器采用了一种从维特比算法确定的状态的双倍追溯算法，包括：
一个支路量度单元，用于从如果发送信道没有任何差错而出现的、将被接收的数据符号，和实际接收到的数据符号之间的相似性的程度中计算关于接收到的数据的支路量度；
一个状态量度存储器，用于存储关于被接收到的数据符号的所有状态的状态量度；
一个相加-比较-选择单元，用于把关于当前时间单元的每一种状态的各支路的支路量度，和存储在状态量度存储器中的、关于前一时间单元的每一种状态的状态量度加起来，把满足一预定条件的相加结果作为当前时间单元的状态量度存储在状态量度存储器中，并输出该相加结果之间的差作为一种增量值，以及与接收到的数据符号的位数一样多的选择器位以选择路径；
一个幸存状态输出单元，用于从相加-比较-选择单元中输出的、关于所有状态的当前状态量度之中，输出满足预定条件的幸存状态；以及
一个软输出维特比算法状态量度单元(SOVA-SMU)，用于使用关于所有状态的增量值和选择器位，从输出于幸存状态输出单元的幸存状态开始，往回追溯关于第一时间单元的第一幸存路径，以便得到在第一幸存路径的末端的幸存状态，以及第一幸存路径的软判决值，用于从第一幸存路径的末端的幸存状态开始，为第二时间单元执行双倍追溯，以便寻找第二幸存路径和并发路径，用于如果第二时间段的第二幸存路径和并发路径的硬判决值不同，并且如果第二幸存路径的软判决值大于第一幸存路径的软判决值时，用第一幸存路径的软判决值更新第二幸存路径的软判决值，以及用于在第二时间单元末端输出第二幸存路径的硬和软判决值。
2.如权利要求1的两步软输出维特比算法解码器，其中相加-比较-选择单元包括：多个加法器，用于把关于当前时间单元的每一种状态的支路量度，和关于前一时间单元的每一种状态的状态量度加起来；
一个比较选择器，用于比较从加法器输出的值，并输出从加法器输出的的最小值作为当前时间单元的状态量度；以及
多个对应于状态数目选择位存储器，用于存储来自具有从加法器输出的最小值的状态的、关于路径选择的选择位，其中每一个数据位由被发送点的编码方案确定的路径选择信息判决，并且选择位的数目等于接收到的数据符号的位数。
3.如权利要求2的两步软输出维特比算法解码器，其中SOVA-SMU包括：
第一步硬判决输出部分，用于使用选择器位，从关于第一时间单元的幸存状态中寻找第一幸存路径，并输出关于第一幸存路径的所有状态的硬判决值；
第一步软判决输出部分，用于使用增量值输出关于第一时间单元的第一幸存路径的所有状态的软判决值；
幸存路径硬判决输出部分，用于使用从第一步硬判决输出部分的末端输出的选择器位，从输出于第一步硬判决输出部分的末端的幸存状态中寻找关于第二时间单元的第二幸存路径，并输出关于第二幸存路径的所有状态的硬判决值；
并发路径硬判决输出部分，用于从输出于第一步硬判决输出部分的末端的幸存状态中寻找关于第二时间单元的并发路径，并输出关于并发路径的所有状态的硬判决值；
软判决更新命令部分，用于如果从幸存路径的硬判决输出部分输出的软判决值，和从并发路径的硬判决输出部分输出的硬判决值不同时，产生更新信号并且输出一个更新值；以及
第二步软判决输出部分，用于使用关于所有状态的增量值，输出关于起源于第一步硬判决输出部分的末端的幸存状态的第二时间单元的新软判决值，在其中根据更新信号，关于第一幸存路径的每一种状态的软判决值被对应的新的软判决值替代。
4.如权利要求3的两步软输出维特比算法解码器，其中第一步硬判决输出部分包括：
多个第一寄存器，每一个都用于响应时钟信号，存储选择器位，并且移位这些选择器位到前一时间单元；
多个第一多路复用器，每一个都用于根据预定的选择信号，选择和输出来自关于每一时间单元的对应的第一寄存器的输出之一；
多个第一缓存器，每一个都用于存储第一前一路径的幸存状态，并输出被存储的幸存状态作为选择信号给对应的第一多路复用器，其中关于前一时间单元的幸存状态由来自对应的第一多路复用器的输出和关于当前时间单元的幸存状态确定；
多个第二多路复用器，每一个都用于输出存储于对应的第一缓存器中的、关于当前时间单元和关于前一时间单元的硬判决值之一，作为硬判决值；以及
多个第二缓存器，每一个都用于临时地存储来自对应的第二多路复用器的输出，并响应时钟信号输出被存储的数据给前一个第二多路复用器。
5.如权利要求4的两步软输出维特比算法解码器，在其中第一步软判决输出部分包括：
多个第二寄存器，每一个都用于响应时钟信号，存储增量值，并且移位被存储的数据；
多个第三多路复用器，每一个都用于根据从对应的第一缓存器输出的选择状态，选择和输出来自在每一时间单元的对应的第二寄存器的输出之一；
多个第四多路复用器，每一个都用于从对应的第三多路复用器中选择和输出关于当前时间单元和关于前一时间单元的输出；以及
多个第三缓存器，每一个都用于临时地存储来自对应的第三多路复用器的输出，并响应时钟信号输出被存储的值给前一个第三多路复用器。
6.如权利要求4的两步软输出维特比算法解码器，其中幸存路径硬判决输出部分包括：
多个第三寄存器，每一个都用于响应时钟信号存储来自对应的第一寄存器的选择器位，并且响应时钟信号移位被存储的数据到前一时间单元；
多个第四多路复用器，每一个都用于根据第二选择信号，选择和输出来自关于每一时间单元的对应的第三寄存器的输出之一；
多个第四缓存器，每一个都用于存储第二幸存路径的幸存状态，并输出被存储的幸存状态作为第二选择信号给对应的第四多路复用器，其中关于前一时间单元的幸存状态由来自对应的第四多路复用器的输出和关于当前时间单元的幸存状态确定；
多个第五多路复用器，每一个都用于输出存储于对应的第四缓存器中的、关于当前时间单元和关于前一时间单元的硬判决值之一，作为硬判决值；以及
多个第五缓存器，每一个都用于临时地存储来自对应的第五多路复用器的输出，并响应时钟信号输出被存储的数据给前一个第五多路复用器。
7.如权利要求6的两步软输出维特比算法解码器，其中并发路径硬判决输出部分包括：
多个第六多路复用器，每一个都用于根据第三选择信号，选择和输出来自对应的第三寄存器的输出之一；以及
多个第六缓存器，每一个都用于存储并发路径的并发状态，并输出被存储的并发状态作为第三选择信号给对应的第六多路复用器，其中关于前一时间单元的幸存状态由来自对应的第六多路复用器的输出和关于当前时间单元的并发状态确定。
8.如权利要求7的两步软输出维特比算法解码器，其中软判决更新命令部分包括：
多个或运算符，每一个都用于对从幸存路径硬判决输出部分输出的硬判决值和从对应的第六多路复用器输出的硬判决值执行逻辑或运算；
多个最小值操作单元，每一个都用于输出从第一步软判决输出部分的最后一个第三多路复用器输出的软判决值，和从第二步软判决输出部分输出的、关于每一时间单元的软判决值之间的最小值；以及
多个第七多路复用器，每一个都用于根据来自对应的或运算符的输出，选择来自对应的最小值操作单元的输出，和来自第二步软判决输出部分的、关于每一时间单元的软判决值。
9.如权利要求8的两步软输出维特比算法解码器，其中第二状态软判决输出部分包括：
多个第四寄存器，每一个都用于响应时钟信号，存储来自第一状态软判决输出单元的最后一个第一寄存器的数据，并且移位被存储的数据到前一个第四寄存器；
多个第八多路复用器，每一个都用于根据来自幸存路径硬判决输出部分的对应的第四缓存器的输出值，选择和输出来自关于对应的第四寄存器的输出之一；
多个第九多路复用器，每一个都用于选择和输出来自对应的第八多路复用器的、关于当前时间单元和关于前一时间单元的输出之一；
多个第七缓存器，每一个都用于临时地存储来自对应的第九多路复用器的输出，并响应时钟信号输出被存储的值给前一个第九多路复用器；以及
多个软判决值更新部分，每一个都用于根据来自幸存路径硬判决输出部分的对应的第四缓存器的输出值，用来自对应的第七多路复用器的输出值更新来自对应的第四寄存器的输出。
10.如权利要求9的两步软输出维特比算法解码器，其中当每一个软判决值更新部分的输入端连接到对应的第四寄存器的输出端，其第一选择端连接到对应的第四缓存器的输出端，并且其第二选择端连接到对应的第七多路复用器的输出端时，来自每一个输出端的输出值被输入到对应的输入端，其中由第一选择器端选中的输出端输出要被输入给第二选择器端的数据。
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW543301B (en) * 2000-12-22 2003-07-21 Mediatek Inc Decoding circuit and method of Vieterbi decoder
KR100450949B1 (ko) * 2001-09-18 2004-10-02 삼성전자주식회사 데이터 통신 시스템에서 채널 복호기 입력 연성 결정 값계산 장치 및 방법
FR2835666A1 (fr) * 2002-02-04 2003-08-08 St Microelectronics Sa Module acs dans un decodeur
CN100373778C (zh) * 2002-08-31 2008-03-05 中兴通讯股份有限公司 一种维特比硬判决度量更新方法
US7237180B1 (en) 2002-10-07 2007-06-26 Maxtor Corporation Symbol-level soft output Viterbi algorithm (SOVA) and a simplification on SOVA
KR20040046649A (ko) * 2002-11-28 2004-06-05 삼성전자주식회사 에러 정정을 위한 부호화 장치 및 방법과 복호화 장치 및방법
US7131055B2 (en) * 2003-02-25 2006-10-31 Intel Corporation Fast bit-parallel Viterbi decoder add-compare-select circuit
GB2400002A (en) * 2003-03-27 2004-09-29 Tandberg Television Asa Decoding a concatenated convolutional and block encoded signal by marking known correct bits
FR2853976B1 (fr) * 2003-04-16 2005-06-03 Canon Kk Codage d'informations par code de geometrie algebrique offrant deux options de decodage
KR20070029744A (ko) * 2004-05-18 2007-03-14 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 터보 디코더 입력 재배치
JP4938678B2 (ja) * 2004-11-16 2012-05-23 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 類似性指標のセキュアな計算
JP2008523755A (ja) * 2004-12-13 2008-07-03 フリースケール セミコンダクター インコーポレイテッド 情報フレームの終点を検出する装置及び方法
JP4432781B2 (ja) * 2005-01-17 2010-03-17 株式会社日立製作所 誤り訂正復号器
US7502982B2 (en) * 2005-05-18 2009-03-10 Seagate Technology Llc Iterative detector with ECC in channel domain
US7395461B2 (en) * 2005-05-18 2008-07-01 Seagate Technology Llc Low complexity pseudo-random interleaver
US7360147B2 (en) * 2005-05-18 2008-04-15 Seagate Technology Llc Second stage SOVA detector
US8271863B2 (en) * 2006-10-18 2012-09-18 Marvell World Trade Ltd. Forward decision aided nonlinear Viterbi detector
US20080123210A1 (en) * 2006-11-06 2008-05-29 Wei Zeng Handling synchronization errors potentially experienced by a storage device
US7876861B2 (en) * 2007-04-04 2011-01-25 Lsi Corporation Methods, apparatus, and systems for determining 1T state metric differences in an nT implementation of a viterbi decoder
US7716564B2 (en) * 2007-09-04 2010-05-11 Broadcom Corporation Register exchange network for radix-4 SOVA (Soft-Output Viterbi Algorithm)
US8127216B2 (en) 2007-11-19 2012-02-28 Seagate Technology Llc Reduced state soft output processing
US20090132894A1 (en) * 2007-11-19 2009-05-21 Seagate Technology Llc Soft Output Bit Threshold Error Correction
US8155246B2 (en) * 2007-12-28 2012-04-10 Lsi Corporation Methods, apparatus, and systems for determining 1T path equivalency information in an nT implementation of a viterbi decoder
US8074157B2 (en) * 2008-01-22 2011-12-06 Agere Systems Inc. Methods and apparatus for reduced complexity soft-output viterbi detection
US8413031B2 (en) * 2008-12-16 2013-04-02 Lsi Corporation Methods, apparatus, and systems for updating loglikelihood ratio information in an nT implementation of a Viterbi decoder
US8448054B2 (en) * 2009-04-09 2013-05-21 Eric Morgan Dowling Signal mapper for reducing error coefficient
TWI394378B (zh) * 2010-05-17 2013-04-21 Novatek Microelectronics Corp 維特比解碼器及寫入與讀取方法
CN102376364A (zh) * 2010-08-23 2012-03-14 联咏科技股份有限公司 维特比译码器及写入与读取方法
RU2010149150A (ru) * 2010-12-02 2012-06-10 ЭлЭсАй Корпорейшн (US) Способ и устройство (варианты) для декодирования с упреждающим исправлением ошибок по алгоритму витерби radix-4
US8885779B2 (en) 2013-03-14 2014-11-11 Seagate Technology Llc Channel detector implementation with postcoder
CN103546170A (zh) * 2013-11-04 2014-01-29 广州市花都区中山大学国光电子与通信研究院 一种低功耗状态反馈式维特比译码器及译码方法
CN106941356B (zh) * 2016-01-04 2020-10-27 阿尔特拉公司 用于可分解的解码器的电路装置和方法
CN108809335B (zh) * 2017-04-28 2024-01-12 深圳光启合众科技有限公司 译码方法与装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5295142A (en) * 1989-07-18 1994-03-15 Sony Corporation Viterbi decoder
US5537444A (en) * 1993-01-14 1996-07-16 At&T Corp. Extended list output and soft symbol output viterbi algorithms
JPH07254861A (ja) 1994-03-16 1995-10-03 N T T Idou Tsuushinmou Kk ヴィタビ復号方法及び畳み込み符号化伝送方法
KR0157121B1 (ko) * 1995-12-15 1999-02-18 김광호 비터비 디코더의 경로 메트릭 계산회로
GB2309867A (en) * 1996-01-30 1997-08-06 Sony Corp Reliability data in decoding apparatus
US5881075A (en) * 1996-03-18 1999-03-09 Samsung Electronics Co., Ltd. Viterbi decoder
KR100212836B1 (ko) * 1996-06-14 1999-08-02 전주범 비터비 디코더의 트레이스백 진행 구조
KR100222672B1 (ko) * 1996-06-29 1999-10-01 김영환 데이터 역추적을 이용한 비터비 복호장치
US6301314B1 (en) * 1996-10-24 2001-10-09 Sony Corporation Viterbi decoding apparatus and viterbi decoding method
KR100484127B1 (ko) * 1997-08-07 2005-06-16 삼성전자주식회사 비터비디코더
KR100262303B1 (ko) * 1997-08-14 2000-07-15 비센트 비.인그라시아 비터비알고리즘을적용하는복호과정에서의생존경로역추적방법및그장치
JP3252776B2 (ja) 1997-11-26 2002-02-04 日本電気株式会社 軟出力復号装置

Also Published As

Publication number Publication date
JP2001136080A (ja) 2001-05-18
JP3288683B2 (ja) 2002-06-04
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KR100580160B1 (ko) 2006-05-15
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KR20010027540A (ko) 2001-04-06

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