CN117335898B - 一种基于fpga软件的tr模块快速自动提数的方法 - Google Patents
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Abstract
本发明公开了天线技术领域的一种基于FPGA软件的TR模块快速自动提数的方法，包括如下步骤：通过测试盒FPGA软件自动下发写DAC的IQ码序列；上位机发送到波控测试盒一帧自动提数指令，测试盒FPGA软件自动产生写DAC的IQ码序列、最末级寄存器锁存信号和矢网外部触发信号，FPGA软件自动采集矢网反馈忙信号，FPGA软件按照预设的步进电压，遍历完所有的I电压和Q电压；上位机发送关电指令，完成TR模块通道及其对应频点下的提数。本发明，精简了相控阵天线TR模块提数通信协议，通过波控盒FPGA软件自动产生写DAC的IQ码指令，缩短了TR模块提数时间。
Description
技术领域
本发明属于天线技术领域，具体是一种基于FPGA软件的TR模块快速自动提数的方法。
背景技术
相控阵天线的TR模块提数是TR组件测试中非常重要的环节，正确完成相控阵天线每个TR模块的量化数据提取，才能保证天线功能和性能的正常运行。在某些多通道或者宽带相控阵中，TR模块数量和频点数非常多，这会造成在TR模块提数花费很长时间。
现有技术中，当前相控阵天线TR模块的提数，在环境搭建完成后，主要通过上位机下发IQ码到DAC芯片，通过采集矢网的数据完成模块的提数，如图1所示，大致步骤如下：（1）上位机下发TR模块通道加电指令；上位机下发写IQ电压码指令，I码和Q码通过电压值转换得到，根据一定的步进遍历所有IQ码；每下发一帧写IQ码指令，（2）上位机需要再发送一帧最末级寄存器锁存信号，之后等待采集矢网数据；（3）设置为下一个待测频点，回到步骤（2）；（4）该通道所有频点测试完成后。进行下一个通道的测试。
现有的相控阵天线TR模块提数方案，要完成模块的提数，需要上位机下发非常多的指令帧，且上位机每帧指令的最小间隔时间为1毫秒，指令帧的传输时间和间隔时间会非常长。导致现有方案提数效率低，时间长。
发明内容
本发明的目的是提供一种基于FPGA软件的TR模块快速自动提数的方法，以提高相控阵天线TR模块提数效率，减少提数时间，缩短项目测试时间。
为了实现上述目的，本发明的技术方案如下：一种基于FPGA软件的TR模块快速自动提数的方法，包括如下步骤：
通过上位机下发TR模块通道加电指令；
根据上位机发送到波控测试盒一帧自动提数指令，测试盒FPGA软件自动产生写DAC的IQ码序列、最末级寄存器锁存信号和矢网外部触发信号，FPGA软件自动采集矢网反馈忙信号，FPGA软件按照预设的步进电压，遍历完所有的I电压和Q电压；
上位机发送关电指令，完成TR模块通道及其对应频点下的提数。
进一步，自动提数指令包括提数的通道号、I电压和Q电压多段的起始电压、结束电压和步进电压，以及矢网外部触发信号输出延时。
进一步，电压和码值的转换关系：1LSB=1600mv/1023=1.564mv，DAC为10位数据，相应的写DAC的IQ码的个数为/>个。
进一步，I电压的范围为-1600mv～0mv，Q电压的范围为-1600mv～0mv。
进一步，预设的步进电压为10mv或1.564mv的整数倍。
进一步，IQ码序列与最末级寄存器锁存信号始终保持同步。
上述方案的技术原理如下：上位机传输数据到FPGA的速率较慢，上位机中帧间隔最小也为1ms，但FPGA之间通过同步串口，传输速率可达100Mbps，同时FPGA软件中帧间隔时间可以到ns级别。通过波控盒FPGA软件自动产生写IQ码帧序列，可减少指令传输时间和间隔时间。
采用上述方案有以下有益效果：
本方案通过波控盒FPGA软件自动轮巡代替上位机下发指令，相较于现有技术，上位机只需要发送3帧指令即可完成TR模块的提数工作，几乎没有了指令传输的时间，大大缩短了相控阵天线TR模块提数时间。另外，上位机下发指令帧的精简，也简化了通道校准上位机软件，简化了操作，释放了测试人员。
测试时间的缩减，可以减少整个项目的交付时间，尤其是对于量产项目，有着重大的意义。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
图1为本发明基于FPGA软件的TR模块快速自动提数的背景技术中现有TR模块的提数流程图；
图2为本发明基于FPGA软件的TR模块快速自动提数的方法实施例的流程图；
图3为本发明基于FPGA软件的TR模块快速自动提数的方法实施例的波控盒产生IQ码指令序列示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
在本发明的描述中，需要理解的是，术语“纵向”、“横向”、“竖向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明的描述中，除非另有规定和限定，需要说明的是，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，也可以通过中间媒介间接相连，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
下面通过具体实施方式进一步详细说明：
实施例如附图2-附图3所示：一种基于FPGA软件的TR模块快速自动提数的方法，包括如下步骤：
S1：通过上位机下发TR模块通道加电指令；
S2：根据上位机发送到波控测试盒一帧自动提数指令，测试盒FPGA软件自动产生写DAC的IQ码序列、最末级寄存器锁存信号和矢网外部触发信号，FPGA软件自动采集矢网反馈忙信号，FPGA软件按照预设的步进电压，遍历完所有的I电压和Q电压；
S2中，自动提数指令包括提数的通道号、I电压和Q电压多段的起始电压、结束电压和步进电压，以及矢网外部触发信号的输出延时等。
提数的通道号：指要对模块内哪个通道或通道组进行操作的标识符；通道号可以是数字或其他标识，具体取决于设备和通信协议。
I电压和Q电压多段的起始电压：是多段电压的开始值，I电压通常表示实部，Q电压通常表示虚部。根据这些起始电压值确定了IQ码序列的初始位置。结束电压：是多段电压波形的结束值，用于确定IQ码序列的结束位置。步进电压：步进电压是连续多段电压之间的增量或间隔；预设的步进电压可以为10mv，或1.564mv的整数倍。
矢网外部触发信号：矢网是点工作模式时，需要外部触发信号，用于使能矢量网络分析仪开始采集数据。矢网外部触发信号的输出延时：是指模块通道输出射频信号，到矢网开始采样的间隔时间。
S2中，自动产生写DAC的IQ码序列：指DAC芯片由多组乘以多比特位的寄存器组成，奇数组寄存器用于存放I电压值码，偶数组寄存器用于存放Q电压值码，波控盒FPGA以起始电压、步进电压、结束电压自动查表得出IQ电压值码序列，先以I电压为基础，Q电压以一定步进，遍历所有Q电压，再I电压以一定步进，遍历所有Q电压，直到遍历完毕所有I电压。
S2中，自动产生最末级寄存器锁存信号：指在向DAC加载新的数字数据后，最末级寄存器锁存信号将新数据应用到模拟输出。
S2中，矢网反馈忙信号：指矢网在采样信号期间，处于忙碌状态，对外输出反馈忙信号，波控盒FPGA监测该信号，直到释放该信号为低电平，表明矢网采样结束。
S2中I电压的范围为-1600mv～0mv，Q电压的范围为-1600mv～0mv；电压和码值的转换关系：1LSB=1600mv/1023=1.564mv。
1LSB=1600mv/1023=1.564mv，DAC为10位数据，相应的写DAC的IQ码的个数为个。
S3：上位机发送关电指令，完成TR模块通道及其对应频点下的提数。
本实施例中，TR模块快速自动提数基于上位机下发TR模块通道加电指令而触发。在应用该方法进行自动提数前，需根据实际情况选取适宜的FPGA，并考虑逻辑单元、存储器和时钟频率等。
对于TR模块的整体架构设计，需考虑数据通路、时序控制逻辑、触发逻辑、数据缓冲区、通信接口等。采用DAC（数模转换器）来将数字信号转换为模拟信号；数据缓存到FPGA内部存储器或外部存储器中。
对于时序控制，本实施例中，将IQ码序列与最末级寄存器锁存信号始终保持同步，从而确保时序的一致性。
以上所述的仅是本发明的实施例，方案中公知的具体结构和/或特性等常识在此未作过多描述。应当指出，对于本领域的技术人员来说，在不脱离本发明结构的前提下，还可以作出若干变形和改进，这些也应该视为本发明的保护范围，这些都不会影响本发明实施的效果和专利的实用性。本申请要求的保护范围应当以其权利要求的内容为准，说明书中的具体实施方式等记载可以用于解释权利要求的内容。
Claims (6)
1.一种基于FPGA软件的TR模块快速自动提数的方法，其特征在于，包括如下步骤：
通过上位机下发TR模块通道加电指令；
根据上位机发送到波控测试盒一帧自动提数指令，测试盒FPGA软件自动产生写DAC的IQ码序列、最末级寄存器锁存信号和矢网外部触发信号，FPGA软件自动采集矢网反馈忙信号，FPGA软件按照预设的步进电压，遍历完所有的I电压和Q电压；
上位机发送关电指令，完成TR模块通道及其对应频点下的提数。
2.根据权利要求1所述的基于FPGA软件的TR模块快速自动提数的方法，其特征在于：自动提数指令包括提数的通道号、I电压和Q电压多段的起始电压、结束电压和步进电压，以及矢网外部触发信号输出延时。
3.根据权利要求2所述的基于FPGA软件的TR模块快速自动提数的方法，其特征在于：电压和码值的转换关系：1LSB=1600mv/1023=1.564mv，DAC为10位数据，相应的写DAC的IQ码的个数为/>个。
4.根据权利要求1-3中任意一项所述的基于FPGA软件的TR模块快速自动提数的方法，其特征在于：I电压的范围为-1600mv～0mv，Q电压的范围为-1600mv～0mv。
5.根据权利要求1所述的基于FPGA软件的TR模块快速自动提数的方法，其特征在于：预设的步进电压为10mv或1.564mv的整数倍。
6.根据权利要求1所述的基于FPGA软件的TR模块快速自动提数的方法，其特征在于：IQ码序列与最末级寄存器锁存信号始终保持同步。
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