CN117321767A - 显示基板及显示装置 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 206
- 230000007704 transition Effects 0.000 claims abstract description 45
- 239000010410 layer Substances 0.000 claims description 322
- 238000009826 distribution Methods 0.000 claims description 73
- 238000000034 method Methods 0.000 claims description 32
- 239000004065 semiconductor Substances 0.000 claims description 26
- 239000011229 interlayer Substances 0.000 claims description 21
- 230000003287 optical effect Effects 0.000 claims description 16
- 230000000149 penetrating effect Effects 0.000 claims 2
- 239000001257 hydrogen Substances 0.000 description 42
- 229910052739 hydrogen Inorganic materials 0.000 description 42
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 40
- 238000006356 dehydrogenation reaction Methods 0.000 description 28
- 230000008569 process Effects 0.000 description 23
- 238000010586 diagram Methods 0.000 description 18
- 239000000463 material Substances 0.000 description 11
- 230000007423 decrease Effects 0.000 description 10
- 230000000694 effects Effects 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- 238000005259 measurement Methods 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- -1 Polyethylene Terephthalate Polymers 0.000 description 4
- 229910010272 inorganic material Inorganic materials 0.000 description 4
- 239000011147 inorganic material Substances 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 230000006835 compression Effects 0.000 description 3
- 238000007906 compression Methods 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 229920003207 poly(ethylene-2,6-naphthalate) Polymers 0.000 description 3
- 239000011112 polyethylene naphthalate Substances 0.000 description 3
- 238000002834 transmittance Methods 0.000 description 3
- 241001270131 Agaricus moelleri Species 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 150000002431 hydrogen Chemical class 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- BDAGIHXWWSANSR-UHFFFAOYSA-N methanoic acid Natural products OC=O BDAGIHXWWSANSR-UHFFFAOYSA-N 0.000 description 2
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 2
- 229920000139 polyethylene terephthalate Polymers 0.000 description 2
- 239000005020 polyethylene terephthalate Substances 0.000 description 2
- 239000004926 polymethyl methacrylate Substances 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 240000006829 Ficus sundaica Species 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- LYCAIKOWRPUZTN-UHFFFAOYSA-N ethylene glycol Natural products OCCO LYCAIKOWRPUZTN-UHFFFAOYSA-N 0.000 description 1
- 238000004880 explosion Methods 0.000 description 1
- 235000019253 formic acid Nutrition 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000005525 hole transport Effects 0.000 description 1
- WGCNASOHLSPBMP-UHFFFAOYSA-N hydroxyacetaldehyde Natural products OCC=O WGCNASOHLSPBMP-UHFFFAOYSA-N 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 210000000707 wrist Anatomy 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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Abstract
一种显示基板，具有主显示区和副显示区，所述主显示区至少部分围绕所述副显示区，所述副显示区包括元件设置区和围绕所述元件设置区的过渡区。所述显示基板包括：衬底和位于所述衬底一侧的像素电路层和多个第一过孔。所述衬底至少位于所述主显示区和所述副显示区；所述像素电路层包括有源层及设置在所述有源层远离所述衬底一侧的多层无机绝缘层；所述有源层至少位于所述主显示区，且至少部分围绕所述副显示区，所述多层无机绝缘层至少位于所述主显示区和所述副显示区。所述多个第一过孔至少位于所述过渡区；所述多个第一过孔贯穿所述多层无机绝缘层中的至少一层。
Description
本公开涉及显示技术领域，尤其涉及一种显示基板及显示装置。
随着科学技术的不断发展，用户对显示装置的屏占比(显示屏的面积与显示装置的前面板的面积的比例)有着越来越高的追求。
在显示技术领域中，出现了全面屏的概念，也即，将显示装置中的摄像头等光学器件设置在显示屏的下方，以增大显示屏的面积与显示装置的前面板的面积之间的比例，并使得该比例趋近于100％。
发明内容
一方面，提供一种显示基板。所述显示基板具有主显示区和副显示区，所述主显示区至少部分围绕所述副显示区，所述副显示区包括元件设置区和围绕所述元件设置区的过渡区。所述显示基板包括：衬底和位于所述衬底一侧的像素电路层和多个第一过孔。所述衬底至少位于所述主显示区和所述副显示区；所述像素电路层包括有源层及设置在所述有源层远离所述衬底一侧的多层无机绝缘层；所述有源层至少位于所述主显示区，且至少部分围绕所述副显示区，所述多层无机绝缘层至少位于所述主显示区和所述副显示区。所述多个第一过孔至少位于所述过渡区；所述多个第一过孔贯穿所述多层无机绝缘层中的至少一层。
在一些实施例中，所述副显示区包括第一单位面积区域和第二单位面积区域，所述第一单位面积区域与所述副显示区的边界之间的间距，大于所述第二单位面积区域与所述副显示区的边界之间的间距。位于所述第一单位面积区域的第一过孔的分布密度，小于或等于位于所述第二单位面积区域的第一过孔的分布密度。
在一些实施例中，与所述副显示区的边界之间的间距相同的至少两个第一单位面积区域内的第一过孔的分布密度，相同。和/或，与所述副显示区的边界之间的间距相同的至少两个第二单位面积区域内的第一过孔的分布密度，相同。
在一些实施例中，位于所述副显示区的第一过孔，均匀分布。
在一些实施例中，所述多个第一过孔位于所述过渡区。所述多个第一过孔中的至少部分第一过孔沿所述元件设置区的边界依次排列、呈环形设置。
在一些实施例中，所述像素电路层包括多个像素电路。所述多个第一过孔的一部分位于所述过渡区，所述多个第一过孔的另一部分位于所述元件设置区中至少靠近所述过渡区的部分区域。位于所述元件设置区中的部分第一过孔所占据的区域的最小尺寸，大于或等于一个像素电路的尺寸。
在一些实施例中，位于所述过渡区的部分第一过孔的分布密度，与位于所述元件设置区的部分第一过孔的分布密度相同。
在一些实施例中，所述显示基板还包括：位于所述像素电路层远离所述衬底一侧的发光器件层；所述发光器件层包括位于所述副显示区的多个副发光器件。位于所述元件设置区中的部分第一过孔在所述衬底上的正投影，和所述多个副发光器件在所述衬底上的正投影无交叠。
在一些实施例中，所述第一过孔的分布密度的范围为1％～14％。
在一些实施例中，沿经过所述元件设置区的中心、且与所述副显示区的边界连线的方向，第一过孔的孔径，及所述第一过孔和所述副显示区的边界之间的间距，呈负相关。
在一些实施例中，所述多层无机绝缘层包括沿远离所述有源层的方向依次层叠的第一栅绝缘层、第二栅绝缘层和层间介质层，至少一个所述第一过孔贯穿所述层间介质层、所述第二栅绝缘层和所述第一栅绝缘层。
在一些实施例中，所述像素电路层还包括位于所述副显示区的多个冗余半导体图案，所述多个冗余半导体图案与所述有源层同层设置。所述显示基板还包括：位于所述副显示区的多个第二过孔，第二过孔贯穿所述多层无机绝缘层中的至少一层。其中，所述多个第二过孔在所述衬底上的正投影，位于所述多个冗余半导体图案在所述衬底上的正投影范围内，位于所述过渡区的至少一个所述第二过孔为所述第一过孔。
在一些实施例中，所述多个第二过孔贯穿所述层间介质层、所述第二栅绝缘层和所述第一栅绝缘层至所述多个冗余半导体图案远离所述衬底一侧的表面。
在一些实施例中，所述显示基板还包括：位于所述像素电路层远离所述衬底一侧的发光器件层；所述发光器件层包括位于所述副显示区的多个副发光器件。其中，所述多个第二过孔中的至少部分在所述衬底上的正投影，位于所述多个副发光器件在所述衬底上的正投影范围内。
在一些实施例中，所述多个第二过孔的一部分位于所述元件设置区。靠近所述元件设置区的边界的部分第一过孔的分布密度，大于或等于位于所述元件设置区的第二过孔的分布密度。
在一些实施例中，所述显示基板还包括：至少位于所述主显示区的多个第三过孔。所述多个第三过孔贯穿所述多层无机绝缘层至所述有源层远离所述衬底一侧的表面；所述多个第三过孔的分布密度，小于或等于所述多个第一过孔的分布密度。
在一些实施例中，所述像素电路层包括多个像素电路，所述多个像素电路的至少一部分位于所述主显示区，位于所述主显示区的至少部分像素电路围绕所述副显示区。像素电路包括驱动晶体管，最靠近所述副显示区的边界的各驱动晶体管，与所述副显示区之间的最小间距相同。
在一些实施例中，所述的显示基板，还包括：位于所述像素电路层远离所述衬底一侧的发光器件层，所述发光器件层包括位于所述主显示区的多个主发光器件和位于所述副显示区的多个副发光器件。所述像素电路层包括多个显示像素电路，所述多个显示像素电路包括多个第一显示像素电路和多个第二显示像素电路。所述多个第一显示像素电路位于所述主显示区，且分别与所述多个主发光器件电连接；且分别通过导线与所述多个副发光器件电连接。
在一些实施例中，所述显示基板具有显示区和围绕所述显示区的边框区，所述显示区包括所述主显示区和所述副显示区。所述显示基板还包括：位于所述像素电路层上的发光器件层，所述发光器件层包括位于所述主显示区的多个主发光器件和位于所述副显示区的多个副发光器件。所述像素电路层包括多个显示像素电路，所述多个显示像素电路包括多个第一显示像素电路和多个第二显示像素电路；所述多个第一显示像素电路位于所述主显示区，且分别与所述多个主发光器件电连接；所述多个第二显示像素电路位于所述主显示区或所述边框区，且分别通过导电与所述多个副发光器件电连接。
在一些实施例中，所述像素电路层还包括多个冗余像素电路，所述多个冗余像素电路 位于所述主显示区，且位于所述多个像素电路和所述副显示区之间。
另一方面，提供一种显示装置。所述显示装置包括：如上述一些实施例中任一项所述的显示基板，及光学元件。所述光学元件设置在所述显示基板的非出光侧，所述光学元件在所述显示基板上的正投影与所述显示基板的元件设置区至少部分交叠。
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸等的限制。
图1为根据本公开一些实施例中的一种显示装置的结构图；
图2为根据本公开一些实施例中的另一种显示装置的结构图；
图3为根据本公开一些实施例中的一种显示基板的结构图；
图4为根据本公开一些实施例中的另一种显示基板的结构图；
图5为根据本公开一些实施例中的又一种显示基板的结构图；
图6为根据本公开一些实施例中的一种显示像素电路的等效电路图；
图7为根据本公开一些实施例中的又一种显示基板的结构图；
图8为根据本公开一些实施例中的又一种显示基板的结构图；
图9为根据本公开一些实施例中的一种像素电路层中的一些膜层的俯视图；
图10为根据本公开一些实施例中的一种像素电路层中的另一些膜层的俯视图；
图11为根据本公开一些实施例中的一种像素电路层中的又一些膜层的俯视图；
图12为根据本公开一些实施例中的一种像素电路层中的又一些膜层的俯视图；
图13为根据本公开一些实施例中的一种像素电路层中的又一些膜层的俯视图；
图14为根据本公开一些实施例中的一种像素电路层中的又一些膜层的结构图；
图15为根据本公开一些实施例中的一种像素电路层中的又一些膜层的结构图；
图16为根据本公开一些实施例中的一种像素电路层中的又一些膜层的结构图；
图17为一种实现方式中显示基板出现的暗环的示意图；
图18为根据本公开一些实施例中的一种显示基板的一种局部放大图；
图19为图18所示显示基板的一种局部放大图；
图20为根据本公开一些实施例中的一种显示基板的另一种局部放大图；
图21为图20所示显示基板的一种局部放大图；
图22为根据本公开一些实施例中的一种显示基板的一种局部放大图；
图23为根据本公开一些实施例中的一种显示基板的另一种局部放大图；
图24为根据本公开一些实施例中的一种显示基板的另一种局部放大图；
图25为根据本公开一些实施例中的又一种显示基板的结构图；
图26为根据本公开一些实施例中的一种显示基板的又一种局部放大图；
图27为根据本公开一些实施例中的一种像素电路层中的又一些膜层的结构图；
图28为根据本公开一些实施例中的一种显示基板的又一种局部放大图；
图29为根据本公开一些实施例中的一种显示基板的又一种局部放大图；
图30为根据本公开一些实施例中的一种像素电路层中的又一些膜层的结构图；
图31为根据本公开一些实施例中的一种像素电路层中的又一些膜层的结构图；
图32为根据本公开一些实施例中的一种像素电路层中的又一些膜层的结构图。
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”或“通信耦合(communicatively coupled)”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。
如本文中所使用，根据上下文，术语“如果”任选地被解释为意思是“当……时”或“在……时”或“响应于确定”或“响应于检测到”。类似地，根据上下文，短语“如果确定……”或“如果检测到[所陈述的条件或事件]”任选地被解释为是指“在确定……时”或“响应于确定……”或“在检测到[所陈述的条件或事件]时”或“响应于检测到[所陈述的条件或事件]”。
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。
如本文所使用的那样，“垂直”、“相等”包括所阐述的情况以及与所阐述的情况相近似的情况，该相近似的情况的范围处于可接受偏差范围内，其中所述可接受偏差范围如 由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。例如，“垂直”包括绝对垂直和近似垂直，其中近似垂直的可接受偏差范围例如也可以是5°以内偏差。“相等”包括绝对相等和近似相等，其中近似相等的可接受偏差范围内例如可以是相等的两者之间的差值小于或等于其中任一者的5％。
应当理解的是，当层或元件被称为在另一层或基板上时，可以是该层或元件直接在另一层或基板上，或者也可以是该层或元件与另一层或基板之间存在中间层。
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
本公开的一些实施例提供了一种显示基板100及显示装置1000，以下对显示基板100及显示装置1000分别进行介绍。
本公开的一些实施例提供一种显示装置1000，如图1所示。该显示装置1000可以是显示不论运动(例如，视频)还是固定(例如，静止图像)的且不论文字的还是图像的任何显示装置中。更明确地说，预期所述实施例的显示装置可实施应用在多种电子中或与多种电子装置关联，所述多种电子装置例如(但不限于)移动电话、无线装置、个人数据助理(PDA)、手持式或便携式计算机、GPS接收器/导航器、相机、MP4视频播放器、摄像机、游戏控制台、手表、时钟、计算器、电视监视器、平板显示器、计算机监视器、汽车显示器(例如，里程表显示器等)、导航仪、座舱控制器和/或显示器、相机视图的显示器(例如，车辆中后视相机的显示器)、电子相片、电子广告牌或指示牌、投影仪、建筑结构、包装和美学结构(例如，对于一件珠宝的图像的显示器)等。
在一些示例中，如图2所示，上述显示装置1000包括：显示基板100。
示例性的，显示装置1000还包括：框架、显示驱动IC(Integrated Circuit，集成电路)以及其他电子配件等。
在一些示例中，如图2和图3所示，上述显示基板100具有显示区A。如图3所示，显示基板100还具有边框区S，该边框区S围绕显示区A。
示例性的，如图2和3所示，显示区A包括主显示区A1和副显示区A2。其中，主显示区A1围绕副显示区A2。
本公开对于显示区A及副显示区A2的形状不做限定，可以根据实际需要进行选择设置。
示例性的，显示区A的形状可以为矩形、近似矩形、圆形或椭圆形等。其中，近似矩形为非严格意义上的矩形，其四个内角例如可以为圆角，或者某条边例如不是直线。
示例性的，副显示区A2的形状包括：圆形、椭圆形、多边形中的任意一种。其中，多边形可以包括四边形、五边形或六边形等。
需要说明的是，在宏观角度上，副显示区A2的边界由平滑的线条构成。在微观角度上，副显示区A2的边界可以包括平滑的线条，也可以包括呈锯齿状的线条。
在一些示例中，如图4和图5所示，显示基板100包括：衬底10。
上述衬底10的结构包括多种，可以根据实际需要选择设置。
例如，衬底10可以为刚性衬底。该刚性衬底例如可以为玻璃衬底或PMMA(Polymethyl Methacrylate，聚甲基丙烯酸甲酯)衬底。在此情况下，上述显示基板100可以为刚性显示基板。
又如，衬底10可以为柔性衬底。该柔性衬底例如可以为PET(Polyethylene Terephthalate，聚对苯二甲酸乙二醇酯)衬底、PEN(Polyethylene Naphthalate Two Formic Acid Glycol Ester，聚萘二甲酸乙二醇酯)衬底或PI(Polyimide，聚酰亚胺)衬底。在此情况下，上述显示基板100可以为柔性显示基板。
在一些示例中，如图4和图5所示，显示基板100还包括：位于衬底10上的像素电路层20。
示例性的，上述像素电路层20包括多个像素电路C。该多个像素电路C可以包括多个显示像素电路C1。
可选地，如图8所示，上述多个像素电路C还可以包括多个冗余像素电路C2，关于该多个冗余像素电路C2，可以参见下文中的说明，此处不再赘述。
可以理解的是，如图8所示，显示像素电路C1和冗余像素电路C2可以具有相同的结构，下面以显示像素电路C1为例进行示意性说明。
上述显示像素电路C1的结构包括多种，可以根据实际需要选择设置。例如，显示像素电路C1的结构可以包括“2T1C”、“6T1C”、“7T1C”、“6T2C”或“7T2C”等结构。此处，“T”表示为晶体管，位于“T”前面的数字表示为晶体管的数量，“C”表示为存储电容器，位于“C”前面的数字表示为存储电容器的数量。
需要说明的是，图4和图5仅示意出了一个晶体管，本公开以该晶体管代表显示像素电路C1。
本公开中以显示像素电路C1的结构为“7T1C”结构为例进行说明。其中，图6示意出了显示像素电路C1的等效电路图。
例如，如图6所示，显示像素电路C1包括：第一复位晶体管T1、第二复位晶体管T2、开关晶体管T3、驱动晶体管T4、补偿晶体管T5、第一发光控制晶体管T6、第二发光控制晶体管T7和存储电容器Cst。
例如，如图6所示，第一复位晶体管T1的栅极与第一复位信号线Reset1耦接，第一复位晶体管T1的第一极与第一初始信号线Vinit1耦接，第一复位晶体管T1的第二极与第四节点N4耦接。第二复位晶体管T2的栅极与第二复位信号线Reset2耦接，第二复位晶体管T2的第一极与第二初始信号线Vinit2耦接，第二复位晶体管T2的第二极与第一节点N1耦接。开关晶体管T3的栅极与扫描信号线Gate耦接，开关晶体管T3的第一极与数据线Data耦接，开关晶体管T3的第二极与第二节点N2耦接。驱动晶体管T4的栅极与第四节点N4耦接，驱动晶体管T4的第一极与第二节点N2耦接，驱动晶体管T4的第二极与第三节点N3耦接。补偿晶体管T5的栅极与扫描信号线Gate耦接，补偿晶体管T5的第一极与第三节点N3耦接，补偿晶体管T5的第二极与第四节点N4耦接。第一发光控制晶体管T6的栅极与使能信号线EM耦接，第一发光控制晶体管T6的第一极与第一电压信号线VDD耦接，第一发光控制晶体管T6的第二极与第二节点N2耦接。第二发光控制晶体管T7的栅极与使能信号线EM耦接，第二发光控制晶体管T7的第一极与第三节点N3耦接，第二发光控制晶体管T7的第二极与第一节点N1耦接。存储电容器Cst的第一 极与第四节点N4耦接，存储电容器Cst的第二极与第一电压信号线VDD耦接。
可选地，显示像素电路C1的工作过程包括依次进行的复位阶段、数据写入及补偿阶段、发光阶段。
例如，在复位阶段，在第一初始信号线Reset1所提供的第一复位信号的控制下，第一复位晶体管T1导通，将第一初始信号线Vinit1所提供的第一初始信号传输至第四节点N4，对第四节点N4进行复位。
例如，在数据写入及补偿阶段，第二复位晶体管T2在第二初始信号线Reset2所提供的第二复位信号的控制下导通，将第二初始信号线Vinit2所提供的第二初始信号传输至第一节点N1，对第一节点N1进行复位。开关晶体管T3、补偿晶体管T5在扫描信号线Gate所提供的扫描信号的控制下导通，开关晶体管T3将数据线Data所提供的数据信号传输至第二节点N2，驱动晶体管T4将来自第二节点N2的数据信号传输至第三节点N3。补偿晶体管T5将来自第三节点N3的数据信号传输至第四节点N4，对驱动晶体管T4进行充电，直至完成对驱动晶体管T4的阈值电压的补偿。
例如，在发光阶段，第一发光控制晶体管T6和第二发光控制晶体管T7在使能信号线EM所提供的使能信号的控制下同时导通。第一发光控制晶体管T6将第一电压信号传输至第二节点N2。驱动晶体管T4根据来自第二节点N2的第一电压信号和来自第四节点N4的数据信号生成驱动信号(例如驱动电流)，并将数据信号传输至第三节点N3。第二发光控制晶体管T7将来自第三节点N3的数据信号传输至第一节点N1。
在一些示例中，如图4和图5所示，显示基板100还包括：位于像素电路层20上的发光器件层30。该发光器件层30包括多个发光器件31。
示例性的，上述发光器件31可以为OLED(Organic Light Emitting Diode，有机发光二极管)。
例如，如图4和图5所示，发光器件31包括阳极311、发光层312和阴极313。
可选地，发光器件31还可以包括设置在阳极311和发光层312之间的空穴注入层和/或空穴传输层。发光器件31还可以包括设置在发光层312和阴极313之间的电子传输层和/或电子注入层。
示例性的，上述多个显示像素电路C1和上述多个发光器件31(例如发光器件31的阳极311)之间可以相互电连接。其中，该多个显示像素电路C1和该多个发光器件31之间的电连接关系包括多种，可以根据实际需要选择设置。
例如，上述多个显示像素电路C1和上述多个发光器件31可以一一对应地电连接。又如，一个显示像素电路C1可以与多个发光器件31耦接。又如，多个显示像素电路C1可以与一个发光器件31耦接。
上述显示基板100中，显示像素电路C1可以生成驱动电流，各发光器件31可以在相应的显示像素电路C1所生成的驱动电流的驱动作用下发出光。多个发光器件31所发出的光相互配合，可以使得显示基板100进行画面显示。
下面，本公开以一个显示像素电路C1与一个发光器件31耦接为例，对显示基板100的结构进行示意性说明。
示例性的，如图4、图5、图7和图8所示，上述多个显示像素电路C1包括多 个第一显示像素电路C11和多个第二显示像素电路C12。上述多个发光器件31包括：位于主显示区A1的多个主发光器件31a和位于副显示区A2的多个副发光器件31b。其中，上述多个主发光器件31a分别与该多个第一显示像素电路C11电连接，上述多个副发光器件31b分别与该多个第二显示像素电路C12电连接。
这样，第一显示像素电路C11可以驱动位于主显示区A1的主发光器件31a发光，第二显示像素电路C12可以驱动位于副显示区A2的副发光器件31b发光。
可选地，上述多个第一显示像素电路C11位于主显示区A1，上述多个第二显示像素电路C12位于副显示区A2以外的区域。
需要说明的是，上述多个第二显示像素电路C12的设置方式包括多种，可以根据实际需要选择设置。
示例性的，如图7所示，上述多个第二显示像素电路C12设置在主显示区A1。该多个第二显示像素电路C12例如排列为多行多列，任意相邻两列第二显示像素电路C12之间可以设置有至少一列第一显示像素电路C11。
例如，本公开可以采用局部压缩的方式，设置上述多个第二显示像素电路C12。也即，将该多个第二显示像素电路C12设置在主显示区A1的与副显示区A2临近的一部分区域中，且位于该部分区域中的第一显示像素电路C11和第二显示像素电路C12的尺寸，小于位于其他区域中的第一显示像素电路C11的尺寸。
又如，本公开可以采用全局压缩的方式，设置上述多个第二显示像素电路C12。也即，显示基板100所包括的多个第一显示像素电路C11和多个第二显示像素电路C12的尺寸，均被减小。
其中，不论是采用局部压缩的方式还是全局压缩的方式，本公开对于任意相邻两列第二显示像素电路C12之间设置的第一显示像素电路C1的列数不做限定，可以根据实际需要进行选择设置。
例如，任意相邻两列第二显示像素电路C12之间所设置的第一显示像素电路C11的列数可以为1列、2列或4列等。
这样，可以避免在边框区S设置显示像素电路C1，降低边框区S的宽度，进而可以提高显示基板100及显示装置1000的屏占比。
示例性的，如图8所示，上述多个第二显示像素电路C12设置在边框区S。其中，图8仅示意出了部分第二显示像素电路C12，并不对位于边框区S的第二显示像素电路C12的数量形成限定。
这样，可以增大主显示区A1中用于设置第一显示像素电路C11的面积，进而可以在主显示区A1设置更多的第一显示像素电路C11，提升显示基板100的像素密度。
由上可知，显示基板100所包括的多个显示像素电路C1，均位于副显示区A2以外的区域，显示基板100所包括的多个发光器件31，均位于显示区A。
可以理解的是，显示像素电路C1的部分结构的材料包括金属材料，金属材料的透光率较低，对光线的阻挡效果较高。本公开实施例通过将与位于副显示区A2的副发光器件31b电连接的第二显示像素电路C12设置在副显示区A2以外的区域，不仅可以使得显示基板100实现全面屏显示，还可以在外界光线入射至显示基板100位于副显示区A2的部分的情况下，可以避免第二显示像素电路C12对外界光线进行遮挡， 使得该外界光线能够穿过任意相邻两个副发光器件31b之间的间隙射出，使得显示基板100位于副显示区A2的部分具有较高的透光率。
示例性的，如图4、图7和图8所示，显示基板100还包括：位于像素电路层20和发光器件层30之间的转接层。该转接层包括多条导线41，每条导线41的一端与第二显示像素电路C12电连接，另一端连接与副发光器件31b电连接。也即，每个第二显示像素电路C12通过导线41与相应的副发光器件31b电连接。
可选地，导线41的材料包括可透光的导电材料，例如ITO(Indium Tin Oxide，氧化铟锡)。这样可以避免影响显示基板100位于副显示区A2的部分的透光率。
在一些示例中，如图2所示，显示装置1000还包括：设置在显示基板100的非出光侧的光学元件200，该光学元件200位于显示基板100的副显示区A2。
可以理解的是，出光侧指的是显示基板100能够显示画面的一侧。非出光侧指的是，显示基板100中，与出光侧相背的一侧。
示例性的，在发光器件层30的出光方向、为发光器件层30远离衬底10的一侧的情况下，上述非出光侧指的是，衬底10远离发光器件层30的一侧。
示例性的，上述光学元件200包括：摄像头、红外传感器或指纹传感器等。
本公开以光学元件200为摄像头为例。
示例性的，在摄像头进行工作的过程中，由于显示基板100位于副显示区A2的部分未设置显示像素电路C1，可以避免显示像素电路C1对外界光线形成遮挡，进而外界光线可以穿过显示基板100位于副显示区A2的部分。这样摄像头便可以采集该光线，实现拍照的功能。
示例性的，在摄像头未进行工作的情况下，显示基板100位于副显示区A2的部分也能够进行显示，使得显示基板100的整体能够显示图像，实现全面屏显示。
需要说明的是，如图3所示，显示基板100的副显示区A2包括元件设置区A21和围绕元件设置区A21的过渡区A22。
示例性的，如图3所示，过渡区A22相比元件设置区A21更靠近主显示区A1。
进一步地，本领域技术人员考虑到光学元件200的视角，可以将光学元件200在显示基板100上的正投影与显示基板100的元件设置区A21至少部分交叠。也即，光学元件200可以设置在元件设置区A21内，或者，光学元件200与元件设置区A21可以有一些错位。这样有利于提高光学元件200的工作性能。
在一些实施例中，如图4和图5所示，像素电路层20包括有源层21，设置在有源层21远离衬底10一侧的多层无机绝缘材料22。
在一些示例中，上述多层无机绝缘材料22例如包括：沿远离衬底10的方向依次层叠的第一栅绝缘层221、第二栅绝缘层222和层间介质层223。
像素电路层20例如还包括位于第一栅绝缘层221、第二栅绝缘层222之间的第一栅导电层23、位于第二栅绝缘层222和层间介质层223之间的第二栅导电层26、及位于层间介质层223远离衬底10一侧的源漏导电层24。
示例性的，有源层21的材料可以为LTPS(Low Temperature Poly Silicon，低温多晶硅)或金属氧化物等。该金属氧化物可以为IGZO(Indium Gallium Zinc Oxide，铟镓锌氧化物)。本公开以有源层21的材料为LTPS为例进行示意性说明。
例如，本公开可以采用化学气相沉积(Chemical Vapor Deposition，简称CVD)方法或 等离子体增强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition，简称PECVD)方法制备得到LTPS膜层，然后经后续工艺(例如刻蚀工艺)对LTPS膜层进行图案化，形成有源层21。
示例性的，第一栅绝缘层221和第二栅绝缘层222的材料均为无机材料。该无机材料可以是氮化硅、氧化硅和氮氧化硅中的至少一种。其中，第一栅绝缘层221和第二栅绝缘层222的厚度较为均匀。
示例性的，层间介质层223的材料为无机材料。例如，该无机材料可以是氮化硅、氧化硅和氮氧化硅中的至少一种。
示例性的，图9示意出了有源层21的一种俯视结构，图10示意出了第一栅导电层23的一种俯视结构，图11示意出了第二栅导电层26的一种俯视结构，图12示意出了层间介质层223的过孔俯视结构，图13示意出了源漏导电层24的一种俯视结构。可以理解的是，层间介质层223的材料为可透光的材料，因此，图12中仅示意出了层间介质层223中的过孔(例如包括第三过孔G3)的位置。
需要说明的是，有源层21在衬底10上的正投影，与第一栅导电层23、第二栅导电层26在衬底10上的正投影具有交叠。其中，在有源层21远离衬底10的一侧形成第一栅导电层23和第二栅导电层26后，可以第一栅导电层23和第二栅导电层26为掩膜，对有源层21进行掺杂处理，使得有源层21中被第一栅导电层23和第二栅导电层26覆盖的部分，构成显示像素电路C1中各晶体管的有源图案，使得有源层21中未被第一栅导电层23和第二栅导电层26覆盖的部分，构成导体。第一栅导电层23或第二栅导电层26与有源层21交叠的部分，构成显示像素电路C1中各晶体管的栅极。
示例性的，第二栅导电层26中与第一栅导电层23中重叠的部分，例如显示像素电路C1中的存储电容器。
在一些示例中，如图14和图15所示，显示基板100还包括多个第三过孔G3。该多个第三过孔G3中，每个第三过孔G3贯穿上述多层无机绝缘层22至有源层21远离衬底10的一侧表面。该多个第三过孔G3至少位于主显示区A1。
示例性的，如图13所示，源漏导电层24包括多个源漏导电图案。如图14～图16所示，上述多个第三过孔G3可以暴露有源层21中被掺杂的部分，以使得部分源漏导电图案可以通过第三过孔G3与有源层21中被掺杂的部分形成电接触，进而构成显示像素电路C1中各晶体管的源极或漏极。
由于显示基板100所包括的显示像素电路C1至少位于主显示区A1，因此，上述有源层21则至少位于主显示区A1。例如，有源层21位于主显示区A1，或者，有源层21位于主显示区A1和副显示区A2。另外，第一栅导电层23、第二栅导电层26及源漏导电层24所在区域与有源层21所在区域基本一致。
需要说明的是，在制备像素电路层所包括的有源层的过程中，通常会使得有源层中含有大量氢，而有源层中所含有的氢会影响后续形成的显示像素电路层中各晶体管(尤其是驱动晶体管)的器件特性，因此，一般需要在制备像素电路层的过程中对有源层进行脱氢处理，以去除有源层中所包含的氢。例如，在形成源漏导电层之前，可以对有源层进行热处理，以使得有源层中所包含的氢溢出。
其中，溢出的氢例如可以通过和有源层对应的第三过孔溢出，这样可以减缓氢的溢出速度，避免有源层所处的空间中短时间内聚集高浓度的氢，进而避免产生氢爆问题。
在一种实现方式中，在对有源层进行脱氢处理的过程中，有源层中与副显示区相邻的部分所包含的氢，可以通过与其正对的第三过孔、或与其临近且远离副显示区的第三过孔溢出，而有源层位于其他区域的部分还可以通过与其临近的且靠近副显示区的第三过孔溢出。
也就是说，有源层中与副显示区相邻的部分所包括的氢的溢出途径，相比其他部分所包括的氢的溢出途径较少，这样会导致有源层中与副显示区相邻的部分的去氢量和其他部分的去氢量之间存在差异，进而使得后续形成的、与副显示区相邻的部分显示像素电路C1中的晶体管的阈值电压产生正向漂移(简称正偏)，这些晶体管的阈值电压正偏的范围例如为0.1V～1.2V。
如表1所示，L64表示发光器件的发光亮度为64灰阶，L128表示发光器件的发光亮度为128灰阶，L255表示发光器件的发光亮度为255灰阶。驱动电流变化量ΔI表示显示像素电路的晶体管的阈值电压正偏后，显示像素电路传输至相应发光器件的驱动电流，与显示像素电路的晶体管的阈值电压未发生漂移的情况下，显示像素电路传输至相应发光器件的驱动电流之间的差值。驱动电流变化量百分比表示驱动电流变化量占显示像素电路的晶体管的阈值电压未发生漂移的情况下显示像素电路传输至相应发光器件的驱动电流的百分比，可以用来表示显示像素电路传输至相应发光器件的驱动电流差异。
一般来说，在传输至发光器件的驱动电流的差异超过2％的情况下，人眼可以察觉到发光亮度的变化。而由表1可知，64灰阶下，在阈值电压正偏0.1V的情况下，驱动电流的变化差异达到2.1％(大于2％)；128灰阶下，在阈值电压正偏0.2V的情况下，驱动电流的变化差异达到2.5％(大于2％)；255灰阶下，在阈值电压正偏0.4V的情况下，驱动电流的变化差异达到2.3％(大于2％)。也就是说，在显示像素电路的晶体管产生0.1～1.2V的阈值电压正偏后，会使得与副显示区相邻的显示像素电路传输至相应发光器件的驱动电流产生变化，进而使得该发光器件的发光亮度与其他发光器件的发光亮度之间产生差异，导致副显示区周围出现显示暗环(如图15所示)，并且该暗环能够被人眼观察到，这样影响了显示基板及显示装置的显示效果。
表1
基于此，如图14和图15所示，显示基板100还包括多个第一过孔G1。该多个第一过孔G1贯穿上述多层无机绝缘层22中的至少一层。
在一些示例中，每个第一过孔G1所贯穿的膜层可以相同，也可以不同。
示例性的，图14和图15示意出了像素电路层20中的有源层21和上述多层无机绝缘层22中的第一栅绝缘层221、第二栅绝缘层222及层间介质层223层叠设置之后的局部结构。
如图14所示，上述多个第一过孔G1中的一部分第一过孔G1贯穿层间介质层223，该部分第一过孔G1的深度例如与层间介质层223的厚度相等；另一部分第一过孔G1贯穿层间介质层223、第二栅绝缘层222和第一栅绝缘层221，该部分第一过孔G1的深度例如与层间介质层223、第二栅绝缘层222和第一栅绝缘层221的厚度之和相等。
如图15所示，上述多个第一过孔G1均贯穿层间介质层223、第二栅绝缘层222和第一栅绝缘层221。
上述多个第一过孔G1在衬底10上的正投影和第一栅导电层23在衬底10上的正投影及第二栅导电层26在衬底10上的正投影之间无交叠，也即，各第一过孔G1和第一栅导电层23、第二栅导电层26错开设置。
在一些示例中，上述多个第一过孔G1至少位于过渡区A22。
示例性的，上述多个第一过孔G1可以位于全部过渡区A22。或者，上述多个第一过孔G1中的一部分位于过渡区A22，另一部分位于元件设置区A21。当然，部分第一过孔G1也可以位于主显示区A1。
如图18～图21所示，本公开以上述多个第一过孔G1位于副显示区A2，且至少位于过渡区A22为例进行示意性说明。
图18为显示基板100的一种局部放大图，图19为图18所示显示基板100的一种局部放大图。
示例性的，如图18和图19所示，上述多个第一过孔G1可以均位于过渡区A22内。
图20为显示基板100的另一种局部放大图，图21为图20所示显示基板100的另一种局部放大图。
示例性的，如图20和图21所示，上述多个第一过孔G1中的一部分位于过渡区A22内，该多个第一过孔G1中的另一部分位于元件设置区A21内。
至少在过渡区A22设置第一过孔G1后，也即，至少在靠近副显示区A2的边界的区域内设置第一过孔G1后，可以降低位于主显示区A1内的过孔(也即第三过孔G3)的分布密度和位于靠近副显示区A2的边界的区域内的过孔(也即第一过孔G1)的分布密度之间的差异。在对像素电路层20中的有源层21进行脱氢处理的过程中，有源层21中与副显示区A2相邻的部分所包含的氢，不仅可以通过与其正对的第三过孔G3或与其临近的且远离副显示区A2的第三过孔G3溢出，还可以通过位于副显示区A2中的第一过孔G1溢出。这样可以使得有源层21中与副显示区A2相邻的部分和其他部分相比，具有数量接近的氢溢出途径，增大有源层21中与副显示区A2相邻的部分的去氢量，从而可以降低有源层21中的各部分的去氢量的差异，避免与副显示区A2相邻的区域内的显示像素电路C1的晶体管的阈值电压产生正偏，使得不同位置处的显示像素电路C1传输至相应的发光器件31的驱动电流基本相等，降低不同位置处的显示像素电路C1传输至相应的发光器件31的驱动电流的差值，进而使得不同位置处的发光器件31发出的光的亮度接近一致，减缓甚至消除避免显示基板100及显示装置1000的显示画面出现的暗环现象，提高显示画面的均一性。
由此，本公开的一些实施例所提供的显示基板100，通过设置多个第一过孔G1，并将该多个第一过孔G1至少设置在过渡区A22，可以在对有源层2进行脱氢处理的过程中，使得有源层21中与副显示区A2相邻的部分所包含的氢，不仅能够通过与其正对的第三过孔G3或与其临近的且远离副显示区A2的第三过孔G3溢出，还可以通过至少位于过渡区 A22内的第一过孔G1溢出。
这也就意味着，本公开增加了有源层21中与副显示区A2相邻的部分所包含的氢的溢出途径，可以增加有源层21中与副显示区A2相邻的部分的去氢量，使得有源层21中与副显示区A2相邻的部分的去氢量和其他部分的去氢量接近一致，避免后续形成在与副显示区A2相邻的区域内的显示像素电路C1的晶体管的阈值电压产生正偏，进而使得不同位置处的发光器件31发出的光的亮度接近一致，减缓甚至消除避免显示基板100及显示装置1000的显示画面出现的暗环现象，提高显示画面的均一性。
本公开对于第一过孔G1在副显示区A2中的分布情况不做限定，具体可以根据实际需要进行选择设置。
在一些实施例中，如图22和图23所示，副显示区A2包括第一单位面积区域a和第二单位面积区域b，第一单位面积区域a与副显示区A2的边界之间的间距，大于第二单位面积区域b与副显示区A2的边界之间的间距。
需要说明的是，如图3所示，在宏观角度上，副显示区A2的边界与元件设置区A21边界的形状基本相同。如图18～图23所示，在微观角度上，副显示区A2的边界的至少一部分可能呈折线形或锯齿状，呈折线形或锯齿状的部分边界会与元件设置区A21的边界形成不规则区域(例如图19、图21～图23所示的类似三角形区域)。
第一单位面积区域a与副显示区A2的边界之间的间距，可以理解为，经过元件设置区A21的中心、且指向副显示区A2的方向，第一单位面积区域a与副显示区A2的边界之间的间距。第二单位面积区域b与副显示区A2的边界之间的间距，可以理解为，经过元件设置区A21的中心、且指向副显示区A2的方向，第二单位面积区域b与副显示区A2的边界之间的间距。
本公开对于第一单位面积区域a和第二单位面积区域b在副显示区A2中的具体位置不做限定，在满足第一单位面积区域a与副显示区A2的边界之间的间距，大于第二单位面积区域b与副显示区A2的边界之间的间距的情况下，可以根据实际需要进行选择设置。
可以理解的是，第一单位面积区域a和第二单位面积区域b中，两者面积均为1，且两者的面积单位相同。其中，两者的档单位面积可以根据实际需要设置，例如，两者的面积单位均为平方微米(μm
2)。
示例性的，第一单位面积区域a的面积和第二单位面积区域b的面积均小于副显示区A2的面积。其中，第一单位面积区域a的边界与副显示区A2的边界之间存在间距，第二单位面积区域b的边界可以与副显示区A2的边界部分重合或者存在间距。这样可以确保第一单位面积区域a与副显示区A2的边界之间的间距，能够大于第二单位面积区域b与副显示区A2的边界之间的间距。
例如，如图22所示，L代表经过元件设置区A21的中心的线条，L的延伸方向为经过元件设置区A21的中心、且指向副显示区A2的边界的方向。L经过一个第一单位面积区域a和一个第二单位面积区域b，此时，第一单位面积区域a的边界与副显示区A2的边界之间的间距为Δh1，第二单位面积区域b的边界与副显示区A2的边界之间的间距为Δh2，其中，Δh1＞Δh2。
需要说明的是，本公开中提及的第一过孔G1的分布密度指的是，某一区域中所设置的各第一过孔G1在衬底10上的正投影面积之和，与该区域在衬底10上的正投影面积之间的比值。
可以理解的是，在各第一过孔G1的孔径相等的情况下，某一区域中单位面积区域内所设置的第一过孔G1的数量，可以反应出第一过孔G1的分布密度。例如，单位面积区域中所设置的第一过孔G1的数量越小，第一过孔G1的分布密度则越小，单位面积区域中所设置的第一过孔G1的数量越大，第一过孔G1的分布密度则越大。
在一些示例中，如图22和图23所示，位于第一单位面积区域a的第一过孔G1的分布密度，小于或等于位于第二单位面积区域b的第一过孔G1的分布密度。也即，位于第一单位面积区域a的第一过孔G1的面积占比，小于或等于，位于第二单位面积区域b的第一过孔G1的面积占比。
示例性的，在不同第一过孔G1的孔径相等的情况下，位于第一单位面积区域a的第一过孔G1的数量，小于或等于位于第二单位面积区域b的第一过孔G1的数量。
也就是说，最靠近副显示区A2的部分第一过孔G1的分布密度最大。随着与副显示区A2的边界之间的间距的增大，第一过孔G1的分布密度逐渐减小，其中，第一过孔G1的分布密度可以呈线性减小、或呈阶段性减小。
可以理解的是，显示像素电路C1中晶体管的阈值电压的漂移具有过渡性，也即，随着与副显示区A2边界的间距的增大，显示像素电路C1中晶体管的阈值电压的漂移量逐渐减小。本公开通过对第一过孔G1的分布密度进行设置，使得最靠近副显示区A2的部分第一过孔G1的分布密度最大，可以在对有源层21进行脱氢处理的过程中，有源层21中与副显示区A2相邻的部分所包含的氢中，大部分可以从距离副显示区A2最近的、分布密度最大的第一过孔G1溢出，有利于较为充分地去除该部分有源层21所包含的氢，进而有效降低靠近副显示区A2的边界的晶体管的阈值电压漂移量，改善暗环现象。
在一些示例中，如图23所示，与副显示区A2的边界之间的间距相同的至少两个第一单位面积区域a内的第一过孔G1的分布密度，相同。和/或，与副显示区A2的边界之间的间距相同的至少两个第二单位面积区域b内的第一过孔G1的分布密度，相同。
示例性的，与副显示区A2的边界之间的间距相同的多个第一单位面积区域a内的第一过孔G1的分布密度相同，也即，不同第一单位面积区域a内的第一过孔G1的面积占比相同。或着，与副显示区A2的边界之间的间距相同的多个第二单位面积区域b内的第一过孔G1的分布密度相同，也即，不同第二单位面积区域b内的第一过孔G1的面积占比相同。这样副显示区A2中，与副显示区A2的边界之间的间距相同的一圈区域内的第一过孔G1的分布密度相同，可以使得有源层21中与副显示区A2相邻的部分，在与副显示区A2的距离相同的地方具有基本相同数量的氢溢出途径。
示例性的，与副显示区A2的边界之间的间距相同的多个第一单位面积区域a内的第一过孔G1的分布密度相同，且与副显示区A2的边界之间的间距相同的多个第二单位面积区域b内的第一过孔G1的分布密度相同。这样副显示区A2中，与副显示区A2的边界之间的间距相同的任意一圈区域内的第一过孔G1的分布密度相同，且与副显示区A2的边界之间的间距越远，这一圈区域内的第一过孔G1的分布密度越小。这样可以使得有源层21中与副显示区A2相邻的部分，在与副显示区A2的距离相同的任意一块区域具有相同数量的氢溢出途径。
这样可以使得环绕副显示区A2的部分有源层21中，溢出的氢的量基本相同，进而可以使得对环绕副显示区A2的不同晶体管的阈值电压的改善效果基本相同，避免出现副显示区A2周围(例如位于副显示区A2上方、下方、左方及右方的不同区域)暗环现象不均 一的情况，进一步提高显示基板100及显示装置1000的显示画面的均一性。
在一些实施例中，如图19和图21所示，位于副显示区A2的第一过孔G1，均匀分布。
示例性的，任意两个相邻的第一过孔G1之间的间距相等。
通过使位于副显示A2的第一过孔G1均匀分布，不仅可以使有源层21中与副显示区A2相邻的部分具有相同的氢溢出环境，以使得不同位置处的有源层21具有接近的去氢量，还可以降低第一过孔G1的排版难度，降低显示基板100的制备难度。
在一些实施例中，如图18所示，上述多个第一过孔G1位于过渡区A22。其中，该多个第一过孔G1中的至少部分第一过孔G1沿元件设置区A21的边界依次排列、呈环形设置。
这样可以提高第一过孔G1的分布均匀度，使得围绕副显示区A2的部分有源层21能够通过第一过孔G1溢出氢，以使得不同位置处的有源层21具有接近的去氢量，还可以降低第一过孔G1的排版难度，降低显示基板100的制备难度。
在一些实施例中，如图20～图23所示，上述多个第一过孔G1中，一部分第一过孔G1位于过渡区A22，另一部分第一过孔G1位于元件设置区A21。
也就是说，设置第一过孔G1的区域，并不局限于靠近副显示A2的过渡区A22。其中，位于元件设置区A21的部分第一过孔G1，例如位于靠近过渡区A22的边界的部分区域内。
通过在过渡区A22和元件设置区A21均设置第一过孔G1，不仅可以增大可用于设置第一过孔G1的区域的面积，还可以大大增加可设置的第一过孔G1的数量。这样可以使得有源层21中与副显示区A2相邻的部分所包含的氢能够具有更多的溢出途径，进而能够更加充分地去除有源层21中与副显示区A2相邻的部分的氢，确保良好的去氢效果。
在一些示例中，如图20～图23所示，在上述多个第一过孔G1的另一部分位于元件设置区A21中的情况下，该多个第一过孔G1的另一部分在元件设置区A21中占据的区域的最小尺寸，大于或等于一个像素电路C的尺寸。
上述多个第一过孔G1的另一部分在元件设置区A21中占据的区域的尺寸，例如指的是，经过元件设置区A21的中心、且指向过渡区A22的边界的方向上，上述区域的尺寸。
上述像素电路C的尺寸，例如指的是，像素电路C的横向尺寸、纵向尺寸或平均尺寸。像素电路C的尺寸可以根据实际需要选择设置。
示例性的，上述最小尺寸可以等于一个像素电路C的尺寸、两个像素电路C的尺寸或四个像素电路C的尺寸。
示例性的，一个像素电路C的尺寸约为64μm。
通过将上述多个第一过孔G1的另一部分设置在元件设置区A21中至少靠近过渡区A22的部分区域，可以使这部分第一过孔G1距离有源层21中与副显示区A2相邻的部分的距离较近，在对有源层21进行去氢处理的过程中，有利于减小氢的移动距离，进而有利于氢的充分去除。通过使多个第一过孔G1的另一部分在元件设置区A21中占据的区域的最小尺寸，大于或等于一个像素电路C的尺寸，可以使得有源层21中位于与副显示区A2相邻的部分所包含的氢具有较多的溢出途径，有利于氢的充分去除，进而有利于更加充分地减小靠近副显示区A2的显示像素电路C1的晶体管的阈值电压的漂移量，有利于进一步改善暗环现象。
示例性的，如图20所示，上述多个第一过孔G1的另一部分在元件设置区A21中占据的区域中，不同位置处的尺寸相等。该多个第一过孔G1的另一部分在元件设置区A21中占据的区域呈环形。
在一些示例中，如图21所示，位于过渡区A22的第一过孔G1的分布密度，与位于元件设置区A21的第一过孔G1的分布密度相同。也即，位于过渡区A22的第一过孔G1的面积占比与位于元件设置区A21的第一过孔G1的面积占比，相同。
在位于过渡区A22的第一过孔G1的孔径与位于元件设置区A21的第一过孔G1的孔径相同的情况下，位于过渡区A22的相邻两个第一过孔G1之间的间距，与位于元件设置区A21的相邻两个第一过孔G1之间的间距，相同。
这样可以使多个第一过孔G1在副显示区A2中实现均匀分布，有利于为有源层21中与副显示区A2相邻的部分提供均一的氢溢出环境，有利于使有源层21的不同部分具有接近的去氢量，进而使得不同位置处的显示像素电路C1的晶体管的阈值电压基本一致。
可以理解的是，第一过孔G1和副发光器件31b之间的位置关系包括多种，可以根据实际需要选择设置。
在一些实施例中，如图29所示，位于元件设置区A21中的部分第一过孔G1在衬底10上的正投影，和副发光器件31b在衬底10上的正投影无交叠。
也即，位于元件设置区A21中的部分第一过孔G1，和副发光器件31b错开设置。这样有利于提高副发光器件31b的结构稳定性。
在另一些实施例中，上述多个第一过孔G1中，部分第一过孔G1在衬底10上的正投影，位于副发光器件31b在衬底10上的正投影范围内。也即，该部分第一过孔G1会位于副发光器件31b下方。
可选地，位于副发光器件31b下方的第一过孔G1中，至少一个第一过孔G1和衬底10之间未设置冗余半导体图案21a。关于冗余半导体图案21a可以参见下文中的说明，此处不再赘述。
在一些实施例中，如图24所示，沿经过元件设置区A21的中心、且与副显示区A2的边界连线的方向，第一过孔G1的孔径，及第一过孔G1和副显示区A2的边界之间的间距，呈负相关。
也就是说，越靠近副显示区A2的边界的第一过孔G1的孔径越大，越远离副显示区A2的边界的第一过孔G1的孔径越小。沿经过元件设置区A21的中心、且与副显示区A2的边界连线的方向，随着第一过孔G1和副显示区A2的边界之间的间距增大，第一过孔G1的孔径逐渐减小。其中，第一过孔G1的孔径可以呈线性减小，也可以呈阶段性减小。
可以理解的是，在对有源层21进行去氢处理的过程中，从副显示区A2溢出的氢中，越靠近副显示区A2的边界的地方的氢含量越大，越远离副显示区A2的边界的地方的氢含量越小。
通过使第一过孔G1的孔径，与第一过孔G1和副显示区A2的边界之间的间距，呈负相关，可以使得氢含量大的区域对应较大的孔径，氢含量小的区域对应较小的孔径，这样有利于氢的充分溢出，进而实现充分的去氢效果，实现对显示像素电路C1中晶体管的阈值电压的良好改善效果。
在一些实施例中，第一过孔G1的分布密度的范围为1％～14％。
示例性的，上述分布密度为多个第一过孔G1在衬底10上的正投影面积之和，与该多 个第一过孔G1所占据的区域的面积的比值。
示例性的，第一过孔G1的分布密度可以为：1％、3％、5％、8％、11％或14％等。
此处，在第一过孔G1的分布密度为14％的情况下，第一过孔G1可以呈最密排布。此时，既可以确保对有源层21中与副显示区A2相邻的部分的去氢效果，又可以确保层间介质层223的结构稳定性。
可选地，在位于第一单位面积区域a的第一过孔G1的分布密度，小于或等于位于第二单位面积区域b的第一过孔G1的分布密度的情况下，随着与副显示区A2的边界之间的间距的增大，第一过孔G1的分布密度可以由14％逐渐降低至1％。
例如，第一过孔G1的分布密度可以按照14％、12％、10％、8％、6％、4％、2％、1％的顺序逐渐降低。
又如，第一过孔G1的分布密度可以按照14％、12％、10％、10％、6％、6％、2％、1％的顺序逐渐降低。
可选地，在位于过渡区A22的第一过孔G1的分布密度，与位于元件设置区A21的第一过孔G1的分布密度相同的情况下，第一过孔G1的分布密度可以为：1％、3％、5％、8％、11％或14％等。
在一些实施例中，如图14和图19所示，位于主显示区A1的第三过孔G3的分布密度，与位于副显示区A2的第一过孔G1的分布密度相同。
需要说明的是，如图14所示，由于第三过孔G3可以暴露有源层21中被掺杂的部分，能够在后续形成源漏导电层24后，使得源漏导电层24中的部分源漏导电图案通过第三过孔G3与有源层21形成电接触，以构成晶体管，因此，第三过孔G3在主显示区A1中的分布密度主要与显示基板100所包括的像素电路C中晶体管的数量相关。显示基板100所包括的晶体管的数量越多，第三过孔G3在主显示区A1中的分布密度也就越大。
通过使位于主显示区A1的第三过孔G3的分布密度，与位于过渡区A22的第一过孔G1的分布密度相同，可以使得有源层21中与副显示区A2相邻的部分和其他部分处于较为均一的环境中，从而使得位于不同位置的有源层21所包含的氢具有数量接近的溢出途径，进而可以保证有源层21在不同位置的去氢量较为接近。这样可以避免在不同位置处形成的晶体管的阈值电压之间产生较大的差异，从而可以使得不同位置处的像素电路传输至相应的发光器件的驱动电流基本相等，避免显示基板100的显示画面出现因驱动电流差异而导致的暗环问题。
在一些实施例中，位于主显示区A1的第三过孔G3的分布密度，小于位于副显示区A2的第一过孔G1的分布密度。
示例性的，第一过孔G1在过渡区A22中的分布密度可以按照相关工艺中所能实现的最大密度进行排布，这样可以保证有源层21中与副显示区A2的边界相邻的部分所包含的氢，在过渡区A22一侧具有足够充分的溢出途径，保证有源层21中与副显示区A2的边界相邻的部分具有较好的去氢效果，使得有源层21在不同位置的去氢量基本保持一致。避免在不同位置处形成的晶体管的阈值电压之间产生较大的差异，从而可以使得不同位置处的像素电路传输至相应的发光器件的驱动电流基本相等，避免显示基板100的显示画面出现因驱动电流差异而导致的暗环问题。
例如，第一过孔G1在过渡区A22中的分布密度为14％。
在一些实施例中，如图25所示，显示基板100所包括的多个像素电路C(例如显示像 素电路C1)呈多行多列排布。其中，环绕在副显示区A2周围的多行多列像素电路C中，每一行像素电路C中，有两个像素电路C分别位于副显示区A2的相对两侧，且相对于其他像素电路C更靠近副显示区A2；每一列像素电路C中，有两个像素电路C分别位于副显示区A2的相对两侧，且相对于其他像素电路C更靠近副显示区A2。
需要说明的是，图26中的虚线圆，可以用来表示上述环绕在副显示区A2周围的多行多列像素电路C中，最靠近副显示区A2的边界的各像素电路C，也可以用来表示最靠近副显示区A2的边界的各像素电路C的驱动晶体管T4。
在一些实施例中，如图24所示，最靠近副显示区A2的边界的各驱动晶体管T4，与副显示区A2之间的最小间距相同。
示例性的，最靠近副显示区A2的边界的各驱动晶体管T4所包括的有源图案与副显示区A2之间的最小间距相同。
需要说明的是，在上述多个像素电路C仅包括显示像素电路C1的情况下，最靠近副显示区A2边界的像素电路C则指的是显示像素电路C1。在上述多个像素电路C还包括其他电路的情况下，最靠近副显示区A2边界的像素电路C则指的是显示像素电路C1。上述显示像素电路C1可以通过驱动晶体管T4生成驱动电流，以驱动发光器件31发光。其中，驱动晶体管T4的阈值电压和提供至发光器件31的驱动电流相关，该驱动电流与发光器件31发出的光的亮度相关。
还需要说明的是，对于不同发光器件31发出的光的亮度不均一的现象，一般还可以利用外部光学补偿(demura)方法，补偿不同发光器件31之间的亮度差异。其中，demura方法中的关键一步是利用demura算法对不同发光器件31发出的光的亮度数据进行处理，从而生成不同发光器件31所需要的补偿数据，以补偿不同发光器件31发出的光的亮度之间的差异，改善显示画面不均一的现象。也即在面对上文中指出的暗环问题时，可以利用demura方法，对位于副显示区A2的边界附件的发光器件31发出的光的亮度进行补偿，使该部分发光器件31发出的光的亮度与其他部分发光器件31发出的光的亮度接近，从而消除暗环现象。
本实施例中，通过使最靠近副显示区A2的边界的各驱动晶体管T4，与副显示区A2之间的最小间距相同，可以使得各驱动晶体管T4所包括的有源图案与副显示区A2之间的最小间距基本相同。由此，在对上述各驱动晶体管T4的有源图案进行去氢处理的过程中，可以使得该各驱动晶体管T4的有源图案所面临的的第一过孔G1的分布情况基本相同，从而可以使得该各驱动晶体管T4的有源图案的去氢量基本相同。这样即使环绕副显示区A2的不同位置的驱动晶体管T4的阈值电压存在漂移，对应的漂移值也基本相同，在利用demura方法改善显示画面的暗环问题时，可以降低demura算法对不同发光器件31发出的光的亮度数据进行处理的难度，易于准确地生成不同发光器件31所需要的补偿数据，进而有助于消除暗环，提高显示画面的均一性。
在一些实施例中，如图27～图29所示，像素电路层20还包括位于副显示区A2的多个冗余半导体图案21a，该多个冗余半导体图案21a与有源层21同层设置。
需要说明的是，本文中提及的“同层”指的是采用同一成膜工艺形成用于形成特定图形的膜层，然后利用同一掩模板通过一次构图工艺形成的层结构。根据特定图形的不同，一次构图工艺可能包括多次曝光、显影或刻蚀工艺，而形成的层结构中的特定图形可以是连续的也可以是不连续的，这些特定图形还可能处于不同的高度或者具有不同的厚度。
这样一来，可以在一次构图工艺中同时制作形成上述多个冗余半导体图案21a和有源层21，有利于简化显示基板100的制备工艺。
示例性的，上述多个冗余半导体图案21a的材料和有源层21的材料相同。
在一些示例中，如图28～图32所示，显示基板100还包括位于副显示区A2的多个第二过孔G2。每个第二过孔G2贯穿上述多层无机绝缘层22中的至少一层。
可选地，第二过孔G2的结构与第一过孔G1的结构相同。
在一些示例中，如图30和图31所示，上述多个第二过孔G2贯穿层间介质层223、第二栅绝缘层222和第一栅绝缘层221至冗余半导体图案21a远离衬底10一侧的表面。第二过孔G2会暴露冗余半导体图案21a的部分表面。
如图28和图29所示，上述多个第二过孔G2在衬底10上的正投影，位于冗余半导体图案21a在衬底10上的正投影范围内。
上述多个第二过孔G2在衬底10上的正投影和第一栅导电层23在衬底10上的正投影及第二栅导电层26在衬底10上的正投影之间无交叠，也即，各第二过孔G2和第一栅导电层23、第二栅导电层26错开设置。
可以理解的是，上述多个第二过孔G2可以位于过渡区A22，也可以位于元件设置区A21。其中，位于过渡区A22的部分第二过孔G2，可以称为第一过孔G1。
需要说明的是，由于第一栅导电层23、第二栅导电层26及源漏导电层24也基本位于副显示区A2以外的区域内，因此，冗余半导体图案21a在衬底10上的正投影，与第一栅导电层23、第二栅导电层26及源漏导电层24中的任一者在衬底10上的正投影无交叠。冗余半导体图案21a独立设置，未构成晶体管的一部分。
示例性的，如图29所示，副发光器件31b位于冗余半导体图案21a远离衬底10的一侧，且两者相互绝缘设置。另外，至少部分冗余半导体图案21a在衬底10上的正投影，位于副发光器件31b在衬底10上的正投影范围内。
也就是说，全部的冗余半导体图案21a在衬底10上的正投影，位于副发光器件31b在衬底10上的正投影范围内。或者，一部分冗余半导体图案21a在衬底10上的正投影，位于副发光器件31b在衬底10上的正投影范围内，另一部分冗余半导体图案21a在衬底10上的正投影和副发光器件31b在衬底10上的正投影无交叠。此时，与副发光器件31b在衬底10上的正投影无交叠的部分冗余半导体图案21a所对应的第二过孔G2，可以称为第一过孔G1。
在一些示例中，如图25所示，靠近元件设置区A21的边界的部分第一过孔G1的分布密度，大于或等于第二过孔G2的分布密度。
这样，有源层21中与副显示区A2相邻的部分所包含的氢，在脱氢工艺中，还可以通过多个第二过孔G2溢出，从而进一步增加了该部分有源层21的氢溢出途径，有利于增加去氢效率。通过使靠近元件设置区A21的边界的部分第一过孔G1的分布密度，大于或等于第二过孔G2的分布密度，可以改善有源层21中位于与副显示区A2相邻的部分的去氢量和其他部分的去氢量之间的差异，进而有利于改善暗环现象。
可选地，在位于第一单位面积区域a的第一过孔G1的分布密度，小于或等于位于第二单位面积区域b的第一过孔G1的分布密度的情况下，随着与副显示区A2的边界之间的间距的增大，第一过孔G1的分布密续逐渐降低，靠近元件设置区A21的边界的部分第一过孔G1的分布密度，例如降低至或接近第二过孔G2的分布密度。
需要说明的是，通过设置有冗余半导体图案21a，以改善有源层21的不同部分地去氢量差异。
在一些实施例中，如图25所示，像素电路层20还包括多个冗余像素电路C2，该多个冗余像素电路C2位于主显示区A1，且位于多个显示像素电路C11和副显示区A2之间。
示例性的，上述多个冗余像素电路C2与信号线(例如上文中提到的扫描信号线Gate、数据信号线Data、使能信号线EM等)及发光器件31的阳极电绝缘。也即，多个冗余像素电路C2均未与信号线(例如上文中提到的扫描信号线Gate、数据信号线Data、使能信号线EM等)进行耦接，多个冗余像素电路C2均未与发光器件31进行耦接。
采用上述设置方式，设置多个冗余像素电路C2，能够提升显示像素电路C1的显示均一性，避免显示像素电路C1产生阈值电压偏移的问题，从而可以解决发光器件31中，与靠近副显示区A2的边界的显示像素电路C1耦接的发光器件31出现的显示异常的问题。
由上述可知，显示画面所出现的暗环问题主要是由与副显示区A2的边界相邻的部分显示像素电路C1导致的，通过在多个显示像素电路C1和副显示区A2之间设置多个冗余像素电路C2，那么在对有源层21进行去氢处理的过程中，即使该多个冗余像素电路C2所对应的部分有源层21的去氢量和显示像素电路C1所对应的部分有源层21的去氢量之间存在差异，也可以避免影响发光器件31的发光亮度，且显示像素电路C1和副显示区A2的边界之间的距离较远，去氢量相对比较充分且一致，从而可以避免显示像素电路C1所包括的晶体管出现阈值电压的正偏现象，进而可以使得显示像素电路C1提供至与其电连接的发光器件31的驱动电流之间的差异较小，有助于避免显示画面出现暗环。
需要说明的是，如图16和图32所示，像素电路层20还包括平坦层25。该平坦层25可以填充第一过孔G1、第二过孔G2，以提供平坦的表面，确保副发光器件31b的结构稳定性。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。
Claims (21)
- 一种显示基板，具有主显示区和副显示区，所述主显示区至少部分围绕所述副显示区，所述副显示区包括元件设置区和围绕所述元件设置区的过渡区；所述显示基板包括：衬底，至少位于所述主显示区和所述副显示区；位于所述衬底一侧的像素电路层，所述像素电路层包括有源层及设置在所述有源层远离所述衬底一侧的多层无机绝缘层；所述有源层至少位于所述主显示区，且至少部分围绕所述副显示区，所述多层无机绝缘层至少位于所述主显示区和所述副显示区；多个第一过孔，至少位于所述过渡区，所述多个第一过孔贯穿所述多层无机绝缘层中的至少一层。
- 根据权利要求1所述的显示基板，其中，所述副显示区包括第一单位面积区域和第二单位面积区域，所述第一单位面积区域与所述副显示区的边界之间的间距，大于所述第二单位面积区域与所述副显示区的边界之间的间距；位于所述第一单位面积区域的第一过孔的分布密度，小于或等于位于所述第二单位面积区域的第一过孔的分布密度。
- 根据权利要求2所述的显示基板，其中，与所述副显示区的边界间距相同的至少两个第一单位面积区域内的第一过孔的分布密度相同；和/或，与所述副显示区的边界间距相同的至少两个第二单位面积区域内的第一过孔的分布密度相同。
- 根据权利要求1～3中任一项所述的显示基板，其中，位于所述副显示区的第一过孔均匀分布。
- 根据权利要求1～4中任一项所述的显示基板，其中，所述多个第一过孔位于所述过渡区；所述多个第一过孔中的至少部分第一过孔沿所述元件设置区的边界依次排列、呈环形设置。
- 根据权利要求1～4中任一项所述的显示基板，其中，所述像素电路层包括多个像素电路；所述多个第一过孔的一部分位于所述过渡区，所述多个第一过孔的另一部分位于所述元件设置区中至少靠近所述过渡区的部分区域；位于所述元件设置区中的部分第一过孔所占据的区域的最小尺寸，大于或等于一个像素电路的尺寸。
- 根据权利要求6所述的显示基板，其中，位于所述过渡区的部分第一过孔的分布密度，与位于所述元件设置区的部分第一过孔的分布密度相同。
- 根据权利要求6或7所述的显示基板，还包括：位于所述像素电路层远离所述衬底一侧的发光器件层；所述发光器件层包括位于所述副显示区的多个副发光器件；位于所述元件设置区中的部分第一过孔在所述衬底上的正投影，和所述多个副发光器件在所述衬底上的正投影无交叠。
- 根据权利要求1～8中任一项所述的显示基板，其中，所述第一过孔的分布密度的范围为1％～14％。
- 根据权利要求1～9中任一项所述的显示基板，其中，沿经过所述元件设置区的中心、且与所述副显示区的边界连线的方向，第一过孔的孔径，及所述第一过孔和所述副显 示区的边界之间的间距，呈负相关。
- 根据权利要求1～10中任一项所述的显示基板，其中，所述多层无机绝缘层包括沿远离所述有源层的方向依次层叠的第一栅绝缘层、第二栅绝缘层和层间介质层，至少一个所述第一过孔贯穿所述层间介质层、所述第二栅绝缘层和所述第一栅绝缘层。
- 根据权利要求11所述的显示基板，其中，所述像素电路层还包括位于所述副显示区的多个冗余半导体图案，所述多个冗余半导体图案与所述有源层同层设置；所述显示基板还包括：位于所述副显示区的多个第二过孔，第二过孔贯穿所述多层无机绝缘层中的至少一层；其中，所述多个第二过孔在所述衬底上的正投影，位于所述多个冗余半导体图案在所述衬底上的正投影范围内，所述过渡区的至少一个所述第二过孔为所述第一过孔。
- 根据权利要求12所述的显示基板，其中，所述多个第二过孔贯穿所述层间介质层、所述第二栅绝缘层和所述第一栅绝缘层至所述多个冗余半导体图案远离所述衬底一侧的表面。
- 根据权利要求12或13所述的显示基板，还包括：位于所述像素电路层远离所述衬底一侧的发光器件层；所述发光器件层包括位于所述副显示区的多个副发光器件；其中，所述多个第二过孔中的至少部分在所述衬底上的正投影，位于所述多个副发光器件在所述衬底上的正投影范围内。
- 根据权利要求12～14中任一项所述的显示基板，其中，所述多个第二过孔的一部分位于所述元件设置区；靠近所述元件设置区的边界的部分第一过孔的分布密度，大于或等于位于所述元件设置区的第二过孔的分布密度。
- 根据权利要求1～15中任一项所述的显示基板，还包括：至少位于所述主显示区的多个第三过孔；所述多个第三过孔贯穿所述多层无机绝缘层至所述有源层远离所述衬底一侧的表面；所述多个第三过孔的分布密度，小于或等于所述多个第一过孔的分布密度。
- 根据权利要求1～16中任一项所述的显示基板，其中，所述像素电路层包括多个像素电路，所述多个像素电路的至少一部分位于所述主显示区，位于所述主显示区的至少部分像素电路围绕所述副显示区；像素电路包括驱动晶体管，最靠近所述副显示区的边界的各驱动晶体管，与所述副显示区之间的最小间距相同。
- 根据权利要求1～16中任一项所述的显示基板，还包括：位于所述像素电路层远离所述衬底一侧的发光器件层，所述发光器件层包括位于所述主显示区的多个主发光器件和位于所述副显示区的多个副发光器件；所述像素电路层包括多个显示像素电路，所述多个显示像素电路包括多个第一显示像素电路和多个第二显示像素电路；所述多个第一显示像素电路位于所述主显示区，且分别与所述多个主发光器件电连接；所述多个第二显示像素电路位于所述主显示区，且分别通过导线与所述多个副发光器件电连接。
- 根据权利要求1～16中任一项所述的显示基板，具有显示区和围绕所述显示区的边框区，所述显示区包括所述主显示区和所述副显示区；所述显示基板还包括：位于所述像素电路层上的发光器件层，所述发光器件层包括位于所述主显示区的多个主发光器件和位于所述副显示区的多个副发光器件；所述像素电路层包括多个显示像素电路，所述多个显示像素电路包括多个第一显示像素电路和多个第二显示像素电路；所述多个第一显示像素电路位于所述主显示区，且分别与所述多个主发光器件电连接；所述多个第二显示像素电路位于所述所述边框区，且分别通过导线与所述多个副发光器件电连接。
- 根据权利要求18或19所述的显示基板，其中，所述像素电路层还包括多个冗余像素电路，所述多个冗余像素电路位于所述主显示区，且位于所述多个显示像素电路和所述副显示区之间。
- 一种显示装置，包括：如权利要求1～20中任一项所述的显示基板；及，光学元件，设置在所述显示基板的非出光侧，所述光学元件在所述显示基板上的正投影与所述显示基板的元件设置区至少部分交叠。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/CN2022/089651 WO2023206164A1 (zh) | 2022-04-27 | 2022-04-27 | 显示基板及显示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117321767A true CN117321767A (zh) | 2023-12-29 |
Family
ID=88516692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202280000924.4A Pending CN117321767A (zh) | 2022-04-27 | 2022-04-27 | 显示基板及显示装置 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN117321767A (zh) |
| WO (1) | WO2023206164A1 (zh) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102446339B1 (ko) * | 2015-09-11 | 2022-09-23 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 |
| CN114550607A (zh) * | 2019-12-02 | 2022-05-27 | 武汉天马微电子有限公司 | 一种显示面板和显示装置 |
| CN211929490U (zh) * | 2020-03-31 | 2020-11-13 | 京东方科技集团股份有限公司 | 显示基板及显示面板 |
| CN115842027A (zh) * | 2020-04-27 | 2023-03-24 | 武汉天马微电子有限公司 | 显示面板及其制备方法、显示装置 |
| CN113314577B (zh) * | 2021-05-26 | 2022-07-05 | 京东方科技集团股份有限公司 | 一种显示基板及其制备方法、显示装置 |
| CN114094030B (zh) * | 2021-11-18 | 2024-06-21 | 京东方科技集团股份有限公司 | 显示基板及其制备方法、显示面板、显示装置 |
-
2022
- 2022-04-27 CN CN202280000924.4A patent/CN117321767A/zh active Pending
- 2022-04-27 WO PCT/CN2022/089651 patent/WO2023206164A1/zh active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| WO2023206164A1 (zh) | 2023-11-02 |
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