CN117316920A - 半导体结构及其制备方法 - Google Patents
半导体结构及其制备方法 Download PDFInfo
- Publication number
- CN117316920A CN117316920A CN202311200806.0A CN202311200806A CN117316920A CN 117316920 A CN117316920 A CN 117316920A CN 202311200806 A CN202311200806 A CN 202311200806A CN 117316920 A CN117316920 A CN 117316920A
- Authority
- CN
- China
- Prior art keywords
- layer
- surface wiring
- wiring layer
- substrate
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 142
- 238000002360 preparation method Methods 0.000 title abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 93
- 238000002161 passivation Methods 0.000 claims description 77
- 239000000463 material Substances 0.000 claims description 49
- 238000000034 method Methods 0.000 claims description 22
- 229920002120 photoresistant polymer Polymers 0.000 claims description 19
- 239000004020 conductor Substances 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 8
- 238000011049 filling Methods 0.000 claims description 7
- 238000007789 sealing Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 354
- 229910000679 solder Inorganic materials 0.000 description 12
- 238000002955 isolation Methods 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 210000000746 body region Anatomy 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000007667 floating Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 238000000465 moulding Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000002035 prolonged effect Effects 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- AXQKVSDUCKWEKE-UHFFFAOYSA-N [C].[Ge].[Si] Chemical compound [C].[Ge].[Si] AXQKVSDUCKWEKE-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910001439 antimony ion Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910001449 indium ion Inorganic materials 0.000 description 1
- 238000009616 inductively coupled plasma Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明涉及一种半导体结构及其制备方法，半导体结构包括：支撑基板，第一面走线层，位于支撑基板上方，第一面走线层具有第一厚度；介质层，位于第一面走线层远离支撑基板的一侧；半导体器件，位于第一面走线层与介质层之间，半导体器件连接第一面走线层；第二面走线层，位于介质层远离第一面走线层的一侧，第二面走线层具有第二厚度，且第一厚度与第二厚度不同；互连柱，贯穿介质层且连接第一面走线层和第二面走线层。本发明的半导体结构及其制备方法中，通过将第一面走线层和第二面走线层分别设置于介质层的两侧，并且使用互连柱连接第一面走线层和第二面走线层，以此达到简化制备走线层的目的。
Description
技术领域
本申请涉及集成电路技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
在绝缘衬底上的硅(Silicon-On-Insulator，SOI)器件结构中，通常需要制备多层走线层，而且多层走线层之间还需要接触结构进行互连。这导致越靠近顶层的走线层的制备难度越大。
发明内容
基于此，有必要针对相关技术中的多层走线层制备难度较大的问题提供一种半导体结构及其制备方法。
为了实现上述目的，一方面，本发明提供了一种半导体结构，包括：
支撑基板，
第一面走线层，位于所述支撑基板上方，所述第一面走线层具有第一厚度；
介质层，位于所述第一面走线层远离所述支撑基板的一侧；
半导体器件，位于所述第一面走线层与所述介质层之间，所述半导体器件连接所述第一面走线层；
第二面走线层，位于所述介质层远离所述第一面走线层的一侧，所述第二面走线层具有第二厚度，且所述第一厚度与所述第二厚度不同；
互连柱，贯穿所述介质层且连接所述第一面走线层和所述第二面走线层。
在其中一个实施例中，所述第一厚度的数值小于所述第二厚度的数值；
所述半导体结构包括：
接入结构，位于所述第二面走线层远离所述支撑基板的一侧，且电连接所述第二面走线层；
接出结构，电连接所述第一面走线层。
在其中一个实施例中，所述半导体结构包括：
第一钝化层，覆盖所述第二面走线层；
连接结构，贯穿所述第一钝化层且延伸至所述第二面走线层，所述接入结构位于所述连接结构顶部。
在其中一个实施例中，所述第二面走线层包括背栅；
所述半导体器件包括晶体管器件，所述第一面走线层连接所述晶体管器件的栅极，所述背栅与所述晶体管器件的沟道区相对设置。
在其中一个实施例中，所述半导体结构还包括：
接触插塞，连接所述半导体器件的栅极与所述第一面走线层；
第二钝化层，覆盖所述半导体器件、所述接触插塞以及所述第一面走线层；
塑封层，位于所述支撑基板与所述第二钝化层之间。
本发明还提供了一种半导体结构的制备方法，包括如下步骤：
提供基底，所述基底包括衬底以及位于所述衬底上的介质层；
于所述介质层上形成半导体层；
基于所述半导体层，形成半导体器件；
于所述半导体器件上方形成互连柱与第一面走线层，
所述互连柱电连接所述第一面走线层，所述互连柱贯穿所述介质层并延伸至所述衬底，所述第一面走线层连接所述半导体器件，且所述第一面走线层具有第一厚度；
于所述互连柱与所述第一面走线层上方键合支撑基板，并去除所述衬底；
将所述支撑基板翻转至底部，并于所述基底去除所述衬底的一侧形成第二面走线层，所述第二面走线层电连接所述互连柱，所述第二面走线层具有第二厚度，且所述第一厚度与所述第二厚度不同。
在其中一个实施例中，所述第一厚度的数值小于所述第二厚度的数值；
于所述第一钝化材料层内形成延伸至第二面走线层的连接孔，剩余所述第一钝化材料层形成第一钝化层；
于所述连接孔内填充导电材料，形成连接结构；
于所述连接结构顶部形成接入结构。
在其中一个实施例中，所述半导体器件包括晶体管器件，所述第一面走线层连接所述晶体管器件的栅极；
所述将所述支撑基板翻转至底部，并于所述基底去除所述衬底的一侧形成第二面走线层，包括：
于去除所述衬底后暴露出的所述介质层上方形成图形化光刻胶层；
基于图形化光刻胶层刻蚀所述介质层，于所述介质层内形成凹槽，所述凹槽与所述晶体管器件的沟道区相对应；
填充凹槽形成背栅。
在其中一个实施例中，所述于所述半导体器件上方形成互连柱与第一面走线层，包括：
形成覆盖所述半导体器件的第二钝化材料层；
刻蚀所述第二钝化材料层，形成互连孔与接触孔，剩余的第二钝化材料层构成第二钝化层，所述互连孔自所述第二钝化层上表面延伸至所述衬底，所述接触孔自所述第二钝化层上表面延伸至所述半导体器件；
填充所述互连孔与所述接触孔，分别形成互连柱与接触插塞；
于所述互连柱和所述接触插塞上方形成所述第一面走线层。
在一个实施例中，所述于所述互连柱与所述第一面走线层上方键合支撑基板，并去除所述衬底，包括：
于所述第二钝化层上形成塑封层；
键合所述塑封层与所述支撑基板，并去除所述衬底。
本发明的半导体结构及其制备方法中，通过将第一面走线层和第二面走线层分别设置于介质层的两侧，使用互连柱连接第一面走线层和第二面走线层，同时，第一面走线层具有第一厚度，第二面走线层具有第二厚度，且第一厚度与第二厚度不同，不仅达到简化制备走线层的目的，而且，厚度不同的走线层分别位于半导体器件的两侧，降低了晶圆翘曲的可能性。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的半导体结构的制备方法的流程图；
图2a至图2n为一实施例中提供的半导体结构制备中获得的中间结构示意图；
图3a至图3b为一实施例中提供的基底示意图；
图4为一实施例中提供的相关技术中半导体结构的示意图；
图5a至图5c为一实施例中提供的相关技术中栅极连接方式的俯视示意图；
图6为另一实施例中提供的半导体结构的示意图；
图7为一实施例中提供的半导体结构的俯视示意图。
附图标记说明：基底-10；衬底-11；介质层-12；走线槽-121；半导体层-13电荷捕获层-14；半导体器件-20；栅极结构-21；正栅-211；侧墙-212；互连柱-30；互连孔-31；接触孔-32；接触插塞-33；第一面走线层-40；支撑基板-50；第二面走线层-60；背栅-611；浅沟槽隔离结构-70；第一钝化层-80；第一钝化材料层-800；第二钝化层-81；第二钝化材料层-810；第三钝化层-82；塑封层-83；连接结构-90；焊球-91；粘附层-92；第一图形化光刻胶层-100；第二图形化光刻胶层-120；第二开口-121；第三图形化光刻胶层130；第三开口131。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的示意实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
在一个实施例中，请参阅图1，本发明提供一种半导体结构的制备方法，同时，图2a至2n为半导体结构的制备方法获得中间结果的示意图。半导体结构的制备方法包括如下步骤：
步骤S100：提供基底10，基底10包括衬底11以及位于衬底11上的介质层12。
步骤S200：于介质层12上形成半导体层13。
步骤S300：基于半导体层13，形成半导体器件20。
步骤S400：于介质层12上形成互连柱30与第一面走线层40，互连柱30电连接第一面走线层40，互连柱30贯穿互连柱30延伸至衬底11，第一面走线层40连接半导体器件20，且第一面走线层40具有第一厚度。
步骤S500：于互连柱30与第一面走线层40上方键合支撑基板50，并去除衬底11。
步骤S600：将支撑基板50翻转至底部，并于基底10去除衬底11的一侧形成第二面走线层60，第二面走线层60电连接互连柱30，第二面走线层60具有第二厚度，且第一厚度与第二厚度不同。
在步骤S100中，请参阅图2a，图3a以及图3b，衬底11可以采用半导体材料、绝缘材料、导体材料或者它们的任意组合构成。衬底11可以为单层结构，也可以为多层结构。作为示例，衬底11可以包括硅衬底、硅锗衬底、硅锗碳衬底、碳化硅衬底、砷化镓衬底、砷化铟衬底、磷化铟衬底或其它的III/V半导体衬底或II/VI半导体衬底等。
介质层12位于衬底11之上。介质层12可以隔离衬底11和基底10上制备的器件。
当然，请参阅图3b，介质层12与衬底11之间也可以包括电荷捕获层14或者缺陷层。例如，电荷捕获层14的材料可以包括多晶硅。
在步骤S200中，可以在介质层12上沉积形成半导体层13。
半导体层13的材料可以包括硅或者硅锗等材料。半导体层13用于在后续的步骤中制备半导体器件20。
在步骤S300中，可以先刻蚀半导体层13，形成间隔设置的浅沟槽隔离结构70。浅沟槽隔离结构70可以于半导体层13内隔离出若干个间隔排布的有源区。
请参阅图2a，当半导体器件20包括晶体管器件时，可以在相邻的浅沟槽隔离结构70之间的半导体层13上方形成栅极结构21。作为示例，栅极结构21可以包括正栅211、栅极介质层和侧墙212。栅极介质层位于正栅211与半导体层13之间，侧墙212位于正栅211两侧。
然后，基于栅极结构21掺杂半导体层13，形成半导体器件20的源极与漏极。作为示例，可以采用离子输入的方式掺杂半导体层13。
在使用P型半导体层时，可以通过注入N型离子以形成源区。与之对应的，在使用N型半导体层时，可以通过注入P型离子以形成源区。有源区可以为P型有源区，也可以为N型有源区。P型有源区可以形成NMOS器件，N型有源区可以形成PMOS器件。P型杂质离子可以包括但不限于硼离子、镓离子或铟离子等等中的任意一种或几种。同样的，N型杂质离子可以包括但不限于磷)离子、砷离子或锑离子一种或几种。
在步骤S400中，请参阅图2h，互连柱30延伸至衬底11，贯穿半导体层13与介质层12。第一面走线层40连接半导体器件20与互连柱30。
互连柱30与第一面走线层40的材料均为导电材料。例如，导电材料可以包括钴、镍、钛、钨、铜及铝等金属材料。
第一面走线层40具有第一厚度。作为示例，第一厚度可以为第一面走线层40的横截面积或者纵截面积。例如，第一厚度可以为
在步骤S500中，请参阅图2i，支撑基板50可以是临时基板。支撑基板50具有平整的表面，可以为后续制备的第二面走线层60等结构提供稳定的支撑。
请参阅图2j，去除衬底11可以采用化学机械研磨的方式，也可以采用先刻蚀再研磨的方式。去除衬底11后，暴露介质层12。
在步骤S600中，请参阅图2l，将支撑基板50翻转至底部后，介质层12为基底10去除衬底11的一侧。此时，在介质层12表面形成第二面走线层60。
由于互连柱30延伸至衬底11，且贯穿半导体层13与介质层12，将支撑基板50翻转至底部后，介质层12暴露出互连柱30。
此时，第二面走线层60可以连接互连柱30。在第一面走线层40与第二面走线层60中任一具有电压的情况下，互连柱30可以使得另一面走线层也具有相同的电压。
第二面走线层60具有第二厚度，且第一厚度与第二厚度不同。作为示例，第二厚度可以为第二面走线层60的横截面积或者纵截面积。例如，第一厚度可以为同时，第二厚度可以为/>
相关技术中，通常在半导体器件20同一侧形成多层走线。制备上层走线时需要连接下层走线，这增加了制备上层走线的难度。随着半导体设备的集成度增高，半导体器件20上走线的层数也随之增加，这更加剧了制备顶层走线层难度。
本实施例中，通过在半导体器件20两侧分别制备第一面走线层40与第二面走线层60，并使用互连柱30连接第一面走线层40与第二面走线层60，减少了每一面走线层的层数，降低了每一面走线层的制备难度。通过设置互连柱30，可以在半导体结构的任一一侧的走线层电连接其他器件，另一侧走线层获得相应的电信号。
此外，在互连柱30与第一面走线层40上方键合支撑基板50后，由于支撑基板50具有平整的表面，可以为后续制备的第二面走线层60等结构提供稳定的支撑。
同时，半导体结构工作时，第一面走线层40与第二面走线层60中其一者流入电流，另一者流出电流。而且，由于电流流经各走线层以及半导体器件20时会出现损耗，这导致电路后段的电流会小于电路前段的电流。为了使得后段电路的电流值依然能够满足正常工作的需求，通常会增加电路流入端的电流(或者，增加电路流入端的电压)。这导致电路流入端通常需要承载较大的电流(或者，电路流入端需要承载较大的电压)。
本实施例中，设置第一面走线层40具有第一厚度，第二面走线层60具有第二厚度，且第一厚度与第二厚度不同。可以理解，此时，半导体器件20两侧的两个走线层的厚度不同，厚度不同的两个走线层可以承载的最大电流值不同。较厚的走线层可以承载较大的电流值，较薄的走线层可以承载较小的电流值。本实施例中设置厚度不同的走线层，使得厚度较厚的走线层可以承载较大的电流，延长了半导体结构的使用寿命。
如前述，相关技术中，通常在半导体器件20同一侧形成多层走线。发明人在多次研究中发现，当在半导体器件20同一侧形成多层厚度不同的走线层时，厚度不同的走线层的膨胀系数不同。在一些工艺过程中(例如，加热膜层时)，膨胀系数不同的走线层膨胀程度不同，这会造成晶圆内部具有较大的应力，导致晶圆发生翘曲现象，晶圆表面不平整，难以进行后续工艺。
本实施例中，设置不同厚度的走线层分别位于半导体器件20两侧，使得半导体器件20一侧的走线层的厚度一致。在一些工艺过程中(例如，加热膜层时)，厚度一致的走线层的膨胀系数相同，降低了较大应力差出现的可能性，减少了晶圆发生翘曲现象的概率，进而提高了晶圆表面的平整程度，便于晶圆上进行后续步骤。
在一个实施例中，请参阅图2k至图2m，半导体器件20包括晶体管器件，第一面走线层40连接晶体管器件的栅极。此时，步骤S500包括：
步骤S510：于去除衬底11后暴露出的介质层12上方形成图形化光刻胶层。
步骤S520：基于图形化光刻胶层刻蚀介质层12，于介质层12内形成凹槽121，凹槽121与晶体管器件的沟道区相对应。
步骤S530：填充凹槽121形成背栅611。
在步骤S510中，请参阅图2k，图形化光刻胶层可以包括第一图形化光刻胶层100。第一图形化光刻胶层100具有多个第一开口。
在步骤S520中，基于第一图形化光刻胶层100刻蚀介质层12时，多个第一开口下方形成多个走线槽。其中，一个走线槽的底部可以暴露互连柱30，一个走线槽的底部可以接近半导体器件20，此时，该走线槽作为凹槽121。例如，可以使用干法刻蚀的方法形成多个走线槽。干法刻蚀可以至少包括反应离子刻蚀、感应耦合等离子体刻蚀或高浓度等离子体刻蚀中的任意一种。
在步骤S530中，请参阅图2l，可以使用导电材料填充凹槽121，形成背栅611。同时，使用导电材料填充其他走线槽，形成第一面走线层40。
当半导体器件20包括晶体管器件时，晶体管器件的栅极与背栅611位于沟道区两侧，可以共同控制晶体管器件的导通与断开。此时，晶体管器件可以为双栅晶体管。
相关技术中，SOI器件受到浮体效应的影响，使得栅极对体区电势的控制能力降低，这增加了SOI器件的功耗。请参阅图3和图3b，在SOI器件结构上，由于有源区被浅沟槽隔离结构70和介质层12物理上完全隔离，导致传统体硅半导体(Bulk CMOS)工艺中的体区接出方案不再适用。
图4为相关技术中SOI器件的示意图，图5a至图5c展示在SOI工艺中常用T-type/H-type/L-type几种体区接出方案，但是由体区本身厚度较薄，并且参杂浓度较低电阻相对较大，所以在实际器件工作中仍然存在部分浮体效应。这影响了体区的电势控制。
本实施例中，请参阅图2n、图6和图7，当第一面走线层40与第二面走线层60中任一具有电压时，互连柱30可以使得两个栅极等电位，从而使得正栅211与背栅611可以共同控制晶体管器件，增强了栅极对体区电势的控制能力，减少了浮体效应的影响。
作为示例，当晶体管器件为NMOS器件，导通NMOS器件时，正栅211具有正电压，正栅211与背栅611等电位，由于背栅的控制作用，器件的阈值电压降低，导通电流显著增大，提高工作速度。
而断开NMOS器件时，正栅211具有负电压，正栅211与背栅611等电位，由于背栅611的控制作用，器件的阈值电压显著升高，漏电流降低，器件耐压能力显著提升。
作为示例，刻蚀介质层12时，可以控制接近半导体器件20的凹槽121的深度，使得凹槽121的底部与半导体器件20的距离为预设距离。例如，预设距离为6nm-10nm。如此使得后续形成的背栅611与沟道区的距离为也为预设距离。此时，背栅611与沟道区之间的介质层12为背栅611的栅极介质层。
由于SOI器件中设有介质层12，在制备背栅611时，通过控制凹槽121的深度，使得后续形成的背栅611与沟道区之间的介质层12直接作为背栅611的栅极介质层，而无需制备栅极介质层，简化双栅晶体管的制备工艺。
当然，请参阅图2m，第二面走线层60也可以包括多层走线层。图中示意性展示第二面走线层60包括两层走线层。
在一个实施例中，第一厚度的数值小于第二厚度的数值。此时，步骤S500之后，包括：
步骤S600：形成覆盖第二面走线层60的第一钝化材料层800；
步骤S610：于第一钝化材料层800内形成延伸至第二面走线层60的连接孔，剩余第一钝化材料层800形成第一钝化层80。
步骤S620：于连接孔内填充导电材料，形成连接结构90。
步骤S630：于连接结构90顶部形成接入结构。
在步骤S600中，请参阅图2m，第二面走线层60可以包括多层走线层，第一钝化材料层800可以覆盖顶层第二面走线层60上。
第一钝化材料层800可以采用绝缘材料制备。绝缘材料包括但不仅限于氧化硅、氮化硅或氮氧化硅等。
第一钝化材料层800可以采用沉积工艺形成。例如，沉积工艺可以包括但不限于化学气相沉积工艺、原子层沉积工艺、高密度等离子沉积工艺、等离子体增强沉积工艺及旋涂介质层等工艺中的一种或多种。
在步骤S610中，可以刻蚀第一钝化材料层800形成连接孔。作为示例，可以采用干法或者湿法刻蚀形成连接孔。
在步骤S620中，请参阅图2n，在连接孔内填充铜、钨等导电材料，形成连接结构90。连接结构90可以与外部器件或者电路连接，为第二面走线层60提供电压。
在步骤S630中，请参阅图2n，接入结构可以为焊球91。焊球91的材料可以包括铝或者锡等金属。作为示例，当连接结构90的材料为铜，焊球91的材料为铝时，可以在连接结构90与焊球91之间设置粘附层92。粘附层92可以更好地黏贴连接结构90与焊球91。
可以理解，当接入结构具有电压时，接入结构通过连接结构90电连接第二面走线层60。
本实施例中，第一厚度的数值小于第二厚度的数值，且设置第二面走线层60电连接接入结构，此时，电流自接入结构流入。如前述，流入的电流较大，厚度较厚的第二面走线层60可以更加轻松地承载较大的电流。
当然，同时，还需设置与第一面走线层40电连接的接出结构。电流自接出结构流出半导体结构。此时，电流自接入结构流入第二面走线层60，流经半导体器件20后，进入第一面走线层40，再自接出结构流出。
设置接出结构的方法与设置接入结构的方法类似。作为示例，可以在第一钝化材料层800内形成延伸至第一面走线层40的连接孔，填充该连接孔形成接出结构。此时，接出结构与接入结构位于半导体结构的同一侧。
在另一个示例中，可以在半导体结构靠近第一面走线层40的一侧设置接出结构。此时，接出结构与接入结构位于半导体结构的相对的两侧。
在一个实施例中，步骤S300包括：
步骤S310：形成覆盖半导体器件20的第二钝化材料层810。
步骤S320：刻蚀第二钝化材料层810，形成互连孔31与接触孔32，剩余的第二钝化材料层810构成第二钝化层81，互连孔31自第二钝化层81上表面延伸至衬底11，接触孔32自第二钝化层81上表面延伸至半导体器件20。
步骤S330：填充互连孔31与接触孔32，分别形成互连柱30与接触插塞33。
步骤S340：于互连柱30和接触插塞33上方形成第一面走线层40。
在步骤S310中，请参阅图2a，第二钝化材料层810的形成可以采用与第一钝化材料层800类似的形成方式。第二钝化材料层810的材料可以与第一钝化材料层800的材料相同。
在步骤S320中，请参阅图2b，可以在第二钝化材料层810上形成图形化光刻胶层。例如，在第二钝化材料层810上形成第二图形化光刻胶层120。第二图形化光刻胶层120具有多个第二开口121。
基于多个第二开口121，刻蚀第二钝化材料层810，形成互连孔31与接触孔32。
本领域内的技术人员应当知道，互连孔31与接触孔32可以同时形成，也可以分步形成。例如，由于互连孔31的深度大于接触孔32的深度，因此，请参阅图2c至2f，可以先形成互连孔31，再使用第三图形化光刻胶层130填充互连孔31。第三图形化光刻胶层130具有第三开口131，基于第三开口131曝光以形成接触孔32。
当然，形成互连孔31与接触孔32后，需要去除光刻胶层。
在步骤S330中，请参阅图2g，使用导电材料填充互连孔31与接触孔32，分别形成互连柱30与接触插塞33。
在步骤S340中，请参阅图2h，在互连柱30和接触插塞33上方形成第一面走线层40，第一面走线层40连接互连柱30和接触插塞33。
当然，请参阅图2i，半导体器件20上方可以设有多层走线层，各走线层之间可以使用插塞连接，其形成过程与第一面走线层40的形成过程类似，在此不多做赘述。
在一个实施例中，步骤S400包括：
步骤S410：于第二钝化层81上形成塑封层83。
步骤S420：键合塑封层83与支撑基板50，并去除衬底11。
在步骤S410中，请参阅图2i，可以在第二钝化层81上方形成塑封层83，也可以在第二钝化层81上先形成第三钝化层82，再于第三钝化层82上形成塑封层83。此时，第三钝化层82的形成可以采用与第一钝化材料层800类似的形成方式。第三钝化层82的材料可以与第一钝化材料层800的材料相同。
塑封层83的材料可以包括干膜等。塑封层83覆盖第三钝化层82，保护其下结构。
在步骤S420中，请参阅图2j，键合塑封层83与支撑基板50后，可以使用研磨等方式去除衬底11。
应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
请继续参阅图2n，本发明还提供一种半导体结构，包括：支撑基板50、第一面走线层40、半导体层13、介质层12、半导体器件20、第二面走线层60以及互连柱30。
支撑基板50位于底部且具有平整的表面，为其上结构提供较稳定的支撑。
第一面走线层40位于支撑基板50上方，半导体层13位于第一面走线层40上方，介质层12位于半导体层13远离第一面走线层40的一侧。第一面走线层40具有第一厚度。
半导体器件20基于半导体层13形成，且半导体器件20位于第一面走线层40与介质层12之间。半导体器件20连接第一面走线层40。
第二面走线层60位于介质层12远离半导体器件20的一侧。互连柱30连接第一面走线层40和第二面走线层60。第二面走线层60具有第二厚度，而且，第一厚度与第二厚度不同。例如，第一厚度可以为同时，第二厚度可以为/>
当半导体器件20包括晶体管器件时，半导体结构也可以包括浅沟槽隔离结构70。浅沟槽隔离结构70间隔设置，且于半导体层13内隔离出若干个间隔排布的有源区。
互连柱30、第一面走线层40以及第二面走线层60的材料均为导电材料。例如，导电材料可以包括钴、镍、钛、钨、铜及铝等金属材料。互连柱30连接第一面走线层40以及第二面走线层60，在第一面走线层40与第二面走线层60中任一具有电压的情况下，互连柱30可以使得另一面走线层也具有相同的电压。
本实施例中，通过在半导体器件20两侧分别制备第一面走线层40与第二面走线层60，并使用互连柱30连接第一面走线层40与第二面走线层60，减少了每一面走线层的层数，降低了每一面走线层的制备难度。通过设置互连柱30，可以在半导体结构的任一一侧的走线层电连接其他器件，另一侧走线层获得相应的电信号。
本实施例中，设置第一面走线层40具有第一厚度，第二面走线层60具有第二厚度，且第一厚度与第二厚度不同。可以理解，此时，半导体器件20两侧的两个走线层的厚度不同，厚度不同的两个走线层可以承载的最大电流值不同。较厚的走线层可以承载较大的电流值，较薄的走线层可以承载较小的电流值。本实施例中设置厚度不同的走线层，使得厚度较厚的走线层可以承载较大的电流，延长了半导体结构的使用寿命。
本实施例中，设置不同厚度的走线层分别位于半导体器件20两侧，使得半导体器件20一侧的走线层的厚度一致。在一些工艺过程中(例如，加热膜层时)，厚度一致的走线层的膨胀系数相同，降低了较大应力差出现的可能性，减少了晶圆发生翘曲现象的概率，进而提高了晶圆表面的平整程度。
在一个实施例中，第二面走线层60包括背栅611，介质层12内具有凹槽121，背栅611位于凹槽121内。
当半导体器件20包括晶体管器件时，与晶体管器件的沟道区相对设置的背栅611可以为背栅611。此时，晶体管器件可以为双栅晶体管。
相关技术中，SOI器件受到浮体效应的影响，使得栅极对体区电势的控制能力降低，增加了SOI器件的功耗。
双栅晶体管通过正栅211与背栅611共同控制晶体管器件，增强了栅极对体区电势的控制能力，减少了浮体效应的影响。
在一个实施例中，第一厚度的数值小于第二厚度的数值。作为示例，此时，第一厚度可以为同时，第二厚度可以为/>
半导体结构还包括接入结构与接出结构。此时，接入结构位于第二面走线层60远离支撑基板50的一侧，且接入结构电连接第二面走线层60。接出结构电连接第一面走线层40。
本实施例中，电流自接入结构流入第二面走线层60，流经半导体器件20后，进入第一面走线层40，再自接出结构流出。如前述，由于流入的电流较大，厚度较厚的第二面走线层60可以更加轻松地承载较大的电流。
本实施例对接出结构的具体位置不做限制，即，接出结构可以与接入结构位于半导体结构的同一侧，接出结构与接入结构也可以位于半导体结构的相对的两侧。
在一个实施例中，半导体结构包括第一钝化层80、连接结构90与接入结构。
第一钝化层80覆盖第二面走线层60。
连接结构90贯穿第一钝化层80且延伸至第二面走线层60。连接结构90可以与外部器件或者电路连接，为第二面走线层60提供电压。当然，连接结构90也可以与第一面走线层40连接。
接入结构可以为焊球91。此时，焊球91位于连接结构90的顶部。焊球91的材料可以包括铝或者锡等金属。作为示例，当连接结构90的材料为铜，焊球91的材料为铝时，可以在连接结构90与焊球91之间设置粘附层92。粘附层92可以更好地黏贴连接结构90与焊球91。
在一个实施例中，半导体结构包括第二钝化层81、接触插塞33与塑封层83。
第二钝化层81位于第一面走线层40与介质层12之间，且覆盖半导体器件20。
接触插塞33贯穿第二钝化层81，且位于半导体器件20与第一面走线层40之间。
接触插塞33连接半导体器件20与第一面走线层40。当然，接触插塞33可以有多个，以连接多层走线层。
半导体结构还可以设置第三钝化层82。第三钝化层82可以位于第一面走线层40远离第二钝化层81的一侧。
塑封层83位于支撑基板50与第三钝化层82之间。塑封层83的材料可以包括干膜等。塑封层83覆盖第三钝化层82，保护其下结构。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种半导体结构，其特征在于，包括：
支撑基板，
第一面走线层，位于所述支撑基板上方，所述第一面走线层具有第一厚度；
介质层，位于所述第一面走线层远离所述支撑基板的一侧；
半导体器件，位于所述第一面走线层与所述介质层之间，所述半导体器件连接所述第一面走线层；
第二面走线层，位于所述介质层远离所述第一面走线层的一侧，所述第二面走线层具有第二厚度，且所述第一厚度与所述第二厚度不同；
互连柱，贯穿所述介质层且连接所述第一面走线层和所述第二面走线层。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一厚度的数值小于所述第二厚度的数值；
所述半导体结构包括：
接入结构，位于所述第二面走线层远离所述支撑基板的一侧，且电连接所述第二面走线层；
接出结构，电连接所述第一面走线层。
3.根据权利要求2所述的半导体结构，其特征在于，所述半导体结构包括：
第一钝化层，覆盖所述第二面走线层；
连接结构，贯穿所述第一钝化层且延伸至所述第二面走线层，所述接入结构位于所述连接结构顶部。
4.根据权利要求1所述的半导体结构，其特征在于，所述第二面走线层包括背栅；
所述半导体器件包括：
晶体管器件，所述第一面走线层连接所述晶体管器件的栅极，所述背栅与所述晶体管器件的沟道区相对设置。
5.根据权利要求4所述的半导体结构，其特征在于，所述半导体结构包括：
接触插塞，连接所述半导体器件的栅极与所述第一面走线层；
第二钝化层，覆盖所述半导体器件、所述接触插塞以及所述第一面走线层；
塑封层，位于所述支撑基板与所述第二钝化层之间。
6.一种半导体结构的制备方法，其特征在于，包括如下步骤：
提供基底，所述基底包括衬底以及位于所述衬底上的介质层；
于所述介质层上形成半导体层；
基于所述半导体层，形成半导体器件；
于所述介质层上形成互连柱与第一面走线层，所述互连柱电连接所述第一面走线层，所述互连柱贯穿所述介质层并延伸至所述衬底，所述第一面走线层连接所述半导体器件，且所述第一面走线层具有第一厚度；
于所述互连柱与所述第一面走线层上方键合支撑基板，并去除所述衬底；
将所述支撑基板翻转至底部，并于所述基底去除所述衬底的一侧形成第二面走线层，所述第二面走线层电连接所述互连柱，所述第二面走线层具有第二厚度，且所述第一厚度与所述第二厚度不同。
7.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述第一厚度的数值小于所述第二厚度的数值；
所述将所述支撑基板翻转至底部，并于所述基底去除所述衬底的一侧形成第二面走线层之后，包括：
形成覆盖所述第二面走线层的第一钝化材料层；
于所述第一钝化材料层内形成延伸至第二面走线层的连接孔，剩余所述第一钝化材料层形成第一钝化层；
于所述连接孔内填充导电材料，形成连接结构；
于所述连接结构顶部形成接入结构。
8.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述半导体器件包括晶体管器件，所述第一面走线层连接所述晶体管器件的栅极；
所述将所述支撑基板翻转至底部，并于所述基底去除所述衬底的一侧形成第二面走线层，包括：
于去除所述衬底后暴露出的所述介质层上方形成图形化光刻胶层；
基于图形化光刻胶层刻蚀所述介质层，于所述介质层内形成凹槽，所述凹槽与所述晶体管器件的沟道区相对应；
填充凹槽形成背栅。
9.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述于所述介质层上形成互连柱与第一面走线层，包括：
形成覆盖所述介质层的第二钝化材料层；
刻蚀所述第二钝化材料层，形成互连孔与接触孔，剩余的第二钝化材料层构成第二钝化层，所述互连孔自所述第二钝化层上表面延伸至所述衬底，所述接触孔自所述第二钝化层上表面延伸至所述半导体器件；
填充所述互连孔与所述接触孔，分别形成互连柱与接触插塞；
于所述互连柱和所述接触插塞上方形成所述第一面走线层。
10.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述于所述互连柱与所述第一面走线层上方键合支撑基板，并去除所述衬底，包括：
于所述第二钝化层上形成塑封层；
键合所述塑封层与所述支撑基板，并去除所述衬底。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311200806.0A CN117316920A (zh) | 2023-09-15 | 2023-09-15 | 半导体结构及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311200806.0A CN117316920A (zh) | 2023-09-15 | 2023-09-15 | 半导体结构及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117316920A true CN117316920A (zh) | 2023-12-29 |
Family
ID=89272957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311200806.0A Pending CN117316920A (zh) | 2023-09-15 | 2023-09-15 | 半导体结构及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117316920A (zh) |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070296002A1 (en) * | 2006-06-27 | 2007-12-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Backside contacts for MOS devices |
| CN103633013A (zh) * | 2012-08-21 | 2014-03-12 | 中芯国际集成电路制造(上海)有限公司 | 硅通孔封装结构的形成方法 |
| CN104609358A (zh) * | 2013-11-05 | 2015-05-13 | 中芯国际集成电路制造(上海)有限公司 | Mems器件及其形成方法 |
| CN105336779A (zh) * | 2014-08-05 | 2016-02-17 | 中芯国际集成电路制造(上海)有限公司 | Ldmos器件及其形成方法 |
| CN106170853A (zh) * | 2014-02-28 | 2016-11-30 | 勒丰德里有限公司 | 制造半导体器件的方法和半导体产品 |
| CN107039372A (zh) * | 2016-02-04 | 2017-08-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN107293513A (zh) * | 2016-04-11 | 2017-10-24 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法和电子装置 |
| CN113078133A (zh) * | 2021-06-03 | 2021-07-06 | 浙江集迈科微电子有限公司 | 多层布线转接板及其制备方法 |
| CN114256357A (zh) * | 2020-09-21 | 2022-03-29 | 法国原子能及替代能源委员会 | 具有双功能布线的芯片和相关的制造方法 |
-
2023
- 2023-09-15 CN CN202311200806.0A patent/CN117316920A/zh active Pending
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070296002A1 (en) * | 2006-06-27 | 2007-12-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Backside contacts for MOS devices |
| CN103633013A (zh) * | 2012-08-21 | 2014-03-12 | 中芯国际集成电路制造(上海)有限公司 | 硅通孔封装结构的形成方法 |
| CN104609358A (zh) * | 2013-11-05 | 2015-05-13 | 中芯国际集成电路制造(上海)有限公司 | Mems器件及其形成方法 |
| CN106170853A (zh) * | 2014-02-28 | 2016-11-30 | 勒丰德里有限公司 | 制造半导体器件的方法和半导体产品 |
| CN105336779A (zh) * | 2014-08-05 | 2016-02-17 | 中芯国际集成电路制造(上海)有限公司 | Ldmos器件及其形成方法 |
| CN107039372A (zh) * | 2016-02-04 | 2017-08-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN107293513A (zh) * | 2016-04-11 | 2017-10-24 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法和电子装置 |
| CN114256357A (zh) * | 2020-09-21 | 2022-03-29 | 法国原子能及替代能源委员会 | 具有双功能布线的芯片和相关的制造方法 |
| CN113078133A (zh) * | 2021-06-03 | 2021-07-06 | 浙江集迈科微电子有限公司 | 多层布线转接板及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110574162B (zh) | 三维存储器器件及其制造方法 | |
| CN114551463A (zh) | 用于三维存储器件的贯穿阵列触点（tac） | |
| TWI390665B (zh) | 雙淺溝槽隔離半導體裝置及其製造方法 | |
| US8669601B2 (en) | Method for producing semiconductor device and semiconductor device having pillar-shaped semiconductor | |
| KR101350577B1 (ko) | 반도체 장치의 제조 방법 및 반도체 장치 | |
| US20050205935A1 (en) | Manufacturing method for SOI semiconductor device, and SOI semiconductor device | |
| WO2006046442A1 (ja) | 半導体装置及びその製造方法 | |
| CN110088889B (zh) | 用于形成三维综合布线结构和其半导体结构的方法 | |
| CN111279480B (zh) | 三维存储器件及用于形成三维存储器件的方法 | |
| CN112272868B (zh) | 具有用于阶梯区域的支持结构的三维存储器件 | |
| CN111316442B (zh) | 三维存储器件及用于形成三维存储器件的方法 | |
| KR20210133850A (ko) | 반도체 디바이스 및 방법 | |
| JP4940533B2 (ja) | 半導体集積回路装置の製造方法 | |
| CN111540748B (zh) | 三维存储器结构及其制备方法 | |
| JP2013074288A (ja) | 半導体装置 | |
| CN111223932B (zh) | 一种半导体器件及其形成方法 | |
| TWI782473B (zh) | 半導體元件及其製造方法 | |
| CN117316920A (zh) | 半导体结构及其制备方法 | |
| US8329519B2 (en) | Methods for fabricating a semiconductor device having decreased contact resistance | |
| JP2010123721A (ja) | 半導体装置 | |
| US6933196B2 (en) | Isolation structure and method for semiconductor device | |
| CN111788686B (zh) | 三维存储器件及用于形成其的方法 | |
| JP2008140805A (ja) | 半導体装置 | |
| JP2006228950A (ja) | 半導体装置およびその製造方法 | |
| CN112750824A (zh) | 半导体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |