CN117294412A - 基于单比特位移的多通道串转并自动对齐电路及方法 - Google Patents
基于单比特位移的多通道串转并自动对齐电路及方法 Download PDFInfo
- Publication number
- CN117294412A CN117294412A CN202311576759.XA CN202311576759A CN117294412A CN 117294412 A CN117294412 A CN 117294412A CN 202311576759 A CN202311576759 A CN 202311576759A CN 117294412 A CN117294412 A CN 117294412A
- Authority
- CN
- China
- Prior art keywords
- data
- parallel data
- parallel
- shift
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 24
- 238000006073 displacement reaction Methods 0.000 title claims abstract description 13
- 230000001360 synchronised effect Effects 0.000 claims description 8
- 238000013500 data storage Methods 0.000 claims description 6
- 230000005540 biological transmission Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 10
- 230000000630 rising effect Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
Abstract
本发明公开了基于单比特位移的多通道串转并自动对齐电路及方法，包括：将由串行数据转换得来的一个位宽为个字节的并行数据经N级延时处理获得在时钟周期上连续的（N+1）个并行数据；按照时钟周期的先后将（N+1）个并行数据拼接成一组连续的第一并行数据；从第一并行数据中截取出段与并行数据字节数量相等,且比特位起点均不同的并行数据单元；从段并行数据单元中获取与预设模式数据相匹配的并行数据单元；输出并行数据单元。提高了数据传输的稳定性，从而提高了整体的数据传输效率。
Description
技术领域
本发明涉及数据传输技术领域，尤其涉及基于单比特位移的多通道串转并自动对齐电路及方法。
背景技术
高速数据传输接收端对数据进行解码时通常将模拟串行数据转换成数字并行数据，在解码并将数据向后端处理电路传输时通常会遇到两个问题：（1）数据通道（Lane）在串行转换并行结束进入数字逻辑时，多比特（bit）的时间偏离（Timing Skew）超出阈值，导致解码后多比特数据值不稳定。如图1所示，Lane1 并行时钟和数据相对于Lane0延时了3/4个时钟周期（T），Lane2 并行时钟和数据相对于Lane1超前了1/2个时钟周期。（2）数据通道解码串行转并行数据打包时出现左移或者右移的误差，导致解码后多比特数据值不稳定。如图2所示，终端解码数据打包时，相对于源端每个包都向左偏移了3个比特。
发明内容
为解决背景技术中存在的技术问题，本发明提出基于单比特位移的多通道串转并自动对齐电路及方法。
本发明提出的一种并行数据对齐方法，包括：
将由串行数据转换得来的一个位宽为个字节的并行数据经N级延时处理获得在时钟周期上连续的（N+1）个并行数据；
按照时钟周期的先后将（N+1）个并行数据拼接成一组连续的第一并行数据；
从第一并行数据中截取出段与并行数据字节数量相等,且比特位起点均不同的并行数据单元；
从段并行数据单元中获取与预设模式数据相匹配的并行数据单元；
输出并行数据单元。
优选地，“从段并行数据单元中获取与预设模式数据相匹配的并行数据单元”具体为：
按照比特位起点顺序对多段并行数据单元进行逐一的连续编号以使所有并行数据单元均具有唯一的数据编号；
将多个并行数据单元中的一个并行数据单元作为链路数据输出；
将链路数据与预设模式数据相匹配，得到链路数据与预设模式数据之间的比特偏移量；
获取与比特偏移量数值相等的数据编号对应的并行数据单元。
一种并行数据对齐用数据移位模块，包括：
延时处理单元，用于将由串行数据转换得来的一个位宽为个字节的并行数据经N级延时处理获得在时钟周期上连续的（N+1）个并行数据；
数据拼接单元，用于按照时钟周期的先后将（N+1）个并行数据拼接成一组连续的第一并行数据；
数据移位单元，用于从第一并行数据中截取出段与并行数据字节数量相等,且比特位起点均不同的并行数据单元；
数据输出单元，用于从段并行数据单元中获取与预设模式数据相匹配的并行数据单元，并输出该并行数据单元。
优选地，所述数据移位单元包括：
移位处理单元，用于按照比特位起点顺序对多段并行数据单元进行逐一的连续编号以使所有并行数据单元均具有唯一的数据编号；
移位匹配单元，用于将多个并行数据单元中的一个并行数据单元作为链路数据输出来与预设模式数据相匹配，得到链路数据与预设模式数据之间的比特偏移量；
移位输出单元，用于获取与比特偏移量数值相等的数据编号对应的并行数据单元。
基于单比特位移的高速多通道串转并自动对齐电路，包括：
同步逻辑模块，用于接收并缓存串行数据流转换的多组并行数据，并共用一个链路时钟将多组并行数据同步输出；所述多组并行数据对应多个链路时钟；
数据移位模块，用于并行数据移位对齐，并输出处理得到的并行数据单元；
匹配校对模块，用于接收数据移位模块输出的链路数据并将链路数据与预设模式数据相匹配，得到链路数据与预设模式数据的比特偏移量，根据比特偏移量生成相应的比特位移脉冲信号并反馈至数据移位模块。
优选地，所述同步逻辑模块包括：
数据存储单元，用于接收串行数据流转换得到的多组并行数据，并将多组并行数据一一对应存储至多个缓存队列中；一组并行数据对应一个链路时钟以及一个缓存队列；
时钟统一单元，用于从多个链路时钟中任选一组链路时钟作为第一链路时钟，并将第一链路时钟作为多个缓存队列、数据移位模块、匹配校对模块的触发时钟；
数据存储单元，还用于根据第一链路时钟同步读取多个缓存队列中存储的并行数据。
优选地，所述数据移位模块包括：
延时处理单元，用于将由串行数据转换得来的一个位宽为个字节的并行数据经N级延时处理获得在时钟周期上连续的（N+1）个并行数据；
数据拼接单元，用于按照时钟周期的先后将（N+1）个并行数据拼接成一组连续的第一并行数据；
数据移位单元，用于从第一并行数据中截取出段与并行数据字节数量相等,且比特位起点均不同的并行数据单元；
数据输出单元，用于从段并行数据单元中获取与预设模式数据相匹配的并行数据单元，并输出该并行数据单元。
优选地，所述数据移位单元包括：
移位处理单元，用于按照比特位起点顺序对多段并行数据单元进行逐一的连续编号以使所有并行数据单元均具有唯一的数据编号；
移位匹配单元，用于将多个并行数据单元中的一个并行数据单元作为链路数据输出与预设模式数据相匹配，得到链路数据与预设模式数据之间的比特偏移量；
移位输出单元，用于获取与比特偏移量数值相等的数据编号对应的并行数据单元。
优选地，所述匹配校对模块包括：
匹配校对单元，用于根据模型发送检查技术（Pattern Transmit and Check），将链路数据与预设模式数据相匹配，得到链路数据与预设模式数据的比特偏移量；
反馈信号生成单元，用于根据比特偏移量生成相应的比特位移脉冲信号并反馈至数据移位模块。
本发明中，所提出的基于单比特位移的多通道串转并自动对齐电路及方法， 数据Lane在串行转换并行结束进入数字逻辑时，多比特的时间偏离超出阈值，导致解码后多比特数据值不稳定。数据经过同步逻辑中FIFO解决了时间偏离的误差。数据Lane解码串行转并行数据打包时出现左移或者右移的误差，导致解码后多比特数据值不稳定。数据经过数据移位中的移位逻辑电路解决了串转并左移或者右移的误差。提高了数据传输的稳定性，从而提高了整体的数据传输效率。
附图说明
图1为高速串行数据转换成数字并行数据时时间偏离导致多比特数据值不稳定的示意图；
图2为高速串行数据转换成数字并行数据时串行数据解码比特误差导致多比特数据值不稳定的示意图；
图3为本发明提出的基于单比特位移的多通道串转并自动对齐电路及方法的模拟串并接收器输出可自动对齐比特的电路示意图；
图4为本发明提出的基于单比特位移的多通道串转并自动对齐电路及方法的同步后的同步数据（Sync Data）示意图；
图5为本发明提出的基于单比特位移的多通道串转并自动对齐电路的数据移位（Data Shift）模块示意图；
图6为本发明提出的基于单比特位移的多通道串转并自动对齐电路的移位子模块示意图；
图7为本发明提出的基于单比特位移的多通道串转并自动对齐电路及方法的数据经过数据移位（Data Shift）校准误差示意图；
图8为本发明提出的基于单比特位移的多通道串转并自动对齐电路及方法的BitMatch Check（比特匹配校对）逻辑示意图；
图9为本发明提出的一种并行数据对齐方法的工作流程结构示意图；
图10为本发明提出的一种并行数据对齐模块的架构示意图。
具体实施方式
参照图9，本发明提出的一种并行数据对齐方法，包括：
将由串行数据转换得来的一个位宽为个字节的并行数据经N级延时处理获得在时钟周期上连续的（N+1）个并行数据。
按照时钟周期的先后将（N+1）个并行数据拼接成一组连续的第一并行数据。
从第一并行数据中截取出段与并行数据字节数量相等,且比特位起点均不同的并行数据单元。
从段并行数据单元中获取与预设模式数据相匹配的并行数据单元。
具体地，按照比特位起点顺序对多段并行数据单元进行逐一的连续编号以使所有并行数据单元均具有唯一的数据编号；
将多个并行数据单元中的一个并行数据单元作为链路数据输出；
将链路数据与预设模式数据相匹配，得到链路数据与预设模式数据之间的比特偏移量；
获取与比特偏移量数值相等的数据编号对应的并行数据单元。
输出并行数据单元。
参照图10，本发明提出的一种并行数据对齐用数据移位模块，包括：
延时处理单元，用于将由串行数据转换得来的一个位宽为个字节的并行数据经N级延时处理获得在时钟周期上连续的（N+1）个并行数据；
数据拼接单元，用于按照时钟周期的先后将（N+1）个并行数据拼接成一组连续的第一并行数据；
数据移位单元，用于从第一并行数据中截取出段与并行数据字节数量相等,且比特位起点均不同的并行数据单元。
数据移位单元包括：
移位处理单元，用于按照比特位起点顺序对多段并行数据单元进行逐一的连续编号以使所有并行数据单元均具有唯一的数据编号；
移位匹配单元，用于将多个并行数据单元中的一个并行数据单元作为链路数据输出来与预设模式数据相匹配，得到链路数据与预设模式数据之间的比特偏移量；
移位输出单元，用于获取与比特偏移量数值相等的数据编号对应的并行数据单元。
数据输出单元，用于从段并行数据单元中获取与预设模式数据相匹配的并行数据单元，并输出该并行数据单元。
参照图1-10，本发明提出的基于单比特位移的高速多通道串转并自动对齐电路，包括：
同步逻辑模块，用于接收并缓存串行数据流转换的多组并行数据，并共用一个链路时钟将多组并行数据同步输出；多组并行数据对应多个链路时钟；
数据移位模块，用于并行数据移位对齐，并输出处理得到的并行数据单元；
匹配校对模块，用于接收数据移位模块输出的链路数据并将链路数据与预设模式数据相匹配，得到链路数据与预设模式数据的比特偏移量，根据比特偏移量生成相应的比特位移脉冲信号并反馈至数据移位模块。
同步逻辑模块包括：
数据存储单元，用于接收串行数据流转换得到的多组并行数据，并将多组并行数据一一对应存储至多个缓存队列中；一组并行数据对应一个链路时钟以及一个缓存队列；
时钟统一单元，用于从多个链路时钟中任选一组链路时钟作为第一链路时钟，并将第一链路时钟作为多个缓存队列、数据移位模块、匹配校对模块的触发时钟；
数据存储单元，还用于根据第一链路时钟同步读取多个缓存队列中存储的并行数据。
数据移位模块包括：
延时处理单元，用于将由串行数据转换得来的一个位宽为字节的并行数据经N级延时处理获得在时钟周期上连续的（N+1）个并行数据；
数据拼接单元，用于按照时钟周期的先后将（N+1）个并行数据拼接成一组连续的第一并行数据；
数据移位单元，用于从第一并行数据中截取出段与并行数据字节数量相等,且比特位起点均不同的并行数据单元；
数据输出单元，用于从段并行数据单元中获取与预设模式数据相匹配的并行数据单元，并输出该并行数据单元。
数据移位单元包括：
移位处理单元，用于按照比特位起点顺序对多段并行数据单元进行逐一的连续编号以使所有并行数据单元均具有唯一的数据编号；
移位匹配单元，用于将多个并行数据单元中的一个并行数据单元作为链路数据输出与预设模式数据相匹配，得到链路数据与预设模式数据之间的比特偏移量；
移位输出单元，用于获取与比特偏移量数值相等的数据编号对应的并行数据单元。
匹配校对模块包括：
匹配校对单元，用于根据模型发送检查技术（Pattern Transmit and Check），将链路数据与预设模式数据相匹配，得到链路数据与预设模式数据的比特偏移量；
反馈信号生成单元，用于根据比特偏移量生成相应的比特位移脉冲信号并反馈至数据移位模块。
如图3所示，在本实施例中，放置在模拟串并接收器中的多个Lane模块将差分信号串行正向数据和串行反向数据解码成并行数据之后，经同步逻辑输入到数字核心逻辑。
假设经模拟串并接收器串转并后输入进同步逻辑模块的并行数据有组，每一组的并行数据都有自己的Lane时钟（Lane 0 CLK ~ Lane M CLK）。/>组并行数据分别写进各自的FIFO中，再从/>组同频率的Lane时钟中任意选择一个作为链路时钟，通常会选择Lane0 CLK。
在链路时钟的控制下，从FIFO 0 ~ FIFO M中将并行数据读出，得到同步数据（Sync Data）。数据经过FIFO的作用是将组并行数据进行同步，同步后的数据只共用一个链路时钟。
如图1和图4所示，这可以解决时间偏离所带来的误差。同步数据从FIFO输出后进入数据移位模块，数据移位模块也采用链路时钟作为时钟。
如图5所示，数据移位模块中共有组相同的移位子模块（Shift）。
如图6所示，其中，D触发器的CLK与链路时钟相连。
假设同步数据Sync Data共n+1个bit，即Sync Data [n:0]，该数据输入进移位子模块之后，经两级D触发器的延时，分别生成Sync Data Delay 1[n:0]和Sync Data Delay2[n:0]。将Sync Data Delay 2[n:0]、Sync Data Delay 1[n:0]和Sync Data[n:0]按照高低顺序首尾相接放在一起，而且bit n在高位bit 0在低位。该拼接过程一共可以获得2n+2个移位数据（Shift_Data[n:0]），以供后续电路进行选择。
与此同时，匹配校对（Match Checker）子模块将比特位移（Bit Shift 0 ~ BitShift M）脉冲信号输入至移位子模块。移位子模块中的上升沿产生（Posedge Generator）单元通过对比特位移脉冲信号取上升沿，并在位移子模块中通过D触发器所组成的计数器电路生成位移计数（Shift Count）信号，位移计数值的范围为0 ~ 2n+2，并以此在0 ~ 2n+2个移位数据中进行选择，选择后的移位数据命名为链路数据（Link Data[n:0]）。生成位移计数（Shift Count）信号的初始值为0，例如，假设位移计数等于3。
如图7所示，源数据取用图2中的解码数据，经过移位电路后得到正确的链路数据Link Data。
Link Data输入至匹配校对模块，进行比特匹配校对，直至匹配成功。匹配所用到的模型发送检查（Pattern Transmit and Check）技术，发送端和接收端使用事先约定好的一组Pattern[n:0]对链路数据进行检查。
比特匹配校对过程如图7所示，所有的Lane0-M数据都存储3个时钟周期的数据（此处的3与上述所举示例的位移计数值3无关，为固定值），并由高到低合并为{Lane Data [n:0], Lane Data Ahead1 [n:0], Lane Data Ahead2 [n:0]}，当所有合并数据中都能检测到匹配模型（该匹配模型的值由源端和终端事先约定赋值）时，进行校准计算。
匹配过程的详细说明如下：以Lane 0为例，假设其提前了3个比特，因生成位移计数（Shift Count）信号的初始值为0，所以Shift Data 0[n:0]首先被选中作为Link Data[n:0]输出至匹配校对模块。匹配校对模块根据上述的模型发送检查（Pattern Transmitand Check）技术检测到Link Data[n:0]提前了3个比特，由此产生了包含了3个脉冲信号的比特位移（Bit Shift）信号，上升沿产生（Posedge Generator）单元对该比特位移信号取上升沿，并在位移子模块中通过D触发器所组成的计数器电路生成位移计数3，控制多路选择器选中Shift_Data 3[n:0]。
如图8所示，给出了当Lane 0提前了3个比特、Lane 1提前了n-2个比特，Lane 2提前了n+3个比特……Lane M提前了n个比特时的匹配过程。
本实施例的基于单比特位移的多通道串转并自动对齐电路及方法的具体工作过程中，数据Lane在串行转换并行结束进入数字逻辑时，多比特的时间偏离超出阈值，导致解码后多比特数据值不稳定。数据经过同步逻辑中FIFO解决了时间偏离的误差。数据Lane解码串行转并行数据打包时出现左移或者右移的误差，导致解码后多比特数据值不稳定。数据经过数据移位中的移位逻辑电路解决了串转并左移或者右移的误差。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。
Claims (9)
1.一种并行数据对齐方法，其特征在于，包括：
将由串行数据转换得来的一个位宽为个字节的并行数据经N级延时处理获得在时钟周期上连续的（N+1）个并行数据；
按照时钟周期的先后将（N+1）个并行数据拼接成一组连续的第一并行数据；
从第一并行数据中截取出段与并行数据字节数量相等,且比特位起点均不同的并行数据单元；
从段并行数据单元中获取与预设模式数据相匹配的并行数据单元；
输出并行数据单元。
2.根据权利要求1所述的并行数据对齐方法，其特征在于，“从段并行数据单元中获取与预设模式数据相匹配的并行数据单元”具体为：
按照比特位起点顺序对多段并行数据单元进行逐一的连续编号以使所有并行数据单元均具有唯一的数据编号；
将多个并行数据单元中的一个并行数据单元作为链路数据输出；
将链路数据与预设模式数据相匹配，得到链路数据与预设模式数据之间的比特偏移量；
获取与比特偏移量数值相等的数据编号对应的并行数据单元。
3.一种并行数据对齐用数据移位模块，其特征在于，包括：
延时处理单元，用于将由串行数据转换得来的一个位宽为个字节的并行数据经N级延时处理获得在时钟周期上连续的（N+1）个并行数据；
数据拼接单元，用于按照时钟周期的先后将（N+1）个并行数据拼接成一组连续的第一并行数据；
数据移位单元，用于从第一并行数据中截取出段与并行数据字节数量相等,且比特位起点均不同的并行数据单元；
数据输出单元，用于从段并行数据单元中获取与预设模式数据相匹配的并行数据单元，并输出该并行数据单元。
4.根据权利要求3所述的并行数据对齐用数据移位模块，其特征在于，所述数据移位单元包括：
移位处理单元，用于按照比特位起点顺序对多段并行数据单元进行逐一的连续编号以使所有并行数据单元均具有唯一的数据编号；
移位匹配单元，用于将多个并行数据单元中的一个并行数据单元作为链路数据输出来与预设模式数据相匹配，得到链路数据与预设模式数据之间的比特偏移量；
移位输出单元，用于获取与比特偏移量数值相等的数据编号对应的并行数据单元。
5.基于单比特位移的高速多通道串转并自动对齐电路，其特征在于，包括：
同步逻辑模块，用于接收并缓存串行数据流转换的多组并行数据，并共用一个链路时钟将多组并行数据同步输出；所述多组并行数据对应多个链路时钟；
数据移位模块，用于并行数据移位对齐，并输出处理得到的并行数据单元；
匹配校对模块，用于接收数据移位模块输出的链路数据并将链路数据与预设模式数据相匹配，得到链路数据与预设模式数据的比特偏移量，根据比特偏移量生成相应的比特位移脉冲信号并反馈至数据移位模块。
6.根据权利要求5所述的基于单比特位移的高速多通道串转并自动对齐电路，其特征在于，所述同步逻辑模块包括：
数据存储单元，用于接收串行数据流转换得到的多组并行数据，并将多组并行数据一一对应存储至多个缓存队列中；一组并行数据对应一个链路时钟以及一个缓存队列；
时钟统一单元，用于从多个链路时钟中任选一组链路时钟作为第一链路时钟，并将第一链路时钟作为多个缓存队列、数据移位模块、匹配校对模块的触发时钟；
数据存储单元，还用于根据第一链路时钟同步读取多个缓存队列中存储的并行数据。
7.根据权利要求5所述的基于单比特位移的高速多通道串转并自动对齐电路，其特征在于，所述数据移位模块包括：
延时处理单元，用于将由串行数据转换得来的一个位宽为个字节的并行数据经N级延时处理获得在时钟周期上连续的（N+1）个并行数据；
数据拼接单元，用于按照时钟周期的先后将（N+1）个并行数据拼接成一组连续的第一并行数据；
数据移位单元，用于从第一并行数据中截取出段与并行数据字节数量相等,且比特位起点均不同的并行数据单元；
数据输出单元，用于从段并行数据单元中获取与预设模式数据相匹配的并行数据单元，并输出该并行数据单元。
8.根据权利要求7所述的基于单比特位移的高速多通道串转并自动对齐电路，其特征在于，所述数据移位单元包括：
移位处理单元，用于按照比特位起点顺序对多段并行数据单元进行逐一的连续编号以使所有并行数据单元均具有唯一的数据编号；
移位匹配单元，用于将多个并行数据单元中的一个并行数据单元作为链路数据输出与预设模式数据相匹配，得到链路数据与预设模式数据之间的比特偏移量；
移位输出单元，用于获取与比特偏移量数值相等的数据编号对应的并行数据单元。
9.根据权利要求5所述的基于单比特位移的高速多通道串转并自动对齐电路，其特征在于，所述匹配校对模块包括：
匹配校对单元，用于根据模型发送检查技术，将链路数据与预设模式数据相匹配，得到链路数据与预设模式数据的比特偏移量；
反馈信号生成单元，用于根据比特偏移量生成相应的比特位移脉冲信号并反馈至数据移位模块。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311576759.XA CN117294412B (zh) | 2023-11-24 | 2023-11-24 | 基于单比特位移的多通道串转并自动对齐电路及方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311576759.XA CN117294412B (zh) | 2023-11-24 | 2023-11-24 | 基于单比特位移的多通道串转并自动对齐电路及方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN117294412A true CN117294412A (zh) | 2023-12-26 |
| CN117294412B CN117294412B (zh) | 2024-02-13 |
Family
ID=89248336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311576759.XA Active CN117294412B (zh) | 2023-11-24 | 2023-11-24 | 基于单比特位移的多通道串转并自动对齐电路及方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117294412B (zh) |
Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6192498B1 (en) * | 1997-10-01 | 2001-02-20 | Globepan, Inc. | System and method for generating error checking data in a communications system |
| US6288656B1 (en) * | 1999-12-21 | 2001-09-11 | Lsi Logic Corporation | Receive deserializer for regenerating parallel data serially transmitted over multiple channels |
| US6539051B1 (en) * | 2002-03-11 | 2003-03-25 | Cypress Semiconductor Corporation | Parallel framer and transport protocol with distributed framing and continuous data |
| CN1489732A (zh) * | 2000-10-19 | 2004-04-14 | 英特拉克蒂克控股公司 | 用于并行计算和并行存储器访问的可伸缩互连结构 |
| US20060209735A1 (en) * | 2003-08-11 | 2006-09-21 | Evoy David R | Auto realignment of multiple serial byte-lanes |
| US20090063889A1 (en) * | 2007-09-05 | 2009-03-05 | Faisal Dada | Aligning data on parallel transmission lines |
| CN103973312A (zh) * | 2013-02-05 | 2014-08-06 | 阿尔特拉公司 | 用于并行信号的对齐的技术 |
| CN107222219A (zh) * | 2017-06-28 | 2017-09-29 | 中国电子科技集团公司第五十八研究所 | 具备帧对齐功能的高速串并转换电路 |
| CN107980118A (zh) * | 2015-06-10 | 2018-05-01 | 无比视视觉技术有限公司 | 使用多线程处理的多核处理器设备 |
| US20180183565A1 (en) * | 2016-12-22 | 2018-06-28 | Applied Micro Circuits Corporation | Power optimization mechanisms for framers by using serial comparison in frame alignment process |
| CN108551384A (zh) * | 2018-03-26 | 2018-09-18 | 西南电子技术研究所（中国电子科技集团公司第十研究所） | 吉比特率量级并行编码与调制的无线数据传输方法 |
| CN207993065U (zh) * | 2017-01-04 | 2018-10-19 | 意法半导体股份有限公司 | 可配置的加速器框架设备和用于深度卷积神经网络的系统 |
| CN109450610A (zh) * | 2018-12-26 | 2019-03-08 | 成都九芯微科技有限公司 | 一种通道相位对齐电路及方法 |
| CN112749119A (zh) * | 2020-12-29 | 2021-05-04 | 无锡中微亿芯有限公司 | 一种基于fpga资源实现asi接口功能的ip核 |
| CN116318601A (zh) * | 2021-12-20 | 2023-06-23 | 辉达公司 | 用于高速信令互连的帧对齐恢复 |
-
2023
- 2023-11-24 CN CN202311576759.XA patent/CN117294412B/zh active Active
Patent Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6192498B1 (en) * | 1997-10-01 | 2001-02-20 | Globepan, Inc. | System and method for generating error checking data in a communications system |
| US6288656B1 (en) * | 1999-12-21 | 2001-09-11 | Lsi Logic Corporation | Receive deserializer for regenerating parallel data serially transmitted over multiple channels |
| CN1489732A (zh) * | 2000-10-19 | 2004-04-14 | 英特拉克蒂克控股公司 | 用于并行计算和并行存储器访问的可伸缩互连结构 |
| US6539051B1 (en) * | 2002-03-11 | 2003-03-25 | Cypress Semiconductor Corporation | Parallel framer and transport protocol with distributed framing and continuous data |
| US20060209735A1 (en) * | 2003-08-11 | 2006-09-21 | Evoy David R | Auto realignment of multiple serial byte-lanes |
| US20090063889A1 (en) * | 2007-09-05 | 2009-03-05 | Faisal Dada | Aligning data on parallel transmission lines |
| CN103973312A (zh) * | 2013-02-05 | 2014-08-06 | 阿尔特拉公司 | 用于并行信号的对齐的技术 |
| CN107980118A (zh) * | 2015-06-10 | 2018-05-01 | 无比视视觉技术有限公司 | 使用多线程处理的多核处理器设备 |
| US20180183565A1 (en) * | 2016-12-22 | 2018-06-28 | Applied Micro Circuits Corporation | Power optimization mechanisms for framers by using serial comparison in frame alignment process |
| CN207993065U (zh) * | 2017-01-04 | 2018-10-19 | 意法半导体股份有限公司 | 可配置的加速器框架设备和用于深度卷积神经网络的系统 |
| CN107222219A (zh) * | 2017-06-28 | 2017-09-29 | 中国电子科技集团公司第五十八研究所 | 具备帧对齐功能的高速串并转换电路 |
| CN108551384A (zh) * | 2018-03-26 | 2018-09-18 | 西南电子技术研究所（中国电子科技集团公司第十研究所） | 吉比特率量级并行编码与调制的无线数据传输方法 |
| CN109450610A (zh) * | 2018-12-26 | 2019-03-08 | 成都九芯微科技有限公司 | 一种通道相位对齐电路及方法 |
| CN112749119A (zh) * | 2020-12-29 | 2021-05-04 | 无锡中微亿芯有限公司 | 一种基于fpga资源实现asi接口功能的ip核 |
| CN116318601A (zh) * | 2021-12-20 | 2023-06-23 | 辉达公司 | 用于高速信令互连的帧对齐恢复 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN117294412B (zh) | 2024-02-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7912169B2 (en) | Synchronization device and semiconductor device | |
| JPH07105818B2 (ja) | 並列伝送方式 | |
| US8837467B2 (en) | Multi-rate serializer/deserializer circuit with broad operating frequency range | |
| EP1958404A2 (en) | Alignment and deskew for multiple lanes of serial interconnect | |
| US20100086075A1 (en) | Parallel Generation and Matching of a Deskew Channel | |
| KR20010030642A (ko) | 고속 직렬 데이터 통신시스템 | |
| CN117294412B (zh) | 基于单比特位移的多通道串转并自动对齐电路及方法 | |
| RU2491785C2 (ru) | Способ передачи и приема тактового сигнала и устройство для передачи тактового сигнала | |
| JP7181390B2 (ja) | Ａｄｃサンプリングデータ識別方法及びシステム、集積回路及び復号装置 | |
| CN101039323B (zh) | 多速率多协议比特流处理器 | |
| US20210232525A1 (en) | Multi-Chip Module Rate Adjustment | |
| CN101547054B (zh) | 基于可编程器件的并行光互连系统的数据接收装置和数据处理方法 | |
| CN113595713B (zh) | 一种基于多通道采集的接收数据对齐方法及系统 | |
| CN201499173U (zh) | 误码率低,灵活性高的数据接收装置 | |
| US20230087104A1 (en) | Signal processing circuit and reception device | |
| EP1793523A1 (en) | Receiver deploying error detecting means for synchronisation | |
| JP2000332741A (ja) | 通信装置 | |
| JP4427991B2 (ja) | クロック同期シリアルデータ転送方式 | |
| US20230238975A1 (en) | Method for synchronizing analogue-digital or digital-analogue converters, and corresponding system | |
| CN110727618B (zh) | 集成电路、多通道传输装置及其信号传输方法 | |
| CN116795758A (zh) | 一种基于FPGA的多路同步Biss-C协议解码传输装置 | |
| CN108121676B (zh) | 数字信号并行输入转串行输出电路 | |
| CN117938165A (zh) | 模数转换装置、数字芯片组及数据采集装置 | |
| KR100228475B1 (ko) | 프레임 데이터 수신장치 | |
| SU1725404A1 (ru) | Устройство дл формировани циклического синхроимпульса |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |