CN117290278A - 芯片内硬件互联结构、芯片、服务器及方法 - Google Patents

芯片内硬件互联结构、芯片、服务器及方法 Download PDF

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CN117290278A CN202311311960.5A CN202311311960A CN117290278A CN 117290278 A CN117290278 A CN 117290278A CN 202311311960 A CN202311311960 A CN 202311311960A CN 117290278 A CN117290278 A CN 117290278A
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章书浩
刘扬帆
涂冰
李超超
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Hexin Technology Co ltd
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Beijing Hexin Digital Technology Co ltd
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Abstract

本申请提供一种芯片内硬件互联结构、芯片、服务器及方法，该芯片内硬件互联结构包括：至少一个集线器和多个硬件资源；各所述硬件资源通过预设数量的连接线与所述集线器连接；所述集线器中被配置有至少一个资源池，所述资源池与具有同步关系的各所述硬件资源相关。本申请的芯片内硬件互联结构，各硬件资源通过预设数量的连接线与集线器连接，集线器中被配置有至少一个资源池，以通过资源池实现硬件资源之间的同步互联。由于不需要依赖总线互联，因而，无需对信号编码后再传递，可以直接传递电平信号。并且，无需总线异步桥、信号编码等单元，使芯片可以更小型更轻量化。同时，相比总线的信号传递，时效性也更好。

Description

芯片内硬件互联结构、芯片、服务器及方法
技术领域
本申请涉及计算机技术领域，尤其涉及一种芯片内硬件互联结构、芯片、服务器及方法。
背景技术
CPU(英文全称为：Central Processing Unit，中文为：中央处理器)核中存在着Debug&Trace(中文直译为排除故障及追溯)的硬件资源，在芯片从制造厂商回归后，能够为芯片设计人员提供大量连续、微观的集成电路电子信号，是芯片硬件定位的关键手段。芯片设计人员可以在出现故障的位置设置触发条件，借助片上Debug&Trace的硬件资源，可以提供一段时间内的电路变化情况，故障前、故障后的情况都能准确的捕获。随着芯片规模的越来越大，每个芯片中往往会放置很多的CPU核，多核联合、同步调试也成为日益严峻的问题。
目前，实现多核联合、同步调试的方案，主要包括硬件和软件两种解决方案。其中，硬件解决方案需要依赖CPU核间总线进行通信，同时，电平信号需要经由编码、总线桥、总线、解码的流程进行传递。
目前硬件解决方式中，由于总线带宽问题，存在信号传递时效性较差，且不能直接传递电平信号的问题。
发明内容
本申请提供一种芯片内硬件互联结构、芯片、服务器及方法，用以解决目前实现多核联合、同步调试的硬件解决方式中，由于总线带宽问题，存在信号传递时效性较差，且不能直接传递电平信号的问题。
本申请第一方面提供一种芯片内硬件互联结构，包括：
至少一个集线器和多个硬件资源；
各所述硬件资源通过预设数量的连接线与所述集线器连接；
所述集线器中被配置有至少一个资源池，所述资源池与具有同步关系的各所述硬件资源相关。
进一步地，如上所述的芯片内硬件互联结构，所述硬件资源数量大于预设数量阈值；所述集线器为至少三个；所述集线器分为初级集线器和多级集线器；所述初级集线器为多个；
各所述硬件资源通过预设数量的连接线与匹配的初级集线器连接；
各所述初级集线器通过预设数量的连接线与所述多级集线器连接。
进一步地，如上所述的芯片内硬件互联结构，具有深度同步关系的各硬件资源与相同的初级集线器连接；所述深度同步关系为各硬件资源同步处理的事件数量大于预设事件数量阈值的同步关系。
进一步地，如上所述的芯片内硬件互联结构，所述硬件资源包括：芯片外硬件和芯片内硬件；所述芯片内硬件至少包括处理器核；
所述芯片外硬件通过所述预设数量的连接线与所述初级集线器的对外接口连接；
所述芯片内硬件通过所述预设数量的连接线与所述初级集线器的对内接口连接。
进一步地，如上所述的芯片内硬件互联结构，所述多级集线器中被配置有多个资源池；
各资源池与具有同步关系的各硬件资源相关，且资源池涉及硬件资源的数量最大值为所有硬件资源的数量总和。
进一步地，如上所述的芯片内硬件互联结构，所述集线器为一个；所述硬件资源至少为三个；
各所述硬件资源按照同步关系划分为多个硬件资源集合；所述集线器中被配置有多个资源池；所述资源池与所述硬件资源集合相对应。
进一步地，如上所述的芯片内硬件互联结构，所述集线器为两个；所述预设数量为四；所述硬件资源数量至少为四个；
各所述硬件资源按照同步关系划分为两个硬件资源集合；
其中一个硬件资源集合对应的硬件资源通过预设数量的连接线与其中一个集线器连接；
其中另一个硬件资源集合对应的硬件资源通过预设数量的连接线与其中另一个集线器连接。
本申请第二方面提供一种芯片，所述芯片内的硬件连接结构为第一方面任一项所述的芯片内硬件互联结构。
本申请第三方面提供一种服务器，包括：主板和如第二方面所述的芯片；所述芯片设置在所述主板上。
本申请第四方面提供一种同步测试方法，基于第三方面所述的服务器，所述方法包括：
响应于用户输入的同步测试指令，生成同步测试信号；
发送同步测试信号至待测试的目标硬件资源以及其他硬件资源；所述同步测试信号从目标硬件资源经由集线器传递至其他硬件资源；所述其他硬件资源与所述目标硬件资源具有同步关系；
接收目标硬件资源和其他硬件资源上传的集成电路电子信号；
根据所述集成电路电子信号确定同步测试结果。
本申请第五方面提供一种同步测试装置，基于第三方面所述的服务器，所述装置包括：
响应模块，用于响应于用户输入的同步测试指令，生成同步测试信号；
发送模块，用于发送同步测试信号至待测试的目标硬件资源以及其他硬件资源；所述同步测试信号从目标硬件资源经由集线器传递至其他硬件资源；所述其他硬件资源与所述目标硬件资源具有同步关系；
接收模块，用于接收目标硬件资源和其他硬件资源上传的集成电路电子信号；
确定模块，用于根据所述集成电路电子信号确定同步测试结果。
本申请第六方面提供一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机执行指令，所述计算机执行指令被处理器执行时用于实现第四方面所述的同步测试方法。
本申请第七方面提供一种计算机程序产品，包括计算机程序，该计算机程序被处理器执行时实现第四方面所述的同步测试方法。
本申请提供的一种芯片内硬件互联结构、芯片、服务器及方法，该芯片内硬件互联结构包括：至少一个集线器和多个硬件资源；各所述硬件资源通过预设数量的连接线与所述集线器连接；所述集线器中被配置有至少一个资源池，所述资源池与具有同步关系的各所述硬件资源相关。本申请的芯片内硬件互联结构，各硬件资源通过预设数量的连接线与集线器连接，集线器中被配置有至少一个资源池，以通过资源池实现硬件资源之间的同步互联。由于不需要依赖总线互联，因而，无需对信号编码后再传递，可以直接传递电平信号。并且，无需总线异步桥、信号编码等单元，使芯片可以更小型更轻量化。同时，相比总线的信号传递，时效性也更好。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。
图1为本申请一实施例提供的芯片内硬件互联结构示意图；
图2为本申请一实施例提供的集线器内资源池示意图；
图3为本申请另一实施例提供的芯片内硬件互联结构示意图；
图4为本申请又一实施例提供的芯片内硬件互联结构示意图；
图5为本申请又一实施例提供的集线器内资源池示意图；
图6为本申请一实施例提供的同步测试方法的流程示意图。
符号说明：
10、集线器；11、初级集线器；13、多级集线器；20、硬件资源。
通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
下面以具体地实施例对本申请的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本申请的实施例进行描述。
为了清楚理解本申请的技术方案，首先对现有技术的方案进行详细介绍。目前，实现多核联合、同步调试的方案，主要包括硬件和软件两种解决方案。软件方案中，需要CPU核给软件发起相应的中断，或者软件在轮询的状态中等待，由软件控制多个CPU的运行、停止，该方案解决能力虽然强，但时效性太差、准确性较差，不能准确及时的定位。
硬件方案中，一部分技术需要依赖核间的总线进行通信，在CPU核中存在一个Master主和slave从，Master包含编码的能力，能够将一些trigger触发信号编码成相应的消息，通过总线桥过渡到总线。Slave包含解码的能力，能够将总线传递的消息翻译成对应的trigger，同样也需要一些总线桥过渡。因此，该方案中不能直接传播电平信号，想要完成类似的功能，需要编码成至少两个消息。
此外，该技术方案中，由于总线带宽的影响，存在一定时效性问题，传播延迟不确定。同时，该技术方案需要包含Master、Slave、Encode编码器、Decode解码器、bridge总线桥等模块，占用的资源较多。对于不存在总线的系统中，该方案适用性较差，需要额外开发的工作会更多。
因此，目前实现多核联合、同步调试的硬件解决方式中，由于总线带宽问题，存在信号传递时效性较差，且不能直接传递电平信号的问题。
所以针对现有技术中存在信号传递时效性较差，且不能直接传递电平信号的问题，发明人在研究中发现，为了解决该问题，基于不依赖总线，提高信号传递效率的构思出发，可以考虑直接将硬件资源之间进行两两连接。不过随着芯片规模增大，硬件资源数量增多，通过直接连线的方式难以实现硬件资源两两间的互联，且存在连线数量过多的问题。因而，发明人想到可以使各硬件资源通过与HUB连接，实现硬件资源之间的同步互联。
具体的，芯片内硬件互联结构包括：
至少一个集线器和多个硬件资源。
各硬件资源通过预设数量的连接线与集线器连接。
集线器中被配置有至少一个资源池，资源池与具有同步关系的各硬件资源相关。
本申请的芯片内硬件互联结构，各硬件资源通过预设数量的连接线与集线器连接，集线器中被配置有至少一个资源池，以通过资源池实现硬件资源之间的同步互联。由于不需要依赖总线互联，因而，无需对信号编码后再传递，可以直接传递电平信号。并且，无需总线异步桥、信号编码等单元，使芯片可以更小型更轻量化。同时，相比总线的信号传递，时效性也更好。
发明人基于上述的创造性发现，提出了本申请的技术方案。
下面结合说明书附图对本申请实施例进行介绍。
图1为本申请一实施例提供的芯片内硬件互联结构示意图，图2为本申请一实施例提供的集线器10内资源池示意图，如图1和图2所示，本实施例中，芯片内硬件互联结构，包括：
至少一个集线器10和多个硬件资源20。
各硬件资源20通过预设数量的连接线与集线器10连接。
集线器10中被配置有至少一个资源池，资源池与具有同步关系的各硬件资源20相关。
集线器10英文为HUB，是一个多端口的转发器，属于纯硬件网络底层设备，集线器10的主要功能是对接收到的信号进行再生整形放大，以扩大网络的传输距离，同时把所有节点集中在以它为中心的节点上。
硬件资源20可以为CPU核、芯片外接器件、总线、音频处理电路、视频处理电路、L2存储器等，L2存储器为位于CPU与内存之间的临时存储器，它的容量比内存小但交换速度快。在缓存中的数据是内存中的一小部分，但这一小部分是短时间内CPU即将访问的，当CPU调用大量数据时，就可避开内存直接从缓存中调用，从而加快读取速度。
如图1所示，各硬件资源20通过预设数量的连接线与集线器10连接，其中，连接线(图中连线箭头)数量未示出，连接线数量可以为2的倍数，比如4、8、12等，也可以按照实际需求进行设置，同时，各硬件资源20对应的连接线数量相同。
图中，硬件资源20示例性的采用硬件资源a、硬件资源b、硬件资源c至硬件资源n表示，实际应用中硬件资源20数量不作限制，与集线器10连接的硬件资源20数量和芯片中存在的硬件资源20数量可以相同，也可以不同。
同时，图中集线器10仅示例性展示一个，集线器10可以有多个，且可以按照功能划分为多个类别的集线器。当硬件资源20数量较多时，集线器10可以分为初级集线器和多级集线器，硬件资源20与初级集线器10连接，初级集线器10与多级集线器10连接。
图2中示例性的展示了集线器10中资源池，集线器10可以被配置多个资源池，每个资源池在配置时与各硬件资源20之间的同步关系相关。比如在处理某个事件如读取数据事件时，需要硬件资源a和硬件资源b同步进行处理，则可以将硬件资源a和硬件资源b划分为同一个资源池。
同理，资源池2以及资源池n也可以按照上述方式进行划分，且不同的资源池之间相互隔离，不会进行相互干扰。
示例性的，资源池2中硬件资源b存在新的事件发生时，会通过集线器10广播给资源池2中的硬件资源b和硬件资源c，并不会广播给资源池1中的硬件资源a。
在实际应用中，资源池的数量可以按照硬件资源20的数量进行设置，一般情况下可以满足实际应用需求，也可以按照实际应用进行对应调整，本实施例对此不作限定。
可选的，本实施例中，集线器10为一个，硬件资源20至少为三个。
各硬件资源20按照同步关系划分为多个硬件资源集合。集线器10中被配置有多个资源池。资源池与硬件资源集合相对应。
本实施例中，集线器10为一个，可以适用硬件资源20数量较少的情况，若硬件资源20数量较多，则需要对应增加集线器10的数量。
同步关系即各硬件资源20在处理各种事件时，需要多个硬件资源20进行协同处理的关系，比如在进行某些数据采集时，可能需要多个硬件资源20进行协同。比如，一个硬件资源20处理的某些数据需传递至某个硬件资源20处进行再次处理，则该两个硬件资源20具有同步关系。该同步关系还可以是在进行同步调试时，调试对应的多个硬件资源20。
硬件资源集合如图2中所示，资源池1对应的硬件资源a和硬件资源b为一个硬件资源集合，资源池2对应的硬件资源a、硬件资源b以及硬件资源c为另一个硬件资源集合，资源池n对应的硬件资源b、硬件资源c以及硬件资源n为另一个硬件资源集合。
硬件资源集合之间可以存在相同的硬件资源20，也可以存在不同的硬件资源20，划分的原则在于硬件资源20之间在处理某个或某些事件时是否存在协同，即存在同步关系。
可选的，本实施例中，集线器10为两个，预设数量为四，硬件资源20数量至少为四个。
各硬件资源20按照同步关系划分为两个硬件资源集合。
其中一个硬件资源集合对应的硬件资源20通过预设数量的连接线与其中一个集线器10连接。
其中另一个硬件资源集合对应的硬件资源20通过预设数量的连接线与其中另一个集线器10连接。
在实际应用中，一般各硬件资源20都存在一定的关联，若各硬件资源20可以完全划分为两个硬件资源集合，则可以采用本实施例的方式，将各硬件资源20按照同步关系划分为两个硬件资源集合，各硬件资源集合对应一个集线器10，从而使不存在同步关系的硬件资源20相互隔离。
同时，本实施例中，由于采用了两个集线器10，硬件资源20数量相对较少，可以采用四根连接线，从而使同时可传播的事件数量达到四件，提高事件传播效率，且不会使线路数量过多。
图3为本申请另一实施例提供的芯片内硬件互联结构示意图，如图3所示，本实施例提供的芯片内硬件互联结构包括：
所述硬件资源20数量大于预设数量阈值，集线器10为至少三个，集线器10分为初级集线器10和多级集线器10，初级集线器10为多个。
各硬件资源20通过预设数量的连接线与匹配的初级集线器11连接。
各初级集线器11通过预设数量的连接线与多级集线器13连接。
本实施例中，预设数量阈值可以按照实际应用进行设置，比如可以设置为100、150等。
初级集线器11是与硬件资源20直接连接的集线器，多级集线器13是与集线器连接的集线器，同时，若硬件资源20数量过大，多级集线器13也可以分为二级集线器、三级集线器等，通过初级集线器11连二级集线器，二级集线器连三级集线器的方式，使整个硬件资源20都实现互联。
各硬件资源20与初级集线器11之间的匹配关系可以按照各硬件资源20之间的同步关系确定。
可选的，本实施例中，具有深度同步关系的各硬件资源20与相同的初级集线器11连接。深度同步关系为各硬件资源20同步处理的事件数量大于预设事件数量阈值的同步关系。
各硬件资源20之间可能存在协同力度较大的各硬件资源20，也可能存在偶尔进行协同的硬件资源20，因而，可以将协同力度较大即具有深度同步关系的各硬件资源20与相同的初级集线器11连接，提高事件产生时的事件传播效率和事件处理效率。
预设事件数量阈值可以按照实际应用进行设置，比如设置为30、50等。
可选的，本实施例中，硬件资源20包括：芯片外硬件和芯片内硬件。芯片内硬件至少包括处理器核。
芯片外硬件通过预设数量的连接线与初级集线器11的对外接口连接。
芯片内硬件通过预设数量的连接线与初级集线器11的对内接口连接。
本实施例中，芯片外硬件可以为快闪存储器(英文全称：flash memory)、只读存储器(英文全称：Read-Only Memory，英文简称：ROM)等。芯片内硬件可以为处理器核、实际应用中研发的音频处理电路、视频处理电路等。
初级集线器11可以采用普通接口作为对外接口使用，用于连接芯片外硬件。
可选的，本实施例中，多级集线器13中被配置有多个资源池。
各资源池与具有同步关系的各硬件资源20相关，且资源池涉及硬件资源20的数量最大值为所有硬件资源20的数量总和。
多级集线器13由于对接初级集线器11，可以覆盖所有与初级集线器11连接的硬件资源20，从而可以进一步配置更大的资源池，使其最大可以包含所有硬件资源20。同时，也可以使某个初级集线器11连接的硬件资源20可以与另一个初级集线器11连接的硬件资源20进行同步互联，提高所有硬件资源20整体的信号传递效率。
图4为本申请又一实施例提供的芯片内硬件互联结构示意图，图5为本申请又一实施例提供的集线器内资源池示意图，如图4和图5所示，图中HUB指集线器，HUB(level1)指初级集线器，HUB(level2)指多级集线器。channel指连接线也可以称为信号传输通道，4channel为4根连接线。
Pool_0指第一个资源池，Pool_1指第二个资源池，Pool_2指第三个资源池，Pool_n指第n+1个资源池。Pool_0和Pool_1为从上往下第一个排列的初级集线器中的资源池，最大支持X个硬件资源，其中，Pool_0中有4个硬件资源，Pool_1中有6个硬件资源。Pool_2和Pool_n为多级集线器中的资源池，最大支持X*Y个硬件资源，其中，Pool_2中有2个硬件资源，Pool_n有X*Y个硬件资源。图中初级集线器示例性的与最多X个硬件资源连接，初级集线器的数量最多为Y个。“00”、“01”至“YX”代表硬件资源。
图4为整个芯片内的硬件连接结构，“00”、“01”等不止是代表CPU核，也可以是芯片外硬件、总线、实际应用中研发的音频处理电路、视频处理电路等，这些硬件之间通过HUB互联起来。每个硬件资源，如“00”、“01”等，到HUB方向有相互独立的“4”(或者其他数量)根线。同样，HUB到每一个硬件资源，也都有“4”根相互独立的线。HUB(level1)与HUB(level2)之间，也存在4对不同方向的连接线。硬件资源“00”同时可以向HUB(level1)发出四种不同的事件，也可以从HUB(level1)接收四种不同的事件。
对于每个HUB，实现原理均一致，皆为可配置资源池的单元，支持若干个资源池，每个资源池内硬件资源的数量可配。如图5所示，在资源池Pool_0内，
“00”、“02”、…、“03”等四个硬件资源划分在一起，当“00”的channel_0有事件发生时，可以通过HUB广播给“02”、…、“03”等所有其他的硬件资源。
在pool_2中，包含了所有的硬件资源，如“00”、…、“0x”，当其中一个硬件资源的channel发出事件时，其他成员均可获取。虽然单个资源池内，最大可传播的事件数量为4，但是整个芯片内，同时存在的逻辑链路较多。
在每个硬件资源内部，存在硬件资源标识，可以通过硬件资源标识划分资源池，如图5中各资源池的标号。
因此，本实施例中，当多硬件资源如CPU核之间需要联合调试时，其中一个成员出现故障，同资源池内的成员可以快速、同步的调试。比如CPU0中执行读取指令错误时，在CPU0中的Trace资源采集故障数据的同时，可以通知CPU1、L2等硬件资源，同步快速的采集相应的故障数据。
同时，本实施例的芯片内硬件互联结构可以应用于Power架构，Power架构中各硬件资源存在片上逻辑分析仪，可以通过片上逻辑分析仪采集故障前后大量的时序变化情况，从而比较准确的实现信号同步，更准确的定位故障。
本实施例的芯片内硬件互联结构具有以下效果：
不需要依赖互联总线，也不需要总线异步桥、信号编码等单元，可以直接传输电平信息，不需要额外编码。同时，不需要根据不同的总线类型，设计不同的Master、Slave，不占用总线带宽，也不必承担总线延迟造成的风险。
在CPU或者硬件资源数量增多的情况下，不需要两两之间做互联，从而也不会存在大量走线的风险。
在硬件资源与HUB之间，信号的传输要求较低，传输时效更好。
在小型化、轻量化的芯片架构中，简单、易于实现，不会有太高的开发成本，也不多消耗过多的硅上资源。同时，适应于复杂的芯片或简易的芯片。
本实施例中芯片内硬件互联结构是一种简单有效的互联，在芯片间传输少量的信号时，比较快捷、准确，且不会带来走线的问题。其中，HUB是核心的组件，以HUB为中心。
同时，虽然两两硬件资源之间信号数量固定，但是基于分组的思想，整个芯片内可以并存的逻辑链路大大增加。
此外，本实施例还提供一种芯片，芯片内的硬件连接结构为上述任一实施例中的芯片内硬件互联结构。
图6为本申请一实施例提供的同步测试方法的流程示意图，如图6所示，本实施例还提供一种同步测试方法，基于包含上述芯片的服务器，该服务器，包括：主板和芯片，芯片设置在主板上。其中，方法包括如下步骤：
步骤S101，响应于用户输入的同步测试指令，生成同步测试信号。
步骤S102，发送同步测试信号至待测试的目标硬件资源以及其他硬件资源。同步测试信号从目标硬件资源经由集线器传递至其他硬件资源。其他硬件资源与目标硬件资源具有同步关系。
步骤S103，接收目标硬件资源和其他硬件资源上传的集成电路电子信号。
步骤S104，根据集成电路电子信号确定同步测试结果。
本实施例的同步测试方法，在同步测试时，控制信号-同步测试信号经由目标硬件资源、集线器传递至其他硬件资源，从而使需要进行同步测试的其他硬件资源与目标硬件资源快速同步的进行数据采集，并上传集成电路电子信号，提高同步测试的效率。
目标硬件资源和其他硬件资源可以通过总线上传集成电路电子信号，并通过分析应用对集成电路电子信号进行对应分析，以确定同步测试结果。
本实施例中，还提供一种同步测试装置，装置包括：
响应模块，用于响应于用户输入的同步测试指令，生成同步测试信号。
发送模块，用于发送同步测试信号至待测试的目标硬件资源以及其他硬件资源。同步测试信号从目标硬件资源经由集线器传递至其他硬件资源。其他硬件资源与目标硬件资源具有同步关系。
接收模块，用于接收目标硬件资源和其他硬件资源上传的集成电路电子信号。
确定模块，用于根据集成电路电子信号确定同步测试结果。
本实施例提供的文件传输装置可以执行图6所示方法实施例的技术方案，其实现原理和技术效果与图6所示方法实施例类似，在此不再一一赘述。
根据本申请的实施例，本申请还提供了一种实现方法实施例的服务器、计算机可读存储介质和一种计算机程序产品。
服务器包括主板和前述芯片，其中，芯片包括处理组件和存储器，主板上还设有电源组件，多媒体组件，输入/输出(I/O)的接口，传感器组件，以及通信组件。
处理组件通常控制服务器的整体操作，诸如与显示，数据通信和记录操作相关联的操作。处理组件可以包括一个或多个处理器来执行指令，以完成上述的方法的全部或部分步骤。此外，处理组件可以包括一个或多个模块，便于处理组件和其他组件之间的交互。例如，处理组件可以包括多媒体模块，以方便多媒体组件和处理组件之间的交互。
存储器被配置为存储各种类型的数据以支持在服务器的操作。这些数据的示例包括用于在服务器上操作的任何应用程序或方法的指令。存储器可以由任何类型的易失性或非易失性存储设备或者它们的组合实现，如静态随机存取存储器(SRAM)，电可擦除可编程只读存储器(EEPROM)，可擦除可编程只读存储器(EPROM)，可编程只读存储器(PROM)，只读存储器(ROM)，磁存储器，快闪存储器，磁盘或光盘。
电源组件为服务器的各种组件提供电力。电源组件可以包括电源管理系统，一个或多个电源，及其他与为服务器生成、管理和分配电力相关联的组件。
多媒体组件包括触控显示屏。在一些实施例中，触控显示屏可以包括液晶显示器(LCD)和触摸面板(TP)。触摸面板包括一个或多个触摸传感器以感测触摸、滑动和触摸面板上的手势。触摸传感器可以不仅感测触摸或滑动动作的边界，而且还检测与触摸或滑动操作相关的持续时间和压力。
I/O接口为处理组件和外围接口模块之间提供接口，上述外围接口模块可以是键盘，点击轮，按钮等。这些按钮可包括但不限于：主页按钮、音量按钮、启动按钮和锁定按钮。
传感器组件包括一个或多个传感器，用于为服务器提供各个方面的状态评估。例如，传感器组件可以检测到服务器的打开/关闭状态，组件的相对定位，例如组件为服务器的显示器和小键盘，传感器组件还可以检测服务器或服务器一个组件的位置改变，用户与服务器接触的存在或不存在，服务器方位或加速/减速和服务器的温度变化。传感器组件可以包括接近传感器，被配置用来在没有任何的物理接触时检测附近物体的存在。传感器组件还可以包括光传感器，用于在成像应用中使用。在一些实施例中，该传感器组件还可以包括加速度传感器，陀螺仪传感器，磁传感器，压力传感器或温度传感器。
通信组件被配置为便于服务器和其他设备之间有线或无线方式的通信。服务器可以接入基于通信标准的无线网络，如WiFi，2G或3G，或它们的组合。在一个示例性实施例中，通信组件经由广播信道接收来自外部广播管理系统的广播信号或广播相关信息。
同时，本实施例还提供一种计算机产品，当该计算机产品中的指令由电子设备的处理器执行时，使得电子设备能够执行上述实施例的文件传输方法。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请实施例的其它实施方案。本申请旨在涵盖本申请实施例的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请实施例的一般性原理并包括本申请实施例未公开的本技术领域中的公知常识或惯用技术手段。
应当理解的是，本申请实施例并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请实施例的范围仅由所附的权利要求书来限制。
以上，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种芯片内硬件互联结构，其特征在于，包括：
至少一个集线器和多个硬件资源；
各所述硬件资源通过预设数量的连接线与所述集线器连接；
所述集线器中被配置有至少一个资源池，所述资源池与具有同步关系的各所述硬件资源相关。
2.根据权利要求1所述的芯片内硬件互联结构，其特征在于，所述硬件资源数量大于预设数量阈值；所述集线器为至少三个；所述集线器分为初级集线器和多级集线器；所述初级集线器为多个；
各所述硬件资源通过预设数量的连接线与匹配的初级集线器连接；
各所述初级集线器通过预设数量的连接线与所述多级集线器连接。
3.根据权利要求2所述的芯片内硬件互联结构，其特征在于，具有深度同步关系的各硬件资源与相同的初级集线器连接；所述深度同步关系为各硬件资源同步处理的事件数量大于预设事件数量阈值的同步关系。
4.根据权利要求2所述的芯片内硬件互联结构，其特征在于，所述硬件资源包括：芯片外硬件和芯片内硬件；所述芯片内硬件至少包括处理器核；
所述芯片外硬件通过所述预设数量的连接线与所述初级集线器的对外接口连接；
所述芯片内硬件通过所述预设数量的连接线与所述初级集线器的对内接口连接。
5.根据权利要求2所述的芯片内硬件互联结构，其特征在于，所述多级集线器中被配置有多个资源池；
各资源池与具有同步关系的各硬件资源相关，且资源池涉及硬件资源的数量最大值为所有硬件资源的数量总和。
6.根据权利要求1所述的芯片内硬件互联结构，其特征在于，所述集线器为一个；所述硬件资源至少为三个；
各所述硬件资源按照同步关系划分为多个硬件资源集合；所述集线器中被配置有多个资源池；所述资源池与所述硬件资源集合相对应。
7.根据权利要求1所述的芯片内硬件互联结构，其特征在于，所述集线器为两个；所述预设数量为四；所述硬件资源数量至少为四个；
各所述硬件资源按照同步关系划分为两个硬件资源集合；
其中一个硬件资源集合对应的硬件资源通过预设数量的连接线与其中一个集线器连接；
其中另一个硬件资源集合对应的硬件资源通过预设数量的连接线与其中另一个集线器连接。
8.一种芯片，其特征在于，所述芯片内的硬件连接结构为权利要求1至7任一项所述的芯片内硬件互联结构。
9.一种服务器，其特征在于，包括：主板和如权利要求8所述的芯片；所述芯片设置在所述主板上。
10.一种同步测试方法，其特征在于，基于权利要求9所述的服务器，所述方法包括：
响应于用户输入的同步测试指令，生成同步测试信号；
发送同步测试信号至待测试的目标硬件资源以及其他硬件资源；所述同步测试信号从目标硬件资源经由集线器传递至其他硬件资源；所述其他硬件资源与所述目标硬件资源具有同步关系；
接收目标硬件资源和其他硬件资源上传的集成电路电子信号；
根据所述集成电路电子信号确定同步测试结果。
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