CN117276277A - 半导体器件结构及其形成方法 - Google Patents

半导体器件结构及其形成方法 Download PDF

Info

Publication number
CN117276277A
CN117276277A CN202311098229.9A CN202311098229A CN117276277A CN 117276277 A CN117276277 A CN 117276277A CN 202311098229 A CN202311098229 A CN 202311098229A CN 117276277 A CN117276277 A CN 117276277A
Authority
CN
China
Prior art keywords
layer
gate
semiconductor
spacer
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311098229.9A
Other languages
English (en)
Inventor
罗伊辰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US18/101,254 external-priority patent/US20240072114A1/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN117276277A publication Critical patent/CN117276277A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本公开的各种实施例提供了一种半导体器件结构及其形成方法。在一个实施例中，半导体器件结构包括垂直堆叠在衬底上的多个半导体层、与多个半导体中的每个接触的源极/漏极部件、设置在两个相邻半导体层之间的内部间隔件、围绕多个半导体的每一层的部分的栅电极层、其包括半导体层、设置在半导体层和栅电极层之间的栅极介电层、与栅极介电层的部分接触的栅极间隔件。所述半导体器件结构还包括第一盖层，所述第一盖层包括设置在所述源极/漏极部件和所述栅极间隔件之间并与其接触的第一部分，以及设置在栅极间隔件和所述内部间隔件之间且与其接触的第二部分。

Description

半导体器件结构及其形成方法
技术领域
本申请的实施例涉及一种半导体器件结构及其形成方法。
背景技术
半导体集成电路(IC)行业经历了指数级增长。IC材料和设计的技术进步已经产生了几代IC，每一代IC都具有比上一代更小、更复杂的电路。在IC发展过程中，功能密度(即，每芯片面积的互连器件的数量)通常有所增加，而几何尺寸(即，可以使用制造工艺创建的最小部件(或线))按比例缩小。这种按比例缩小的过程通常通过提高生产效率和降低相关成本而提供益处。然而，这种按比例缩小带来了新的挑战。例如，已经提出了使用纳米结构沟道的晶体管来改善器件中的载流子迁移率和驱动电流。内部间隔件通常设置在金属栅极和源极/漏极(S/D)结构之间，以保护S/D结构免受在随后的栅极替换过程中可能发生的损坏。尽管内部间隔件的形成通常足以达到其预期目的，但不是在各方面都完全令人满意。
发明内容
根据本申请的实施例的一个方面，提供了一种半导体器件结构，包括：多个半导体层，垂直堆叠在衬底上方；源极/漏极部件，与多个半导体层中的每个接触；内部间隔件，设置在两个相邻的半导体层之间；栅电极层，围绕多个半导体层中的每个的部分；栅极介电层，设置在半导体层和栅电极层之间；栅极间隔件，与栅极介电层的部分接触；以及第一盖层。第一盖层包括：第一部分，设置在源极/漏极部件和栅极间隔件之间并且与源极/漏极部件和栅极间隔件接触；和第二部分，设置在栅极间隔件和内部间隔件之间并且与栅极间隔件和内部间隔件接触。
根据本申请的实施例的另一个方面，提供了一种半导体器件结构，包括：多个半导体层，垂直堆叠在衬底上方；源极/漏极部件，与多个半导体层中的每个接触；第一栅极介电层，围绕多个半导体层中的每个的部分；第一盖层，设置在源极/漏极部件和第一栅极介电层之间，其中，第一盖层具有与源极/漏极部件接触的第一侧；栅极间隔件，设置在第一栅极介电层和第一盖层的第二侧之间并且与在第一栅极介电层和第一盖层的第二侧接触；以及内部间隔件，设置在第一栅极介电层和第一盖层的第二侧之间并且与第一栅极介电层和第一盖层的第二侧接触。
根据本申请的实施例的又一个方面，提供了一种形成半导体器件结构的方法，包括：在衬底上方形成半导体层堆叠件，半导体层堆叠件包括交替堆叠的多个第一半导体层和多个第二半导体层；由半导体层堆叠件和衬底形成鳍结构；在鳍结构的部分上方形成牺牲栅极结构和栅极间隔件；去除鳍结构的未由牺牲栅极结构和栅极间隔件覆盖的部分，以暴露衬底的部分；去除第二半导体层的边缘部分以在相邻的第一半导体层之间形成空腔；在第一半导体层和第二半导体层以及栅极间隔件中的每个的暴露表面上形成盖层；在盖层上形成内部间隔件；在牺牲栅极结构和栅极间隔件的相对侧上形成源极/漏极部件，其中，源极/漏极部件与内部间隔件接触；去除牺牲栅极结构和多个第二半导体层以暴露多个第一半导体层和盖层的部分；去除盖层的部分以暴露内部间隔件的部分；以及形成栅电极层以围绕多个第一半导体层中的至少一个的暴露部分，其中，栅电极层通过盖层与内部间隔件分离。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1-图6是根据一些实施例制造半导体器件结构的各个阶段的透视图。
图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A和图18A根据一些实施例沿图6的截面A-A截取的制造半导体器件结构的各个阶段的截面侧视图。
图9A-1、图9A-2和图9A-3是根据一些替代实施例的半导体器件结构的截面侧视图。
图12A-1、图12A-2是根据一些替代实施例的半导体器件结构的截面侧视图。
图12A-3是根据一些替代实施例的图12A-1的半导体器件结构的部分的放大图。
图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B和图18B是根据一些实施例的沿图6的截面B-B截取的制造半导体器件结构的各个阶段的截面侧视图。
图7C、图8C、图9C、图10C、图11C、图12C、图13C、图14C、图15C、图16C、图17C和图18C是根据一些实施例的沿图6的截面C-C截取的制造半导体器件结构的各个阶段的截面侧视图。
图7D、图8D、图9D、图10D、图11D、图12D、图13D、图14D、图15D、图16D、图17D和图18D是根据一些实施例的沿图6的截面D-D截取的制造半导体器件结构的各个阶段的截面侧视图。
图9D-1、图9D-2和图9D-3是根据一些替代实施例的半导体器件结构的部分的俯视图。
图11D-1是根据一些替代实施例的半导体器件结构的部分的俯视图。
图16D-1、图16D-2和图16D-3是根据一些替代实施例的半导体器件结构的部分的俯视图。
图18D-1、图18D-2和图18D-3是根据一些替代实施例的半导体器件结构的部分的俯视图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
虽然本公开的实施例是关于纳米结构沟道FET进行讨论的，但本公开的一些方面的实现可以用于其他工艺和/或其他器件中，诸如平面FET、鳍式FET、水平全环栅(HGAA)FET、垂直全环栅FET，本领域普通技术人员将很容易理解在本公开的范围内可以进行的其他修改。在适配全环栅(GAA)晶体管结构的情况下，GAA晶体管结构可以通过任何合适的方法来图案化。例如，可以使用一个或多个光刻工艺(包括双重图案化或多重图案化工艺)来图案化结构。通常，双重图案化或多重图案化工艺将光刻和自对准工艺相结合，从而允许创建具有例如比使用单个直接光刻工艺可获得的节距更小的节距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺对其进行图案化。使用自对准工艺在图案化牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来对GAA结构进行图案化。
图1至图18D-3显示了根据本公开实施例的制造半导体器件结构100的示例性工艺。应当理解，可以在图1至图18D-3所示的过程之前、期间和之后可以提供附加的操作，并且对于该方法的附加实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序不受限制，并且可以互换。
图1至图6是根据一些实施例的制造半导体器件结构100的各个阶段的透视图。如图1所示，半导体器件结构100包括在衬底101的前侧上形成的半导体层堆叠件104。衬底101可以是半导体衬底。衬底101可以包括晶体半导体材料，例如但不限于硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、锑化铟(InSb)、磷化镓(GaP)、锑化镓(GaSb)、砷化铟铝(InAlAs)、砷化铟镓(InGaAs)、磷化镓锑(GaSbP)、磷化铟(InP)或其组合。在一个实施例中，衬底101由硅制成。衬底101可以是掺杂的或未掺杂的。衬底101可以是块体半导体衬底(例如是晶圆的块体硅衬底)、绝缘体上硅(SOI)衬底、多层衬底或梯度衬底等。
衬底101可以包括掺杂有杂质(例如，具有p型或n型导电性的掺杂剂)的各种区域。取决于电路设计，掺杂剂可以例如对于n型场效应晶体管(NFET)为磷，且对于p型场效应管(PFET)为硼。
半导体层堆叠件104包括由不同材料制成的交替半导体层，以便于在多栅极器件中形成纳米片沟道，诸如纳米片沟道FET。在一些实施例中，半导体层堆叠件104包括垂直堆叠在衬底101上的第一半导体层106和第二半导体层108。在一些实施例中，半导体层堆叠件104包括交替的第一半导体层106和第二半导体层108。第一半导体层106和第二半导体层108由具有不同蚀刻选择性和/或氧化速率的半导体材料制成。例如，第一半导体层106可以由Si制成，第二半导体层108可以由SiGe制成。在一些示例中，第一半导体层106可以由SiGe制成，第二半导体层108可以由Si制成。替代地，在一些实施例中，半导体层106、108中的任何一个可以是或包括其他材料，诸如Ge、SiC、GeAs、GaP、InP、InAs、InSb、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP、GaInAsP或其任何组合。
第一半导体层106和第二半导体层108通过任何合适的沉积工艺形成，诸如外延。作为示例，可以通过分子束外延(MBE)工艺、金属有机化学气相沉积(MOCVD)工艺和/或其他合适的外延生长工艺来执行半导体层堆叠件104的层的外延生长。
在稍后的制造阶段，第一半导体层106或其部分可以形成半导体器件结构100的纳米片沟道。术语纳米片在本文中用于表示具有纳米级或甚至微米级尺寸并且具有细长形状的任何材料部分，而不管该部分的截面形状如何。因此，该术语表示圆形和基本圆形截面的细长材料部分，以及包括例如圆柱形或基本矩形截面的柱形或条形材料部分。半导体器件结构100的纳米片沟道可以由栅电极围绕。半导体器件结构100可以包括纳米片晶体管。纳米片晶体管可以被称为纳米线晶体管、全环栅(GAA)晶体管、多桥沟道(MBC)晶体管或具有围绕沟道的栅电极的任何晶体管。下面进一步讨论使用第一半导体层106来限定半导体器件结构100的一个或多个沟道。
每个第一半导体层106的厚度可以在约5nm至约30nm之间。每个第二半导体层108的厚度可以等于、小于或大于第一半导体层106的厚度。在一些实施例中，每个第二半导体层108具有在约2nm和约50nm之间的范围内的厚度。如图1所示，交替布置三个第一半导体层106和三个第二半导体层108，这是为了说明目的，而不是为了限制本公开中具体描述的内容。可以理解，可以在半导体层堆叠件104中形成任意数量的第一半导体层106和第二半导体层108，并且层的数量取决于半导体器件结构100的沟道的预定数量。
在图2中，鳍结构112由半导体层堆叠件104形成。每个鳍结构112具有包括半导体层106、108和由衬底101的上部形成的阱部分116。可以通过使用包括光刻和蚀刻工艺的多重图案化操作图案化形成在半导体层堆叠件104上的硬掩模层(未示出)来形成鳍结构112。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其他合适的工艺。光刻工艺可以包括在硬掩模层上形成光刻胶层(未示出)，将光刻胶层曝光成图案，执行曝光后烘烤工艺，以及显影光刻胶层以形成包括光刻胶的掩模元件。在一些实施例中，图案化光刻胶层以形成掩模元件可以使用电子束(e-beam)光刻工艺来执行。蚀刻工艺在未保护区域中形成穿过硬掩模层、半导体层堆叠件104并进入衬底101的沟槽114，从而留下多个延伸的鳍结构112。沟槽114沿X方向延伸。可以使用干蚀刻(例如，RIE)、湿蚀刻和/或其组合来蚀刻沟槽114。
在图3中，在形成鳍结构112之后，在衬底101上形成绝缘材料118。绝缘材料118填充相邻鳍结构112之间的沟槽114，直到鳍结构112嵌入绝缘材料118中。然后，执行平坦化操作，诸如化学机械抛光(CMP)方法和/或回蚀刻方法，以暴露鳍结构112的顶部。绝缘材料118可以由氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiCN、氟掺杂硅酸盐玻璃(FSG)、低K介电材料或任何合适的介电材料制成。绝缘材料118可以通过任何合适的方法形成，诸如低压化学气相沉积(LPCVD)、等离子体增强CVD(PECVD)或可流动CVD(FCVD)。
在图4中，使绝缘材料118凹陷以形成隔离区120。绝缘材料118的凹陷暴露鳍结构112的部分，诸如半导体层堆叠件104。绝缘材料118的凹陷暴露出相邻鳍结构112之间的沟槽114。隔离区120可以使用合适的工艺形成，诸如干蚀刻工艺、湿蚀刻工艺或其组合。绝缘材料118的顶面可以齐平于或低于与由衬底101形成的阱部分116接触的第二半导体层108的表面。
在图5中，在半导体器件结构100上方形成一个或多个牺牲栅极结构130(仅示出一个)。牺牲栅极结构130形成在鳍结构112的部分上方。每个牺牲栅极结构130可以包括牺牲栅极介电层132、牺牲栅电极层134和掩模层136。可以通过顺序地沉积牺牲栅极介电层132、牺牲栅电极层134和掩模层136的盖层，然后将盖层图案化成牺牲栅极结构130，来形成牺牲栅极介电层132、牺牲栅电极层134和掩模层136。然后在牺牲栅极结构130的侧壁上形成栅极间隔件138。例如，可以通过共形地沉积栅极间隔件138的一个或多个层并各向异性地蚀刻该一个或更多个层来形成栅极间隔件138。虽然示出了一个牺牲栅极结构130，但是在一些实施例中，可以沿X方向布置两个或更多个牺牲栅极结构130。
牺牲栅极介电层132可以包括一层或多层介电材料，诸如氧化硅(SiOx)或基于氧化硅的材料。牺牲栅电极层134可以包括诸如多晶硅或非晶硅的硅。掩模层136可以包括一个以上的层，诸如氧化物层和氮化物层。栅极间隔件138可以由诸如氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN、碳氧化硅、SiOCN和/或其组合的介电材料制成。
由牺牲栅结构130的牺牲栅电极层134覆盖的鳍结构112的部分用作半导体器件结构100的沟道区。在牺牲栅极结构130的相对侧上部分暴露的鳍结构112限定了半导体器件结构100的源极/漏极(S/D)区。在一些情况下，可以在各种晶体管之间共享一些S/D区。例如，可以将各种S/D区连接在一起并实施为多个功能晶体管。应当理解，源极区和漏极区可以互换使用，因为要在这些区域中形成的外延部件基本相同。取决于上下文，源极/漏极区可以单独地或共同地指源极或漏极。
在图6中，通过去除未由牺牲栅极结构130覆盖的鳍结构112的部分，使S/D区中的鳍结构112的部分(例如，牺牲栅极结构130的相对侧上的区域)向下凹陷到隔离区120(或绝缘材料118)的顶面之下。凹陷鳍结构112的部分可以通过(各向同性或各向异性蚀刻工艺的，或者进一步的，可以相对于衬底101的一个或多个晶面具有选择性的)蚀刻工艺来完成。蚀刻工艺可以是干蚀刻(诸如RIE、NBE等)，或者是湿蚀刻(诸如使用氢氧化四氢铵(TMAH)、氢氧化铵(NH4OH)或任何合适的蚀刻剂)。由于凹陷鳍结构112的部分，在S/D区中形成沟槽119。
图7A至图18A是根据一些实施例的沿图6的截面A-A截取的制造半导体器件结构100的各个阶段的截面侧视图。图7B至图18B是根据一些实施例的沿图6的截面B-B截取的制造半导体器件结构100的各个阶段的截面侧视图。图7C至图18C是根据一些实施例的沿图6的截面C-C截取的制造半导体器件结构100的各个阶段的截面侧视图。图7D至图18D是根据一些实施例的沿图6的截面D-D截取的制造半导体器件结构100的各个阶段的截面侧视图。截面A-A位于鳍结构112(图4)中沿X方向的平面内。截面B-B位于牺牲栅极结构130中沿Y方向垂直于截面A-A的平面内。截面C-C位于S/D部件146(图13A)中沿Y方向垂直于截面A-A的平面内。截面D-D位于第二半导体层108中沿X方向的平面内。
在图8A-图8D中，沿X方向水平地去除半导体层堆叠件104的每个第二半导体层108的边缘部分。去除第二半导体层108的边缘部分形成空腔131。在一些实施例中，通过选择性湿蚀刻工艺去除第二半导体层108的部分。在第二半导体层108由SiGe制成并且第一半导体层106由硅制成的情况下，可以使用湿蚀刻剂(诸如但不限于氢氧化铵(NH4OH)、氢氧化四甲基铵(TMAH)、乙二胺邻苯二酚(EDP)或氢氧化钾(KOH)溶液)选择性地蚀刻第二半导体层108。
在图9A-图9D中，在去除每个第二半导体层108的边缘部分之后，在牺牲栅极结构130、第一半导体层106、第二半导体层108和牺牲栅极介电层132的暴露表面上共形地形成盖层143。在一些实施例中，盖层143进一步形成在衬底101的阱116的暴露部分上。盖层143用作蚀刻停止层，以防止蚀刻剂化学品(在随后去除第二半导体层108期间使用)穿透随后形成的内部间隔件144(图10A和图10B)。如果内部间隔件144断裂，则去除第二半导体层108的蚀刻工艺也可以去除随后形成的S/D部件146(图13A)。这是因为第二半导体层108的锗的原子百分比类似于或低于S/D部件146的材料(例如SiGe:B)的原子百分比。结果，S/D部件146可能被损坏或甚至被蚀刻工艺完全去除。在第二半导体层108和随后的内部间隔件144之间形成盖层143避免或最小化了在去除第二半导体层108期间对内部间隔件144的损坏，从而保护S/D部件146的完整性。盖层143和内部间隔件144的组合厚度应避免可靠性问题，诸如依赖于时间的介电击穿(TDDB)。
盖层143可以是在随后去除第二半导体层108期间能够承受化学侵蚀的任何合适的材料。在各种实施例中，盖层143由不同于栅极间隔件138的材料的介电材料制成。在一些实施例中，盖层143是氮化物。用于盖层143的合适材料可以包括但不限于SiN、SiCN、SiON、SiOCN或任何合适的氮化物基电介质。可以通过将牺牲栅极结构130、第一半导体层106、第二半导体层108、衬底101的阱106和牺牲栅极介电层132的部分转换成氮化物层来形成盖层143。例如，可以对牺牲栅极结构130、第一半导体层106、第二半导体层108、衬底101的阱106和牺牲栅极介电层132的暴露表面进行氮化工艺，诸如快速热氮化(RTN)工艺、高压氮化(HPN)工艺、去耦等离子体氮化(DPN)工艺。
在氮化工艺之后，可以对牺牲栅极介电层132的部分(诸如牺牲栅极介电层132的表面部分)进行氮化。在牺牲栅极介电层132是氧化硅(SiOx)(例如SiO2)的情况下，牺牲栅极介电层132的部分可以变成SiON。同样，第二半导体层108的部分(例如第二半导体层108的表面部分)可以在氮化工艺之后被氮化。在第二半导体层108是SiGe的情况下，第二半导体层108的部分可以变成SiGeN。
除了氮化牺牲栅极介电层132和第二半导体层108的部分之外，可以执行氮化工艺，以使栅极间隔件138被部分地或完全地氮化。例如，可以氮化栅极间隔件138的表面部分，如图9D所示的实施例。替代地，可以氮化栅极间隔件138的整个部分，如图9D-1所示的实施例。在一些实施例中，可以执行氮化工艺，使得第二半导体层108和牺牲栅极介电层132的部分被氮化，而栅极间隔件138未被氮化，例如如图9D-2所示的实施例。在一些实施例中，栅极间隔件138可以是多层结构，并且仅子层的部分被氮化。在一个示例性实施例中，栅极间隔件138可以包括第一子层138和设置在第一子层138a与第二半导体层108之间的第二子层138b。取决于应用，栅极间隔件138的第一子层138a可以是SiN，栅极间隔件138的第二子层138b可以是SiON。在一些情况下，在氮化工艺(例如，RTN工艺)之后，可以完全氮化第一子层138a(意味着第一子层138a中的氮含量增加)，而可以部分地氮化第二子层138b，如图9D-3所示的替代实施例。换句话说，第一子层138a(现在的外部盖层)可以具有第一氮含量，而第二子层138b(现在的内部盖层)可以具有小于第一氮含量的第二氮含量。在一些实施例中，未氮化的栅极间隔件138可以具有小于第二氮含量的第三氮含量。
在使用氮化工艺的各种实施例中，盖层143中的氮含量沿远离氮化层表面的方向逐渐降低。这适用于牺牲栅极介电层132、第二半导体层108和栅极间隔件138。
附加地和/或替代地，可以使用基于热或等离子体的氮化工艺在牺牲栅极结构130、第一半导体层106和第二半导体层108的暴露表面上沉积盖层143。也可以使用其他材料，诸如基于氧化物的电介质、基于碳的电介质或高k材料(例如，k值≥7的材料)或其任何组合。在这种情况下，盖层143可以是单层或多层结构，包括上面讨论的用于盖层143的任何材料，并且可以通过共形沉积工艺(例如ALD)沉积盖层143。可以选择前驱物以使共形沉积工艺成为选择性或非选择性沉积工艺。在一些实施例中，共形沉积工艺是非选择性工艺，这意味着在牺牲栅极结构130(例如，掩模层136和栅极间隔件138)、第一半导体层106、第二半导体层108、牺牲栅极介电层132以及可选的衬底101的阱116的暴露表面上整体地形成盖层143。
在一些实施例中，在牺牲栅极结构130、第一半导体层106、第二半导体层108、牺牲栅极介电层132以及可选的衬底101的阱116的暴露表面上整体地形成盖层143之后，可以执行蚀刻工艺，从而选择性地去除盖层143在第一半导体层106的暴露表面上的部分，将盖层143留在第二半导体层108、牺牲栅极结构130和牺牲栅极介电层132(未示出)的暴露表面上，如图9A-1所示的替代实施例。由于牺牲栅极结构130上的盖层143可以包括比第一半导体层106上的盖层143更高的氮含量(来自盖层143本身和由含氮材料制成的栅极间隔件138)，且蚀刻剂很难触及在空腔131内的盖层143，蚀刻工艺可以以比牺牲栅极结构130和第二半导体层108上的盖层143更快的速率去除第一半导体层106上的盖层143。结果，第一半导体层106上的整个盖层143被去除，而牺牲栅极结构130、第二半导体层108和牺牲栅极介电层132上的盖层143的部分被略微去除。一个示例性蚀刻工艺可以包括在约0℃至约50℃的腔室温度下、约100mTorr至约400mTorr的腔室压力和约100W至约400W的电源功率下，将牺牲栅极结构130、第一半导体层106、第二半导体层108、牺牲栅极介电层132以及可选地将衬底101的阱116的暴露表面暴露于氟(F)自由基。可以由使用一种或多种含氟前体的远程等离子体源引入氟自由基。合适的含氟前体可以包括但不限于四氟化碳(CF4)、三氟甲烷(CHF3)、氟化甲烷(CH3F)、二氟甲烷(CH2F2)、六氟乙烷(C2F6)、八氟环丁烷(C4F8)、六氟化丁二烯(C4F6)、八氟丙烷(C2F8)、六氟化硫(SF6)、三氟化氮(NF3)等。另一示例性蚀刻工艺可以包括在约20℃至约50℃的腔室温度下、以及约100mTorr至约500mTorr的腔室压力下，将牺牲栅极结构130、第一半导体层106、第二半导体层108、牺牲栅极介电层132以及可选地将衬底101的阱116的暴露表面暴露于氟化氢(HF)和氨(NH3)的气体混合物。在一些实施例中，HF和NH3可以以约1(HF)∶5(NH3)至约1(HF)：10(NH3)的流速比率流入工艺腔室。
在一些实施例中，执行蚀刻工艺以选择性地去除盖层143在牺牲栅极结构130和第一半导体层106的暴露表面上的部分，如图9A-2所示的替代实施例。一个示例性实施例可以包括使用来自NF3、H2和N2的自由基而从栅极间隔件138蚀刻氮化物基或碳化物基的盖层材料。替代地，可以执行沉积工艺，使得盖层143选择性地形成在第二半导体层108和牺牲栅极介电层132上，但不形成在牺牲栅极结构130、第一半导体层106和衬底101的阱116的暴露表面上。在一些实施例中，控制共形沉积工艺，以使盖层143选择性地形成在半导体材料(例如，第一半导体层106和第二半导体层108以及衬底101的阱116)上，但不形成在介电材料(例如掩模层136和栅极间隔件138)上，如图9A-3所示的替代实施例。
在任何情况下，盖层143的厚度T1(图9D)可以为约至约/>如果厚度T1小于约/>则盖层143可能不会有效地阻挡在去除第二半导体层108期间使用的蚀刻剂。另一方面，如果厚度T1大于/>则可能难以均匀地形成后续的高K介电层。此外，厚的盖层143也可能占据太多形成后续金属栅极所需的空间。由于第二半导体层108的边缘处的凹陷，这些区域处的氮化工艺或沉积工艺可能不太有效。因此，牺牲栅极结构130上的盖层143可以具有厚度T1，而第二半导体层108上的盖层143可以具有小于厚度T1的厚度T2。在这种情况下，厚度T1可以比厚度T2大大约5％至约20％。
在图9A所示的一个示例性实施例中，盖层143整体形成在栅极间隔件138、牺牲栅极介电层132(未示出)、第一半导体层106和第二半导体层108上。在使用RTN工艺的情况下，RTN工艺可以在约500℃至约800℃的温度下和约100Torr至约1000Torr的腔室压力下，使用含氮气体(例如NH3或者NH3和N2)作为反应气体，进行持续约30秒至约5分钟。如果温度低于约500℃，则层可能不会完全氮化。另一方面，如果温度大于约800℃，则第二半导体层108中的锗可能扩散到硅沟道(即，纳米片)中并降低器件的性能。如果腔室压力小于约10Torr，则层可能不会完全氮化。另一方面，如果腔室压力大于1000Torr，则第二半导体层108上的氮化膜的厚度可能太高，这占用了形成后续金属栅极所需的太多空间。
替代地，可以使用HPN工艺来形成盖层143。在这种情况下，可以在约1ATM至约25ATM的压力下和约300℃至约700℃的温度下，使用含氮气体作为工艺气体进行HPN工艺约1分钟至约10分钟。替代地，DPN工艺可以用于形成盖层143。在这种情况下，可以在约300W至约2000W的电源功率下，单独使用含氮气体、或含氮气体与氩气、氦气等的组合的工艺气体进行DPN工艺。合适的含氮气体可以包括但不限于氮气(N2)、氨(NH3)、一氧化二氮(N2O)等。
可以设想，位于和/或邻近于第二半导体层108的盖层143可以具有与凹陷的第二半导体层108的轮廓一致的形状。在图9D、图9D-1、图9D-2和图9D-3所示的实施例中，当从顶部观察时，盖层143被形成为具有弯曲轮廓(例如凹形)。在一些实施例中，当从顶部观察时，盖层143可以具有正方形或长方形形状，其可以根据凹陷的第二半导体层108的边缘轮廓而变化。
在图10A-图10D中，介电层144a沉积在盖层143上。介电层144a还填充通过去除第二半导体层108的边缘部分而提供的空腔131(图8A)。介电层144a可以由与盖层143的材料不同的介电材料制成。用于介电层144a的合适材料可以包括但不限于SiO2、Si3N4、SiC、SiCP、SiON、SiOC、SiCN、SiOCN和/或其他合适材料。也可以使用其他材料，例如k值小于约3.5的低k材料。可以通过共形沉积工艺(诸如ALD)形成介电层144a。与第一半导体层106(和衬底101的阱116)相邻的介电层144a的厚度T3可以在约1nm至约4nm的范围内，而与第二半导体层108相邻的介电层144a的厚度T4可以在约2nm至约10nm的范围。在一些实施例中，介电层144a是单层结构。在一些实施例中，介电层144a是包括本文讨论的两种或多种材料的多层结构。
在图11A-图11D中，执行蚀刻工艺，使得仅部分介电层144a保留在空腔131中(图9A)，以形成内部间隔件144。去除工艺可以是任何合适的蚀刻工艺，例如干蚀刻、湿蚀刻或其组合。蚀刻工艺可以使用蚀刻剂，该蚀刻剂选择性地去除介电层144a而实质上不去除盖层143。去除介电层144a的部分可以通过各向异性蚀刻来执行。在各向异性蚀刻工艺期间，空腔131内的介电层144a由第一半导体层106和盖层143保护。剩余的第二半导体层108沿X方向覆盖在内部间隔件144之间。
在一些替代实施例中，直到去除第二半导体层108的边缘部分并且在空腔131中沉积内部间隔件144(空腔131为由于去除第二半导体层108的边缘部分而形成的)之后，才形成盖层143。在这种情况下，可以通过如下方式形成盖层143：如上所述，对栅极间隔件138、牺牲栅极介电层132和内部间隔件144的暴露表面进行氮化工艺(例如，RTN工艺)，或者通过使用共形沉积工艺(例如ALD工艺)在栅极间隔件138、牺牲栅极介电层132和内部间隔件144的暴露表面上沉积盖层143。在任何情况下，图11D-1的实施例中的盖层143是形成在栅极间隔件138、牺牲栅极介电层132和内部间隔件144的暴露表面上的连续层。也就是说，第二半导体层108上的盖层143与栅极间隔件138、牺牲栅极介电层132和内部间隔件144上的盖层143共面或齐平，这与盖层143的部分设置在第二半导体层108和介电层144a之间的实施例相反。
在图12A-图12D中，执行去除工艺以选择性地从第一半导体层106和衬底101的阱116去除盖层143。去除工艺可以是选择性蚀刻工艺，选择性蚀刻工艺被配置为蚀刻盖层143而不蚀刻内部间隔件144。可以控制选择性蚀刻工艺的持续时间，使得在选择性蚀刻工艺完成时，设置在内部间隔件144与第一半导体层106和第二半导体层108之间且与内部间隔件144、第一半导体层106和第二半导体层108接触的盖层143仍然保留。在盖层143是SiN的情况下，去除工艺可以包括使用热磷酸(H3PO4)溶液以去除SiN。在盖层143包括SiN和SiO的情况下，去除工艺可以是两步工艺，其中第一蚀刻工艺包括H3PO4溶液以去除SiN，第二蚀刻工艺包括HF溶液以去除SiO。在一些实施例中，去除工艺可进一步从牺牲栅极结构130的顶部去除盖层143。
在一些替代实施例中，可以执行去除工艺(例如，通过时间控制)，以便进一步去除牺牲栅极结构130上的盖层143，如图12A-1所示。图12A-2示出了基于图9A-2的实施例的另一替代实施例，其中盖层143仅保留在内部间隔件144和第二半导体层108之间，并且也去除牺牲栅极结构130上的盖层143。
替代地或可选地，可以控制选择性蚀刻工艺的持续时间，以便不仅去除第一半导体层106的第一表面(即，沿Z方向的垂直表面)上的盖层143，但是第一半导体层106的第二表面(即，沿X方向的水平表面)上的盖层143的部分也被去除。在这种情况下，在内部间隔件144和第一半导体层106之间形成间隙。图12A-3示出了根据一些替代实施例的图12A-1的半导体器件结构100的部分的放大视图。在该实施例中，作为上述选择性蚀刻工艺的结果，在内部间隔件144和第一半导体层106之间形成间隙145。去除内部间隔件144和第一半导体层106之间的盖层143的部分导致盖层143夹在相邻的第一半导体层104之间并产生与第一半导体层106、第二半导体层108和内部间隔件114接触的大致C形或U形结构。间隙145随后可以填充有S/D部件146(图13A)。
在图13A-图13D中，外延S/D部件146形成在源极/漏极(S/D)区中。外延S/D部件146可以从第一半导体层106横向生长。外延S/D部件146可以包括用于n型FET的Si、SiP、SiC和SiCP的一个或多个层，或者用于p型FET，Si、SiGe、Ge的一个或多个层。外延S/D部件146可以通过使用选择性外延生长(SEG)、CVD、ALD或MBE的外延生长方法形成。在图12A的实施例适用的情况下，外延S/D部件146与第一半导体层106、内部间隔件144和盖层143的部分接触。在一些情况下，外延S/D部件146可以生长经过最顶层的半导体沟道，即牺牲栅极结构130下方的第一半导体层106，以与栅极间隔件138上的盖层143接触。牺牲栅极结构130下方的第二半导体层108通过内部间隔件144与外延S/D部件146分离。外延S/D部件146可以垂直地和水平地生长以形成刻面，其可以对应于用于第一半导体层106的材料的晶面。在一些情况下，如图13C所示的一个示例，鳍结构的外延S/D部件146可以生长并与相邻鳍结构的外延S/D部件144合并。
外延S/D部件146可以是S/D区。例如，位于牺牲栅极结构130的一侧上的一对外延S/D部件146中的一个可以是源极区，而位于牺牲栅结构130的另一侧上的一对外延S/D部件146中的另一个可以是漏极区。一对S/D外延部件146包括由沟道(即，第一半导体层106)连接的源极外延部件146和漏极外延部件146。取决于上下文，源极/漏极区可以单独地或共同地指源极或漏极。在本公开中，源极和漏极可互换使用，其结构基本相同。
在图14A-图14D中，接触蚀刻停止层(CESL)162共形地形成在半导体器件结构100的暴露表面上。CESL 162覆盖盖层143的侧壁(如果未去除)、牺牲栅极结构130的顶面、绝缘材料118、外延S/D部件146和半导体层堆叠件104的暴露表面。CESL 162可以包括含氧材料或含氮材料，诸如氮化硅、碳氮化硅、氮氧化硅、氮化碳、氧化硅、碳氧化硅等或其组合，并且可以通过CVD、PECVD、ALD或任何合适的沉积技术形成。接下来，在半导体器件结构100上的CESL 162上形成第一层间介电(ILD)层164。用于第一ILD层164的材料可以包括包含Si、O、C和/或H的化合物，诸如氧化硅、TEOS氧化物、SiCOH和SiOC。诸如聚合物的有机材料也可以用于第一ILD层164。第一ILD层164可以通过PECVD工艺或其他合适的沉积技术来沉积。在一些实施例中，在形成第一ILD层164之后，可以对半导体器件结构100进行热处理以退火第一ILD层164。
在图15A-图15D中，在形成第一ILD层164之后，对半导体器件结构100执行平坦化操作，诸如CMP，直到暴露牺牲栅电极层134。
在图16A-图16D中，依次去除牺牲栅极结构130和第二半导体层108。牺牲栅极结构130和半导体层108的去除在栅极间隔件138之间和相邻的第一半导体层106之间形成开口166。第一ILD层164在去除工艺期间保护外延S/D部件146。可以使用等离子体干蚀刻和/或湿蚀刻去除牺牲栅极结构130。牺牲栅电极层134可以首先通过任何适当的工艺(例如干蚀刻、湿蚀刻或其组合)去除，然后也可以通过任何适当的工艺(例如干蚀刻、湿蚀刻或其合作)去除牺牲栅极介电层132。在一些实施例中，可以使用诸如四甲基氢氧化铵(TMAH)溶液的湿蚀刻剂来选择性地去除牺牲栅电极层134，但不去除栅极间隔件138、第一ILD层164、CESL 162和盖层143。
去除牺牲栅极结构130暴露了第一半导体层106、第二半导体层108和内部间隔件144上的盖层143。然后执行蚀刻工艺，蚀刻工艺可以是任何合适的蚀刻工艺，诸如干蚀刻、湿蚀刻或其组合，以去除第二半导体层108。蚀刻工艺可以是选择性蚀刻工艺，其去除第二半导体层108，但不去除盖层143、栅极间隔件138、第一ILD层164、CESL 162和第一半导体层106。在第二半导体层108由SiGe或Ge制成并且第一半导体层106由Si制成的情况下，在选择性湿蚀刻工艺中使用的化学物质去除SiGe，同时基本上不影响Si、栅极间隔件138、盖层143、内部间隔件144、第一ILD层164和CESL 162的介电材料。在一个实施例中，可以使用诸如但不限于氢氟酸(HF)、硝酸(HNO3)、盐酸(HCl)、磷酸(H3PO4)的湿蚀刻剂，诸如氟基气体(例如F2)或氯基气体(例如Cl2)的干蚀刻剂或任何合适的各向同性蚀刻剂来去除第二半导体层108。在完成蚀刻工艺后，第一半导体层106的未被内部间隔件144和盖层143覆盖的部分在开口166中暴露。
在一些实施例中，可以与本公开的任何其他实施例相结合的是，牺牲栅极结构130的去除也可以去除内部间隔件144上暴露的盖层143的部分。在这种情况下，栅极间隔件138和外延S/D部件146之间的盖层143可以具有厚度T5，而内部间隔件144上的盖层143可以具有小于厚度T5的厚度T6，如图16D所示。在一些实施例中，可以执行去除工艺，使得栅极间隔件138和内部间隔件144之间的盖层143可以具有小于厚度T5但大于厚度T6的厚度T7。
在一些实施例中，可以与本公开的任何其他实施例相结合的是，作为图16D-1所示的替代实施例，在去除牺牲栅极结构130期间使用的蚀刻剂可以去除内部间隔件144上暴露的盖层143，从而暴露出内部间隔件144的部分。这可能是有利的，因为它为后续的栅电极层182(图18D-1)提供了更多的空间。图16D-2示出了在去除牺牲栅极结构130之后基于图11D-1的替代实施例的实施例。在可以与本公开的任何其他实施例相结合的该实施例中，在去除牺牲栅极结构130期间使用的蚀刻剂也可以完全去除牺牲栅极介电层132，留下由栅极间隔件138、盖层143和内部间隔件144限定的凹部167。基于图11D-1的替代实施例，图16D-3示出了在去除牺牲栅极结构130之后的另一实施例。在可以与本公开的任何其他实施例相结合的该实施例中，在去除牺牲栅极结构130期间使用的蚀刻剂可能不会完全去除牺牲栅极介电层132，从而留下牺牲栅极介电层132的部分保留在栅极间隔件138、盖层143和内部间隔件144之间并与栅极间隔件138、盖层143和内部间隔件144接触。
在图17A-图17D中，形成了替换栅极结构190。替换栅极结构190可各自包括栅极介电层180和栅电极层182。在一些实施例中，可以在栅极介电层180和第一半导体层106之间形成界面层(IL)(未示出)。IL也可以形成在衬底101的暴露表面上。IL可以包括通过第一半导体层106的热氧化或化学氧化形成的氧化物(例如，氧化硅)、氮化物(例如，氮化硅、氮氧化硅、氮氧化物等)和/或介电层(例如，硅酸铪)或由其制成。接下来，在半导体器件结构100的暴露表面上(例如，在IL(如果有的话)、栅极间隔件138的侧壁、第一ILD层164的顶面、CESL 162的顶面和盖层143的顶面上)形成栅极介电层180。栅极介电层180可以由化学上不同于牺牲栅极介电层132的材料形成。栅极介电层180可以包括高k介电材料或由其制成，高k介电材料为诸如氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铝铪(HfAlO)、氧化镧铪(HfLaO)、氧化锆铪(HfZrO)、氧化钽铪(HfTaO)、氧化镧(LaO)、氧化铝(AlO)、氧化铝硅(AlSiO)、氧化锆(ZrO)、氧化钛(TiO)、氧化钽(Ta2O5)、氧化钇(Y2O3)、氮氧化硅(SiON)或其他合适的高k材料。栅极介电层180可以是通过共形工艺(例如ALD工艺、PECVD工艺、分子束沉积(MBD)工艺等)或其组合形成的共形层。栅极介电层180的厚度可以在约0.3nm至约5nm的范围内。
在形成IL(如果有的话)和栅极介电层180之后，在栅极介电层180上形成栅电极层182。栅电极层182填充开口166(图16A)并围绕每个第一半导体层106的部分。栅电极层182包括一层或多层的导电材料，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、WCN、TiAl、TiTaN、TiAlN、TaN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或其组合。栅电极层182可以通过PVD、CVD、ALD、电镀或其他合适的方法形成。在一些实施例中，一个或多个可选的共形层(未示出)可以共形地(如果多于一个，则顺序地)沉积在栅极介电层180和栅电极层182之间。一个或多个可选的共形层可以包括一个或多个阻挡层和/或盖层以及一个或多个功函数调谐层。一个或多个阻挡层和/或盖层可以包括或者是：氮化物，如氮化硅、氮化碳、氮化钽铝和/或氮化钛铝；碳化物，如氮化碳和/或氮化钨；等等；或其组合。一个或多个功函数调谐层可以包括或者是：氮化物，如氮化硅、氮化碳、氮化铝；碳化物，如氮化碳和/或碳化钨、碳化钛铝、碳化钽铝；钴；铂；等等；或其组合。
栅电极层182、一个或多个可选的共形层(如果有的话)以及栅极介电层180在第一ILD层164、CESL 162、盖层143(如果有的的话)和栅极间隔件138的顶面上方的部分可以通过平坦化工艺(如CMP工艺)去除。在CMP工艺之后，第一ILD层164、CESL 162、栅极间隔件138、盖层143和栅电极层182的顶面基本上共面。
在图18A-图18D中，穿过第一ILD层164和CESL 162形成接触开口，以暴露外延S/D部件146。然后，在S/D外延部件146上形成硅化物层184，并在接触开口中的硅化物层184上形成源极/漏极(S/D)接触件186。S/D接触件186可以包括导电材料，诸如Ru、Mo、Co、Ni、W、Ti、Ta、Cu、Al、TiN或TaN。虽然未示出，但是在形成S/D接触件186之前，可以在接触开口的侧壁上形成阻挡层(例如，TiN、TaN等)。
在形成接触开口之后，在外延S/D部件146上形成硅化物层184。硅化物层184将外延S/D部件146导电耦合到后续形成在接触开口中的S/D接触件186。硅化物层184可以通过在外延S/D部件146上沉积金属源层并执行快速热退火工艺来形成。在快速退火工艺期间，外延S/D部件146上的金属源层的部分与外延S/D结构146中的硅反应以形成硅化物层184。然后，去除金属源层的未反应部分。硅化物层184可以包括金属或金属合金硅化物，并且金属包括贵金属、难熔金属、稀土金属、它们的合金或它们的组合。接下来，在接触开口中形成导电材料并形成S/D接触件186。导电材料可以由包括Ru、Mo、Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN中的一种或多种的材料制成。虽然未示出，但是在形成S/D接触件186之前，可以在接触开口的侧壁上形成阻挡层(例如，TiN、TaN等)。然后，执行诸如CMP的平坦化工艺以去除导电材料的过量沉积并暴露栅电极层182的顶面。
如图18D所示，两个相邻的第一半导体层106之间的盖层143可以包括第一部分143a、第二部分143b和第三部分143c，第三部分143c在第一部分143a与第二部分143b之间延伸。第一部分143a设置在外延S/D部件146和栅极间隔件138之间并与外延S/D部件146和栅极间隔件138接触。第二部分143b设置在栅极介电层180和内部间隔件144之间并与栅极介电层180和内部间隔件144接触。第三部分143c设置在内部间隔件144和栅极间隔件138之间并与内部间隔件144和栅极间隔件138接触。
图18D-1示出了基于图16D-1的替代实施例的实施例。图18D-1的实施例与图18D的实施例相似，除了去除了第二部分143b。因此，栅极介电层180的部分与内部间隔件144直接接触。换言之，内部间隔件144与外延S/D部件146、盖层143的第三部分143c以及栅极介电层180接触。在一些实施例中，第三部分143c延伸到使得第三部分143设置在栅极介电层180和内部间隔件144之间并与栅极介电层180和内部间隔件144接触的位置。
图18D-2示出了基于图16D-2的替代实施例的实施例。在该实施例中，盖层143的部分与栅极介电层180接触。栅极间隔件138设置在盖层143和栅极介电层180之间。内部间隔件144的一侧与盖层143接触，而其余表面与栅极介电层180接触。具体地，栅极介电层180与盖层143、栅极间隔件138、内部间隔件144和栅电极层182接触。此外，盖层143基本上与栅极间隔件138、内部间隔件144和栅极介电层180的部分共面。
图18D-3示出了基于图16D-3的替代实施例的实施例。该实施例类似于图18D-2的实施例，除了牺牲栅极介电层132保持与内部间隔件144相邻。具体地，牺牲栅极介电层132由盖层143、栅极间隔件138、栅极介电层180和内部间隔件144包围，并与盖层143、栅极间隔件138、栅极介电层180和内部间隔件144接触。
应当理解，半导体器件结构100可以经历进一步的互补金属氧化物半导体(CMOS)和/或后端制程(BEOL)工艺，以形成各种部件(诸如晶体管、接触件/通孔、互连金属层、介电层、钝化层、或其他类似部件)。半导体器件结构100还可以在衬底101的背侧上包括背侧接触件(未示出)，使得外延S/D部件146的源极或漏极通过背面接触件连接到背侧电源轨(例如，正电压VDD或负电压VSS)。
本文描述的各种实施例或示例提供了优于现有技术的多个优点。根据本公开的实施例，通过氮化工艺在内部间隔件和纳米结构沟道之间提供基于氮化物的盖层，可以防止对纳米结构沟道场效应晶体管的S/D部件的线释放引起的损伤。盖层可以有效地延缓纳米结构形成过程中使用的蚀刻剂化学物质，从而保护外延S/D部件的完整性。已经观察到，盖层可以将外延S/D部件中的缺陷量从超过约1×106/cm2减少到小于1×104/cm2。盖层增加了内部间隔件的物理厚度，并有助于避免可靠性问题(例如，TDDB)。
一个实施例是半导体器件结构。该结构包括：多个半导体层，垂直堆叠在衬底上方；源极/漏极部件，与多个半导体层中的每个接触；内部间隔件，设置在两个相邻的半导体层之间；栅电极层，围绕多个半导体层中的每个的部分；栅极介电层，设置在半导体层和栅电极层之间；栅极间隔件，与栅极介电层的部分接触。半导体器件结构还包括第一盖层，第一盖层包括：第一部分，设置在源极/漏极部件和栅极间隔件之间并且与源极/漏极部件和栅极间隔件接触；和第二部分，设置在栅极间隔件和内部间隔件之间并且与栅极间隔件和内部间隔件接触。
在上述半导体器件结构中，延伸第二部分，使得第二部分设置在栅极介电层和内部间隔件之间并且与栅极介电层和内部间隔件接触。
在上述半导体器件结构中，栅极介电层的部分设置在内部间隔件和栅电极层之间并且与内部间隔件和栅电极层接触。
在上述半导体器件结构中，栅极介电层的部分设置在栅极间隔件和栅电极层之间并且与栅极间隔件和栅电极层接触。
在上述半导体器件结构中，第一盖层还包括：第三部分，设置在内部间隔件和栅极介电层之间并且与内部间隔件和栅极介电层接触。
在上述半导体器件结构中，第一盖层的第三部分具有弯曲轮廓。
在上述半导体器件结构中，第一盖层的部分设置在内部间隔件和半导体层之间并且与内部间隔件和半导体层接触。
在上述半导体器件结构中，还包括：接触蚀刻停止层(CESL)，设置在源极/漏极部件上方；和第二盖层，设置在栅极间隔件和CESL之间并且与栅极间隔件和CESL接触。
在上述半导体器件结构中，第一盖层和第二盖层由氮化物基材料形成。
另一个实施例是半导体器件结构。该结构包括：多个半导体层，垂直堆叠在衬底上方；源极/漏极部件，与多个半导体层中的每个接触；第一栅极介电层，围绕多个半导体层中的每个的部分；第一盖层，设置在源极/漏极部件和第一栅极介电层之间，其中，第一盖层具有与源极/漏极部件接触的第一侧。该结构还包括：栅极间隔件，设置在第一栅极介电层和第一盖层的第二侧之间并且与在第一栅极介电层和第一盖层的第二侧接触；以及内部间隔件，设置在第一栅极介电层和第一盖层的第二侧之间并且与第一栅极介电层和第一盖层的第二侧接触。
在上述半导体器件结构中，还包括：栅电极层，围绕多个半导体层中的每个的部分；以及第二栅极介电层，设置在源极/漏极部件和栅电极层之间。
在上述半导体器件结构中，第二栅极介电层与第一栅极介电层和第一盖层的第二侧接触，其中，第二栅极介电层由化学上不同于第一栅极介电层的材料制成。
在上述半导体器件结构中，第二栅极介电层还与栅极间隔件和内部间隔件接触。
在上述半导体器件结构中，第一盖层围绕半导体层中的至少一个的部分。
在上述半导体器件结构中，还包括：接触蚀刻停止层(CESL)，设置在源极/漏极部件上方；以及第二盖层，设置在CESL和栅极间隔件之间。
在上述半导体器件结构中，第一盖层和第二盖层由氮化物基材料形成。
在上述半导体器件结构中，第二盖层设置在CESL和栅极间隔件之间并且与CESL和栅极间隔件接触。
在上述半导体器件结构中，第二盖层还包括：第一子层，与第一栅极介电层接触，其中，第一子层具有第一氮含量；第二子层，设置在栅极间隔件和第一子层之间并且与栅极间隔件和第一子层接触，第二子层具有小于第一氮含量的第二氮含量。
另一实施例是形成半导体器件结构的方法。该方法包括：在衬底上方形成半导体层堆叠件，半导体层堆叠件包括交替堆叠的多个第一半导体层和多个第二半导体层；由半导体层堆叠件和衬底形成鳍结构；在鳍结构的部分上方形成牺牲栅极结构和栅极间隔件；去除鳍结构的未由牺牲栅极结构和栅极间隔件覆盖的部分，以暴露衬底的部分；去除第二半导体层的边缘部分以在相邻的第一半导体层之间形成空腔；在第一半导体层和第二半导体层以及栅极间隔件中的每个的暴露表面上形成盖层；在盖层上形成内部间隔件；在牺牲栅极结构和栅极间隔件的相对侧上形成源极/漏极部件，其中，源极/漏极部件与内部间隔件接触。该方法还包括：去除牺牲栅极结构和多个第二半导体层以暴露多个第一半导体层和盖层的部分；去除盖层的部分以暴露内部间隔件的部分；以及形成栅电极层以围绕多个第一半导体层中的至少一个的暴露部分，其中，栅电极层通过盖层与内部间隔件分离。
在上述方法中，还包括：在形成栅电极层之前，形成栅极介电层以围绕多个第一半导体层中的每个的部分，其中，内部间隔件与栅极介电层的部分直接接触。
在上述方法中，通过对第一半导体层和第二半导体层中的每个以及栅极间隔件的暴露表面进行氮化工艺来形成盖层。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种半导体器件结构，包括：
多个半导体层，垂直堆叠在衬底上方；
源极/漏极部件，与所述多个半导体层中的每个接触；
内部间隔件，设置在两个相邻的半导体层之间；
栅电极层，围绕所述多个半导体层中的每个的部分；
栅极介电层，设置在所述半导体层和所述栅电极层之间；
栅极间隔件，与所述栅极介电层的部分接触；以及
第一盖层，所述第一盖层包括：
第一部分，设置在所述源极/漏极部件和所述栅极间隔件之间，并且与所述源极/漏极部件和所述栅极间隔件接触；和
第二部分，设置在所述栅极间隔件和所述内部间隔件之间，并且与所述栅极间隔件和所述内部间隔件接触。
2.根据权利要求1所述的半导体器件结构，其中，延伸所述第二部分，使得所述第二部分设置在所述栅极介电层和所述内部间隔件之间并且与所述栅极介电层和所述内部间隔件接触。
3.根据权利要求2所述的半导体器件结构，其中，所述栅极介电层的部分设置在所述内部间隔件和所述栅电极层之间并且与所述内部间隔件和所述栅电极层接触。
4.根据权利要求3所述的半导体器件结构，其中，所述栅极介电层的部分设置在所述栅极间隔件和所述栅电极层之间并且与所述栅极间隔件和所述栅电极层接触。
5.根据权利要求1所述的半导体器件结构，其中，所述第一盖层还包括：
第三部分，设置在所述内部间隔件和所述栅极介电层之间并且与所述内部间隔件和所述栅极介电层接触。
6.根据权利要求5所述的半导体器件结构，其中，所述第一盖层的所述第三部分具有弯曲轮廓。
7.根据权利要求1所述的半导体器件结构，其中，所述第一盖层的部分设置在所述内部间隔件和所述半导体层之间并且与所述内部间隔件和所述半导体层接触。
8.根据权利要求1所述的半导体器件结构，还包括：
接触蚀刻停止层，设置在所述源极/漏极部件上方；和
第二盖层，设置在所述栅极间隔件和所述接触蚀刻停止层之间并且与所述栅极间隔件和所述接触蚀刻停止层接触。
9.一种半导体器件结构，包括：
多个半导体层，垂直堆叠在衬底上方；
源极/漏极部件，与所述多个半导体层中的每个接触；
第一栅极介电层，围绕所述多个半导体层中的每个的部分；
第一盖层，设置在所述源极/漏极部件和所述第一栅极介电层之间，其中，所述第一盖层具有与所述源极/漏极部件接触的第一侧；
栅极间隔件，设置在所述第一栅极介电层和所述第一盖层的第二侧之间并且与在所述第一栅极介电层和所述第一盖层的所述第二侧接触；以及
内部间隔件，设置在所述第一栅极介电层和所述第一盖层的所述第二侧之间并且与所述第一栅极介电层和所述第一盖层的所述第二侧接触。
10.一种形成半导体器件结构的方法，包括：
在衬底上方形成半导体层堆叠件，所述半导体层堆叠件包括交替堆叠的多个第一半导体层和多个第二半导体层；
由所述半导体层堆叠件和所述衬底形成鳍结构；
在所述鳍结构的部分上方形成牺牲栅极结构和栅极间隔件；
去除所述鳍结构的未由所述牺牲栅极结构和所述栅极间隔件覆盖的部分，以暴露所述衬底的部分；
去除所述第二半导体层的边缘部分以在相邻的第一半导体层之间形成空腔；
在所述第一半导体层和所述第二半导体层以及所述栅极间隔件中的每个的暴露表面上形成盖层；
在所述盖层上形成内部间隔件；
在所述牺牲栅极结构和所述栅极间隔件的相对侧上形成源极/漏极部件，其中，所述源极/漏极部件与所述内部间隔件接触；
去除所述牺牲栅极结构和所述多个第二半导体层以暴露所述多个第一半导体层和所述盖层的部分；
去除所述盖层的部分以暴露所述内部间隔件的部分；以及
形成栅电极层以围绕所述多个第一半导体层中的至少一个的暴露部分，其中，所述栅电极层通过所述盖层与所述内部间隔件分离。
CN202311098229.9A 2022-08-30 2023-08-29 半导体器件结构及其形成方法 Pending CN117276277A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US63/402,107 2022-08-30
US63/435,725 2022-12-28
US18/101,254 2023-01-25
US18/101,254 US20240072114A1 (en) 2022-08-30 2023-01-25 Semiconductor device having nanosheet transistor and methods of fabrication thereof

Publications (1)

Publication Number Publication Date
CN117276277A true CN117276277A (zh) 2023-12-22

Family

ID=89220503

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311098229.9A Pending CN117276277A (zh) 2022-08-30 2023-08-29 半导体器件结构及其形成方法

Country Status (1)

Country Link
CN (1) CN117276277A (zh)

Similar Documents

Publication Publication Date Title
TWI655776B (zh) 半導體元件與其形成方法
US10811515B2 (en) Methods of fabricating semiconductor devices having air-gap spacers
CN113113493B (zh) 半导体器件和形成半导体器件的方法
CN114512442A (zh) 半导体装置
US11380776B2 (en) Field-effect transistor device with gate spacer structure
CN111128735A (zh) 半导体元件的形成方法
CN113380706A (zh) 具有前侧和后侧的半导体结构及其形成方法
US11152475B2 (en) Method for forming source/drain contacts utilizing an inhibitor
CN113113468A (zh) 半导体器件和半导体结构
CN113745215A (zh) 半导体结构、半导体器件及其形成方法
US11961887B2 (en) Semiconductor device having nanosheet transistor and methods of fabrication thereof
TWI809411B (zh) 積體電路結構及其製造方法
CN115084029A (zh) 半导体装置的形成方法
CN117276277A (zh) 半导体器件结构及其形成方法
US20240072114A1 (en) Semiconductor device having nanosheet transistor and methods of fabrication thereof
TWI841231B (zh) 形成半導體裝置結構的方法
US20230361201A1 (en) Semiconductor device having nanostructure transistor and methods of fabrication thereof
US11978674B2 (en) Semiconductor device structure and methods of forming the same
US20240096997A1 (en) Semiconductor device structure and methods of forming the same
KR102575956B1 (ko) 집적 회로 구조체 및 그 제조 방법
US11670691B2 (en) Method for forming source/drain contacts utilizing an inhibitor
US11901410B2 (en) Semiconductor devices and methods of manufacture
US20240178302A1 (en) Semiconductor device with protective gate structure and methods of fabrication thereof
KR20220108693A (ko) 게이트 콘택트 구조체
CN115084220A (zh) 半导体装置结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination