CN117253856A - 半导体结构及其形成方法 - Google Patents
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Classifications
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体结构及其形成方法，所述方法在对栅介质层执行沉积后退火处理之前，形成保形覆盖所述栅介质层的保护层，以在后续对所述栅介质层执行沉积后退火处理的过程中提高所述栅介质层的结晶温度，从而可以在后续对所述栅介质层执行沉积后退火处理的过程中防止所述栅介质层产生结晶，故可以提高所形成的栅介质层的性能，相应可以提高所形成的半导体结构的性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体晶体管朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体晶体管目前正被广泛应用，因此随着半导体晶体管的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。
为了更好的适应晶体管尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)、全包围栅极(Gate-all-around，GAA)晶体管等。其中，全包围栅极晶体管包括垂直全包围栅极晶体管和水平全包围栅极晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，以提高所形成的半导体结构的性能。
为解决上述问题，本发明提供了一种半导体结构的形成方法，包括：
提供基底，所述基底包括栅极结构和位于栅极结构之间的介电层；
去除所述栅极结构，形成位于所述介电层中的栅极沟槽；
在所述栅极沟槽的底部和侧壁形成栅介质层；
形成保形覆盖所述保护层的栅介质层，所述保护层用于在对所述栅介质层执行沉积后退火处理过程中提高所述栅介质层的结晶温度；
形成所述保护层之后，对所述栅介质层执行沉积后退火处理；
对所述栅介质层执行沉积后退火处理去之后，去除所述保护层；
在所述栅介质层上形成填充所述栅极沟槽的金属栅极。
可选地，所述基底包括器件区，且所述基底还包括衬底、凸出于所述器件区的所述衬底的鳍部和位于所述鳍部上的一个或多个堆叠的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，所述栅极结构横跨所述鳍部和所述沟道叠层；
去除所述栅极结构之后，去除所述栅极沟槽露出的牺牲层，形成悬空的沟道层和与所述栅极沟槽连通的通槽；
在所述栅极沟槽的底部和侧壁形成栅介质层的过程中，所述栅介质层还包围所述悬空的沟道层；
形成金属栅极的过程中，所述金属栅极还填充所述通槽。
可选地，所述器件区用于形成第一类型晶体管或第二类型晶体管，所述第一类型晶体管和所述第二类型晶体管的掺杂类型不同。
可选地，所述栅介质层为高k栅介质层；
当所述器件区用于形成PMOS晶体管时，所述保护层的材料为氧化铝；
当所述器件区用于形成NMOS晶体管时，所述保护层的材料为氧化镧。
可选地，去除所述保护层之后且形成所述金属栅极之前，所述方法还包括：
形成位于所述器件区的所述栅介质层上的功函数层。
可选地，所述功函数层的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中至少一种。
可选地，形成所述栅极结构之后，且形成所述栅极沟槽之前，所述方法还包括：
刻蚀所述器件区的栅极结构两侧的沟道叠层，在所述器件区的栅极结构两侧的沟道叠层内形成露出所述鳍部的凹槽；
在所述凹槽内形成源漏掺杂层。
可选地，形成所述凹槽之后且形成所述源漏掺杂层之前，所述方法还包括：
沿预设方向刻蚀所述凹槽侧壁露出的部分厚度的牺牲层，形成沟槽，所述沟槽由所述鳍部上相邻所述沟道层与剩余的牺牲层围成，或由所述鳍部、与所述鳍部相邻的沟道层及剩余的牺牲层围成，所述预设方向为平行于所述衬底且与所述栅极结构的延伸方向相垂直的方向；
在所述沟槽内形成内壁层。
可选地，形成所述凹槽的步骤包括：
在所述栅极结构的侧壁形成侧墙层；以所述栅极结构和所述侧墙层为掩膜，刻蚀所述栅极结构两侧的沟道层，形成位于所述器件区的栅极结构两侧的沟道叠层内的凹槽。
可选地，形成所述凹槽的工艺包括各向异性的干法刻蚀工艺。
可选地，所述侧墙层的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中一种或多种。
可选地，所述沟道层的材料为硅，所述牺牲层的材料为硅锗。
可选地，所述栅极结构的材料包括多晶硅。
可选地，去除所述保护层的工艺为湿法刻蚀工艺。
相应地，本发明实施例还提供了一种半导体结构，包括：
基底，所述基底包括介电层和位于所述介电层中的栅极沟槽；
栅介质层，位于所述栅极沟槽的顶部和侧壁，且所述栅介质层中具有用于调节阈值电压的偶极子；
金属栅极，位于所述栅介质层上且填充所述栅极沟槽。
可选地，所述基底包括器件区，且所述基底还包括衬底、位于所述位于衬底上的鳍部和位于所述鳍部上的一个或多个沟道结构层，所述沟道结构层包括位于所述器件区上悬空的沟道层；
所述栅介质层，横跨沟道结构层且包围所述沟道层；
金属栅极，位于所述栅介质层上且横跨所述鳍部和沟道结构层且包围所述沟道层；所述栅介质层和所述金属栅极作为器件栅极；
源漏掺杂层，位于所述器件栅极两侧的沟道结构层中；
层间介质层，位于所述源漏掺杂层的顶部，且覆盖所述器件栅极的侧壁。
可选地，所述器件区用于形成第一类型晶体管或第二类型晶体管，所述第一类型晶体管和所述第二类型晶体管的掺杂类型不同。
可选地，所述栅介质层为高k栅介质层；
当所述器件区用于形成PMOS晶体管时，所述偶极子为铝偶极子；
当所述器件区用于形成NMOS晶体管时，所述偶极子为镧偶极子。
可选地，所述半导体结构，还包括：
内壁层，位于所述源漏掺杂层与所述器件栅极之间。
可选地，所述半导体结构还包括：
功函数金属层，位于所述栅介质层与所述金属栅极之间。
与现有技术相比，本发明的技术方案具有以下优点：
本发明实施例提供的一种半导体结构的形成方法包括：提供基底，所述基底包括栅极结构和位于栅极结构之间的介电层；去除所述栅极结构，形成位于所述介电层中的栅极沟槽；在所述栅极沟槽的底部和侧壁形成栅介质层；形成保形覆盖所述保护层的栅介质层，所述保护层用于在对所述栅介质层执行沉积后退火处理过程中提高所述栅介质层的结晶温度；形成所述保护层之后，对所述栅介质层执行沉积后退火处理；对所述栅介质层执行沉积后退火处理去之后，去除所述保护层；在所述栅介质层上形成填充所述栅极沟槽的金属栅极。
可以看出，在对栅介质层执行沉积后退火处理之前，形成保形覆盖所述栅介质层的保护层，以在后续对所述栅介质层执行沉积后退火处理的过程中提高所述栅介质层的结晶温度，从而可以有效避免所述栅介质层在沉积后退火处理的过程中产生结晶，故可以提高所形成的栅介质层的性能，相应可以提高所形成的半导体结构的性能。
附图说明
图1至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，现有的半导体结构存在着性能较低的问题。
具体地，在形成器件栅极的过程中，形成栅介质层之后，对栅介质层执行沉积后退火工艺，导致栅介质层在高温条件下产生结晶，影响了所形成的栅介质层的性能，进而导致所形成的半导体结构的性能较低。
为解决上述问题，本发明实施例提供了一种半导体结构的形成方法包括：提供基底，所述基底包括栅极结构和位于栅极结构之间的介电层；去除所述栅极结构，形成位于所述介电层中的栅极沟槽；在所述栅极沟槽的底部和侧壁形成栅介质层；形成保形覆盖所述保护层的栅介质层，所述保护层用于在对所述栅介质层执行沉积后退火处理过程中提高所述栅介质层的结晶温度；形成所述保护层之后，对所述栅介质层执行沉积后退火处理；对所述栅介质层执行沉积后退火处理去之后，去除所述保护层；在所述栅介质层上形成填充所述栅极沟槽的金属栅极。
可以看出，在对栅介质层执行沉积后退火处理之前，形成保形覆盖所述栅介质层的保护层，以在后续对所述栅介质层执行沉积后退火处理的过程中提高所述栅介质层的结晶温度，从而可以有效避免所述栅介质层在沉积后退火处理的过程中产生结晶，故可以提高所形成的栅介质层的性能，相应可以提高所形成的半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参见图1，提供基底(未标示)，所述基底具有相邻的第一器件区I和第二器件区II，所述基底包括衬底10和位于所述第一器件区I的衬底10上凸出的第一鳍部11和位于所述第二器件区II的衬底10上凸出的第二鳍部12。
所述基底为形成具有全包围栅极(Gate-all-around，GAA)结构的晶体管提供工艺平台。
本实施例中，所述基底为立体结构。具体地，所述基底包括衬底10和凸出于所述衬底10的第一鳍部11和第二鳍部12。
本实施例中，所述衬底10为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。此外，所述衬底的材料还可以是适宜于工艺需要或易于集成的材料。
所述第一器件区I用于形成第一类型晶体管，第二器件区II用于形成第二类型晶体管，第一类型晶体管和第二类型晶体管的掺杂类型不同。其中，第一类型和第二类型指的是晶体管的掺杂类型，也就是指晶体管中源漏掺杂层的掺杂类型。
本实施例中，所述第一器件区I用于形成PMOS晶体管，所述第二器件区II用于形成NMOS晶体管。在其他实施例中，所述第一器件区还能够用于形成NMOS晶体管，所述第二器件区还能够用于形成PMOS晶体管。
本实施例中，第一鳍部11与第二鳍部12的材料与衬底10的材料相同。具体地，第一鳍部11第二鳍部12的材料为硅。
参见图2，在所述衬底10上形成覆盖所述第一鳍部11和所述第二鳍部12一个或多个堆叠的沟道叠层20，所述沟道叠层20包括牺牲层21和位于所述牺牲层21上的沟道层22。
沟道叠层20为后续形成位于第一器件区I和第二器件区II上悬空的沟道层提供基础。
具体地，所述牺牲层21用于支撑所述沟道层22，从而为后续实现第一器件区I和第二器件区II上悬空的所述沟道层22提供工艺基础，并为后续第一器件栅极和第二器件栅极的形成占据部分空间位置。
为了在后续去除所述牺牲层21的过程中，能够有效降低所述牺牲层21的去除工艺对所述沟道层22的影响，牺牲层21应选取相对于所述沟道层22具有较高刻蚀选择速率的材料。本实施例中，所述牺牲层21的材料为硅锗，所述沟道层22的材料为硅。
本实施例中，所述沟道叠层20形成于所述衬底10上，并覆盖第一鳍部11和第二鳍部12，以为后续形成位于第一鳍部11和第二鳍部12上悬空的沟道层提供基础。
形成所述沟道叠层20的步骤包括：在所述衬底10上形成一个或多个堆叠的沟道材料叠层(图未示)，所述沟道材料叠层还覆盖所述第一鳍部11和第二鳍部12，所述沟道材料层叠层包括牺牲材料层(图未示)和位于所述牺牲材料层上的沟道材料层(图未示)；图形化所述沟道材料叠层，形成位于所述第一鳍部11和第二鳍部12上的一个或多个堆叠的沟道叠层20。
本实施例中，沟道叠层20的数量为3个，沟道材料叠层的数量相应也为3个。在其他实施例中，所述沟道叠层的数量还能够更多或更少。
本实施例中，所述沟道材料叠层通过外延生长工艺形成于所述衬底10以及第一鳍部11和第二鳍部12上，外延生长工艺可以形成质量较好的牺牲材料层和沟道材料层，使得所述牺牲层10和沟道层11的形成质量相应也较好，所形成全包围栅极结构晶体管的沟道位于高质量的材料中，从而有利于改善器件性能。
图4(a)和图4(b)为图3分别沿A-A’和B-B’线的剖面结构示意图。参见图3和图4，本实施例中，形成所述沟道叠层20之后，还包括：在所述衬底10上形成横跨所述第一鳍部11、所述第二鳍部12和所述沟道叠层20的栅极结构30。
所述栅极结构30为后续形成第一器件栅极和第二器件栅极占据空间位置。
本实施例中，所述栅极结构30覆盖第一器件区I的第一鳍部11的部分侧壁、第二器件区II的第一鳍部11的部分侧壁、以及所述沟道叠层20的部分顶部和部分侧壁。
本实施例中，所述栅极结构30为单层结构。具体地，所述栅极结构30包括伪栅层，所述伪栅层覆盖第一器件区I的第一鳍部11的部分侧壁、第二器件区II的第一鳍部11的部分侧壁、以及所述沟道叠层20的部分顶部和部分侧壁。
具体地，形成所述栅极结构30的步骤包括：形成横跨所述沟道叠层20的伪栅材料层(图未示)；在所述伪栅材料层表面形成栅极掩膜层(未示出)；以所述栅极掩膜层为掩膜刻蚀所述伪栅材料层，直至暴露出所述沟道叠层20，形成所述栅极结构30。
本实施例中，伪栅层的材料为多晶硅。其他实施例中，伪栅层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。
本实施例中，形成所述伪栅材料层的工艺为化学气相沉积工艺。在其他实施例中，形成所述伪栅材料层的工艺还能够为物理气相沉积工艺、原子层沉积工艺或高温炉管工艺等。
本实施例中，所述栅极掩膜层的材料为氮化硅。
本实施例中，形成所述栅极掩膜层的工艺为化学气相沉积工艺。在其他实施例中，形成所述栅极掩膜层的工艺还能够为物理气相沉积工艺和原子层沉积工艺中至少一种。
在其他实施例中，所述栅极结构还可以为叠层结构。具体地，所述栅极结构相应包括伪栅氧化层以及位于伪栅氧化层上的伪栅层。在该实施例中，伪栅氧化层还保形覆盖所述伪栅层露出的沟道叠层表面。伪栅氧化层的材料为氧化硅或氮氧化硅。
本实施例中，在形成所述栅极结构之后，去除所述栅极掩膜层。在其他实施例中，形成所述栅极结构之后，还能够保留所述栅极掩膜层，以在后续工艺中对所述栅极结构的顶部起到保护作用。
参见图5，本实施例中，形成所述栅极结构30之后，还包括：在所述第一器件区I的所述栅极结构30两侧的沟道叠层20上形成第一侧墙层41，并在所述第二器件区II的所述栅极结构30两侧的沟道叠层20上形成第二侧墙层42；以所述栅极结构30、所述第一侧墙层41和第二侧墙层42为掩膜，刻蚀所述栅极结构30两侧的沟道层，形成位于所述第一器件区I的栅极结构30两侧的沟道叠层20内的第一凹槽51和位于所述第二器件区II的栅极结构30两侧的沟道叠层20内的第二凹槽52。
所述第一侧墙层41和第二侧墙层42用于作为后续刻蚀工艺的刻蚀掩膜，用于定义后续第一源漏掺杂层和第二源漏掺杂层的形成区域，且所述第一侧墙层41和第二侧墙层42还用于在后续工艺中对栅极结构30的侧壁起到保护作用。
所述第一侧墙层41和第二侧墙层42的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述第一侧墙层41和第二侧墙层42的材料为氮化硅。
在其他实施例中，所述第一侧墙层41和第二侧墙层42还能够为叠层结构。
第一凹槽51用于为后续形成第一源漏掺杂层提供空间位置，第二凹槽52用于为后续形成第二源漏掺杂层提供空间位置。
本实施例中，刻蚀所述栅极结构30两侧的沟道叠层20的工艺为干法刻蚀工艺。干法刻蚀工艺易于实现各向异性的刻蚀，且干法刻蚀工艺具有较好的剖面控制性，从而有利于提高所形成的第一凹槽51和第二凹槽52的形貌质量，且还有利于提高刻蚀效率。
形成所述第一凹槽51和第二凹槽52之后，沿垂直于栅极结构30侧壁的方向，所述沟道层22的侧壁和所述侧墙50的侧壁相齐平。
参见图6，本实施例中，在形成所述第一凹槽51和第二凹槽52之后，还包括：沿预设方向刻蚀所述第一凹槽51和第二凹槽52侧壁露出的部分厚度的牺牲层21，分别形成第一沟槽和第二沟槽，所述第一沟槽由第一鳍部11上相邻所述沟道层22与剩余的牺牲层21围成，或者，所述第一沟槽由所述第一鳍部11、与第一鳍部11相邻的沟道层22以及剩余的牺牲层21围成，所述第二沟槽由第二鳍部21上相邻所述沟道层22与剩余的牺牲层21围成，或者，所述第二沟槽由所述第二鳍部21、与第二鳍部21相邻的沟道层22以及剩余的牺牲层21围成；在所述第一沟槽内形成第一内壁层71，并在第二沟槽内形成第二内壁层72；所述预设方向为平行于所述衬底100且与所述栅极结构的延伸方向相垂直的方向。
本实施例中，采用湿法刻蚀工艺，刻蚀第一凹槽51和第二凹槽52侧壁露出的部分厚度牺牲层21。湿法刻蚀工艺为各向同性的刻蚀工艺，从而能够沿垂直于栅极结构30侧壁的方向，刻蚀去除所述牺牲层21，且湿法刻蚀工艺易于实现较大的刻蚀选择比，有利于降低刻蚀所述牺牲层21的难度、以及减小对其他膜层结构的损耗。
本实施例中，所述牺牲层21的材料为硅锗，所述沟道层11的材料为硅，通过氯化氢(HCl)蒸汽对露出的牺牲层21进行湿法刻蚀。氯化氢蒸汽对硅锗材料的刻蚀速率远大于对硅材料的刻蚀速率，因而采用氯化氢蒸汽刻蚀所述第一凹槽51和第二凹槽52露出的牺牲层21，能有效降低所述沟道层22受到损耗的几率。
第一内壁层71作为内侧墙(inner spacer)，用于覆盖后续形成于第一器件区I的剩余牺牲层21位置处第一器件栅极的侧壁，能够对第一源漏掺杂层与第一器件栅极之间起到隔离的作用，且可以增大后续第一器件栅极与第一源漏掺杂层之间的距离，进而减小第一器件栅极与第一源漏掺杂层之间的寄生电容，提升了所形成的半导体结构的性能。
第二内壁层72作为内侧墙，用于覆盖后续形成于剩余牺牲层11位置处第二器件栅极的侧壁，能够对第二源漏掺杂层与第二器件栅极之间起到隔离的作用，且能够增大后续形成的第二器件栅极分别与第二源漏掺杂层之间的距离，进而减小第二器件栅极和第二源漏掺杂层之间的寄生电容，提升了所形成的半导体结构的性能。
第一内壁层71和第二内壁层72的材料为介质材料。具体地，第一内壁层71和第二内壁层72的材料包括氮化硅、氧化硅、氮氧化硅、低k介质材料或超低k介质材料。本实施例中，第一内壁层71和第二内壁层72的材料为氧化硅。氧化硅为半导体工艺中常用的介电材料，有利于提高工艺兼容性、以及降低工艺成本。
本实施例中，第一内壁层71和第二内壁层72在同一工艺步骤中形成。
具体地，形成第一内壁层71和第二内壁层72的步骤包括：形成保形覆盖栅极结构30顶部和侧壁、第一凹槽51的底部和侧壁、以及第二凹槽52的底部和侧壁的内壁膜(图未示)；去除栅极结构30顶部和侧壁、第一凹槽51的底部和侧壁露出的沟道层22、第二凹槽52的底部和侧壁露出的沟道层22上的内壁膜，保留位于所述第一凹槽51侧壁露出的牺牲层21上的内壁膜为所述第一内壁层71，并保留位于所述第二凹槽52侧壁露出的牺牲层21上的内壁膜为所述第二内壁层72。
本实施例中，采用原子层沉积(Atomic Layer Deposition，ALD)工艺形成内壁膜。原子层沉积工艺具有良好的阶梯覆盖能力，有利于提高内壁膜在栅极结构30顶部和侧壁、第一凹槽51的底部和侧壁、第二凹槽52沟槽的底部和侧壁的保形覆盖能力，且采用原子层沉积工艺还有利于对所形成的内壁膜的厚度进行精准控制。
其他实施例中，还可以采用其他填充性能较好的沉积工艺形成内壁膜，如低压化学气相沉积工艺(Low Pressure Chemical Vapor Deposition，LPCVD)等。
本实施例中，依次采用各向异性刻蚀工艺和各向同性刻蚀工艺刻蚀所述内壁膜，从而能够将位于所述栅极结构30顶部和侧壁、第一凹槽51的底部和侧壁露出的沟道层22、第二凹槽52的底部和侧壁露出的沟道层22上的内壁膜去除。其中，位于所述第一沟槽内的内壁膜在相邻沟道层22、或第一鳍部11和与相邻的沟道层22的遮挡下而难以被去除，位于所述第二沟槽内的内壁膜在相邻沟道层22、或第二鳍部12和与相邻的沟道层22的遮挡下而难以被去除，从而位于所述第一凹槽51的侧壁和所述第二凹槽52的侧壁露出的牺牲层21侧壁的内壁膜能够被保留，分别形成所述第一内壁层71和第二内壁层72。
请继续参见图6，本实施例中，形成第一内壁层71和第二内壁层72之后，还包括：在所述第一凹槽51内形成第一源漏掺杂层61，并在所述第二凹槽52内形成第二源漏掺杂层62。
第一源漏掺杂层61和第二源漏掺杂层62用于分别在器件工作时提供载流子源。
本实施例中，形成所述第一源漏掺杂层61和第二源漏掺杂层62的步骤包括：采用外延生长工艺分别在所述第一凹槽51和第二凹槽52内形成第一应力层和第二应力层，且在形成所述第一应力层和所述第二应力层的过程中分别进行第一原位自掺杂和第二原位自掺杂，形成所述第一源漏掺杂层61和第二源漏掺杂层62。
所述第一源漏掺杂层61包括第一应力层，从而在器件工作时为沟道提供应力，有利于提高第二类型晶体管的载流子的迁移率。
所述第二源漏掺杂层62的材料包括第二应力层，从而在器件工作时为沟道提供应力，有利于提高第二类型晶体管的载流子的迁移率。
本实施例中，所述第一应力层的材料为硅或硅锗，所述第一应力层内的掺杂离子为P型离子；所述第二应力层的材料为硅或碳化硅，所述第二应力层内的掺杂离子为N型离子。
本实施例中，所述第一源漏掺杂层61和第二源漏掺杂层62的顶部表面与所述沟道叠层20顶部表面相齐平。其他实施例中，所述第一源漏掺杂层和第二源漏掺杂层的顶部表面还能够高于所述沟道叠层的顶部表面，相应地，所述第一源漏掺杂层和第二源漏掺杂层还覆盖所述侧墙层的部分侧壁。
参见图7，在栅极结构30侧部的衬底10上形成覆盖第一源漏掺杂层61和第二源漏掺杂层62的介电层80，介电层80的顶部表面与栅极结构30的顶部表面相齐平；去除栅极结构30，在介电层80中形成露出沟道叠层20的栅极沟槽31。
介电层80用于实现相邻半导体结构之间的电隔离。本实施例中，介电层80的材料为氧化硅。在其他实施例中，介电层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
具体地，形成介电层80的步骤包括：在衬底10上形成覆盖沟道叠层20、栅极结构30、第一源漏掺杂层61和第二源漏掺杂层62的介质材料层(图未示)；平坦化介质材料层，直至暴露出栅极结构30的顶部表面，形成介电层80。
本实施例中，采用干法刻蚀工艺去除栅极结构30。
栅极沟槽31用于为后续形成第一器件栅极和第二器件栅极提供空间位置，并为去除第一第一器件区I和第二器件区II的牺牲层21提供基础。
继续参见图7，去除栅极沟槽31露出的牺牲层21，形成位于第一器件区I的第一通槽32和悬空的第一沟道层321以及位于第二器件区II的第二通槽33和悬空的第二沟道层322。
第一沟道层321用于提供第一类型晶体管工作时的导电沟道，第二沟道层322用于提供第二类型晶体管工作时的导电沟道。
本实施例中，采用湿法刻蚀工艺去除栅极沟槽31露出的牺牲层21。
去除栅极沟槽31露出的牺牲层21之后，栅极沟槽31露出的第一器件区I和第二器件区II的沟道层22分别形成悬空的第一沟道层321和悬空的第二沟道层322。
本实施例中，牺牲层21的材料为硅锗，沟道层22的材料为硅，故而通过氯化氢蒸汽去除栅极沟槽31露出的牺牲层21。
第一源漏掺杂层61和第二源漏掺杂层62形成于第一器件区I和第二器件区II的牺牲层21去除之前，故而去除栅极沟槽31露出的牺牲层21之后，沿沟道层11的延伸方向，第一沟道层321两端与第一源漏掺杂层61相连，第二沟道层322两端与第二源漏掺杂层62相连，使得第一沟道层22和第二沟道层322在栅极沟槽31内处于悬空状态，从而为后续形成全包围结构的第一器件栅极和第二器件栅极提供基础。
相应地，去除第一器件区I和第二器件区II的牺牲层21之后，形成位于第一器件区I的第一通槽32和位于第二器件区II的第二通槽33。
具体地，第一通槽32由第一鳍部11、位于第一鳍部11上的沟道层22以及第一源漏掺杂层61围成，或者，第一通槽32由相邻沟道层22与第一源漏掺杂层61围成，且第一通槽32与栅极沟槽31相连通。
第二通槽33由第二鳍部12、位于第二鳍部12上的沟道层22、以及第二源漏掺杂层62围成，或者，第二通槽33由相邻沟道层22与第二源漏掺杂层62围成，且第二通槽33与栅极沟槽31相连通。
参见图8，在所述栅极沟槽31的底部和侧壁形成栅介质层91，所述栅介质层91还包围所述第一沟道层321和第二沟道层322。
所述栅介质层91用于实现栅电极层和沟道之间的电隔离。
本实施例中，所述栅介质层91的材料为高k栅介质材料，其中，高k栅介质材料为介电常数大于3.9的介质材料。具体地，所述高k栅介质材料包含二氧化铪(HfO2)、二氧化锆(ZrO2)、硅酸铪氧化合物(HfSiO)、氮化铪硅酸盐(HfSiON)的一种或多种。
所述栅介质层91可以为单层结构或叠层结构。本实施例中，所述栅介质层为单层结构。具体地，所述栅介质层的材料为二氧化铪。
本实施例中，栅介质层91位于第一沟道层321和第二沟道层322的上表面、下表面和侧面上，且所述栅介质层91还覆盖第一鳍部11和第二鳍部12的部分顶部和部分侧壁。
形成所述栅介质层91的步骤包括：在栅极沟槽31的底部和侧壁形成初始栅介质层，初始栅介质层还包围所述第一沟道层321和第二沟道层322且还形成于介电层80上；平坦化所述初始栅介质层，去除所述介电层80上的初始栅介质层，形成所述栅介质层91。
形成初始栅介质层的工艺包括沉积工艺。具体地，所述沉积工艺包括化学气相沉积(Chemical Vapor Deposition，CVD)工艺、物理气相沉积(physical vapordeposition，PVD)工艺或原子层沉积(atomic layer deposition，ALD)工艺。
本实施例中，采用原子层沉积工艺形成所述初始栅介质层。原子层沉积工艺的工艺温度较低，有利于减小对器件性能的影响。而且初始栅介质层，原子层沉积工艺具有良好的阶梯覆盖能力，有利于提高所形成初始栅介质层的厚度均一性，且有利于提高初始栅介质层的保形覆盖能力。
参见图9，在所述第一器件区I的栅介质层91上形成第一保护层92，在所述第二器件区II的栅介质层91上形成第二保护层93。
第一保护层92和第二保护层93用于在后续执行沉积后退火处理的过程提高栅介质层91的结晶温度，从而可以有效防止栅介质层91在沉积后退火处理工艺中产生结晶，降低由于栅介质层91的结晶化所导致的低频噪声。
本实施例中，所述栅介质层91为高k栅介质层，所述第一器件区用于形成PMOS器件，第二器件区用于形成NMOS器件。相应地，所述第一保护层92为氧化铝，第二保护层93为氧化镧。
本实施例中，采用采用原子层沉积工艺形成第一保护层92和第二保护层93。原子层沉积工艺的工艺温度较低，有利于减小对器件性能的影响。而且，原子层沉积工艺具有良好的阶梯覆盖能力，有利于提高所述第一保护层92和第二保护层93的厚度均一性和保形覆盖能力，且使得所述栅介质层91分别与第一保护层92和第二保护层93的表面紧密结合。
本实施例中，形成所述第一保护层92和第二保护层93后，对栅介质层91进行沉积后退火处理。
所述沉积后退火处理用于对所述栅介质层91进行修复，从而减少所述栅介质层91中的氧空位和电荷陷阱，进而提高所述栅介质层91的质量和致密度，相应提高所形成半导体结构的电学性能和可靠性性能。
作为一种示例，所述沉积后退火处理采用的气体为氨气。
本实施例中，采用高温炉管退火工艺进行所述沉积后退火处理。在其他实施例中，所述沉积后退火处理的工艺还可以为尖峰退火(Spike Anneal))工艺、激光退火(LaserAnneal)工艺或闪光退火(Flash Anneal)工艺。
选取氧化铝作为所述第一保护层92，并选取氧化镧作为第二保护层93，在所述沉积后退火处理的工艺的过程中，第一保护层92和第二保护层93在高温的作用下分别产生镧偶极子(dipole)和铝偶极子。
本申请发明人经研究发现，在所述栅介质层91中，每平方厘米1014的铝原子可以达到36meV的阈值电压提升，而每平方厘米1014的镧原子可以实现53meV的阈值电压降低，相较于功函数层而言，更易于实现对所形成的NMOS晶体管和PMOS晶体管的阈值电压的调整。
此外，后续还包括去除第一保护层92和第二保护层93的步骤，选取氧化铝作为所述第一保护层92，并选取氧化镧作为第二保护层93，使得第一保护层92和第二保护层93易于去除，从而可以缩减第一保护层92和第二保护层93的去除时间，避免去除第一保护层92和第二保护层93的去除工艺对其他结构产生的损伤。
参见图10，执行沉积后退火处理之后，去除第一保护层92和第二保护层93。
本实施例中，采用湿法刻蚀工艺去除第一保护层92和第二保护层93。采用湿法刻蚀工艺去除第一保护层92和第二保护层93，对其他结构的损伤较小相应有助于提高所形成的半导体结构的性能。
本实施例中，所述第一保护层92为氧化铝，所述第二保护层93为氧化镧，相应地，去除第一保护层92所述第二保护层93的刻蚀溶液为氨水(NH4.H2O)。在其他实施例中，还能够采用其他适宜的碱性刻蚀溶液去除第一保护层和所述第二保护层。
本实施例中，去除第一保护层92和第二保护层93之后，所述形成方法还包括：在所述第一器件区I的栅介质层91上形成第一功函数层(Work Function Metal，WFM)94，并在所述第二器件区II的所述栅介质层91上形成第二功函数层95。
所述第一功函数层94用于在PMOS器件工作时调节PMOS器件的阈值电压，第二功函数层95用于在NMOS器件工作时调节NMOS器件的阈值电压。
相应地，所述第一功函数层94的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种，所述第二功函数层95的材料包括铝化钛、碳化钽、铝和碳化钛中的一种或多种。
本实施例中，采用原子层沉积工艺形成第一功函数层94和第二功函数层95。
参见图11，在所述高k栅介质层上形成填充所述栅极沟槽31、所述第一通槽32和所述第二通槽33的栅电极层，形成位于第一器件区I的第一金属栅极101和位于第二器件区II第二金属栅极102，所述第一金属栅极101横跨第一鳍部11和所述第一沟道层321且还包围所述第一沟道层32，所述第二金属栅极横跨第二鳍部12和所述第二沟道层322且还包围所述第二沟道层322。
第一金属栅极101用于在器件工作时控制第一类型晶体管的导电沟道的开启或关断，第二金属栅极102用于在器件工作时控制第二类型晶体管的导电沟道的开启或关断。
本实施例中，栅极沟槽31与第一通槽32和第二通槽33相连通，因此在栅极沟槽31内形成栅电极层之后，所述栅电极层还位于第一通槽32和第二通槽33，使得所述栅电极层能够从四周包围第一沟道层321和第二沟道层322，即金所述栅电极层能够覆盖第一沟道层321和第二沟道层322的上表面、下表面和侧面，且所述栅电极层还覆盖衬底10的部分顶部。
本实施例中，栅电极的材料为钨(W)。在其他实施例中，栅电极的材料还可以为铝(Al)、铜(Cu)、汞(Ag)、金(Au)、铂(Pt)、镍(Ni)或钛(Ti)等导电材料。
形成所述第一金属栅极和所述第二金属栅极的步骤包括：形成填充栅极沟槽31、第一通槽32和第二通槽33的初始栅电极层，初始栅电极层还覆盖于所述介电层80的顶面；平坦化所述初始栅电极层，去除位于所述介电层80上的所述初始栅电极层，形成所述第一金属栅极101和第二金属栅极102。
上述以所形成的半导体结构为全包围栅极晶体管为例，对本发明实施例中的半导体结构的形成方法进行了描述。本领域技术人员可以理解的是，所述半导体结构还能够为平面型晶体管结构或者其他的鳍式场效应晶体管结构，在此不再赘述。
相应地，本发明实施例还提供了一种半导体结构。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括栅极结构和位于栅极结构之间的介电层；
去除所述栅极结构，形成位于所述介电层中的栅极沟槽；
在所述栅极沟槽的底部和侧壁形成栅介质层；
形成保形覆盖所述栅介质层的保护层，所述保护层用于在对所述栅介质层执行沉积后退火处理过程中提高所述栅介质层的结晶温度；
形成所述保护层之后，对所述栅介质层执行沉积后退火处理；
对所述栅介质层执行沉积后退火处理去之后，去除所述保护层；
在所述栅介质层上形成填充所述栅极沟槽的金属栅极。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述基底包括器件区，且所述基底还包括衬底、凸出于所述器件区的所述衬底的鳍部和位于所述鳍部上的一个或多个堆叠的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，所述栅极结构横跨所述鳍部和所述沟道叠层；
去除所述栅极结构之后，去除所述栅极沟槽露出的牺牲层，形成悬空的沟道层和与所述栅极沟槽连通的通槽；
在所述栅极沟槽的底部和侧壁形成栅介质层的过程中，所述栅介质层还包围所述悬空的沟道层；
形成金属栅极的过程中，所述金属栅极还填充所述通槽。
3.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述栅介质层为高k栅介质层；
当所述器件区用于形成PMOS晶体管时，所述保护层的材料为氧化铝；
当所述器件区用于形成NMOS晶体管时，所述保护层的材料为氧化镧。
4.根据权利要求2所述的半导体结构的形成方法，其特征在于，去除所述保护层之后且形成所述金属栅极之前，还包括：
形成位于所述器件区的所述栅介质层上的功函数层。
5.根据权利要求4所述的半导体结构的形成方法，其特征在于，所述功函数层的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中至少一种。
6.根据权利要求2所述的半导体结构的形成方法，其特征在于，形成所述栅极结构之后，且形成所述栅极沟槽之前，还包括：
刻蚀所述器件区的栅极结构两侧的沟道叠层，在所述器件区的栅极结构两侧的沟道叠层内形成露出所述鳍部的凹槽；
在所述凹槽内形成源漏掺杂层。
7.根据权利要求6所述的半导体结构的形成方法，其特征在于，形成所述凹槽之后且形成所述源漏掺杂层之前，还包括：
沿预设方向刻蚀所述凹槽侧壁露出的部分厚度的牺牲层，形成沟槽，所述沟槽由所述鳍部上相邻所述沟道层与剩余的牺牲层围成，或由所述鳍部、与所述鳍部相邻的沟道层及剩余的牺牲层围成，所述预设方向为平行于所述衬底且与所述栅极结构的延伸方向相垂直的方向；
在所述沟槽内形成内壁层。
8.根据权利要求6所述的半导体结构的形成方法，其特征在于，形成所述凹槽的步骤包括：
在所述栅极结构的侧壁形成侧墙层；以所述栅极结构和所述侧墙层为掩膜，刻蚀所述栅极结构两侧的沟道层，形成位于所述器件区的栅极结构两侧的沟道叠层内的凹槽。
9.根据权利要求8所述的半导体结构的形成方法，其特征在于，形成所述凹槽的工艺包括各向异性的干法刻蚀工艺。
10.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述侧墙层的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中一种或多种。
11.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述沟道层的材料为硅，所述牺牲层的材料为硅锗。
12.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极结构的材料包括多晶硅。
13.根据权利要求1所述的半导体结构的形成方法，其特征在于，去除所述保护层的工艺为湿法刻蚀工艺。
14.一种半导体结构，其特征在于，包括：
基底，所述基底包括介电层和位于所述介电层中的栅极沟槽；
栅介质层，位于所述栅极沟槽的顶部和侧壁，且所述栅介质层中具有用于调节阈值电压的偶极子；
金属栅极，位于所述栅介质层上且填充所述栅极沟槽。
15.根据权利要求14所述的半导体结构，其特征在于，所述基底包括器件区，且所述基底还包括衬底、位于所述位于衬底上的鳍部和位于所述鳍部上的一个或多个沟道结构层，所述沟道结构层包括位于所述器件区上悬空的沟道层；
所述栅介质层，横跨沟道结构层且包围所述沟道层；
金属栅极，位于所述栅介质层上且横跨所述鳍部和沟道结构层且包围所述沟道层，所述栅介质层和所述金属栅极作为器件栅极；
源漏掺杂层，位于所述器件栅极两侧的沟道结构层中；
层间介质层，位于所述源漏掺杂层的顶部，且覆盖所述器件栅极的侧壁。
16.根据权利要求15所述的半导体结构，其特征在于，所述栅介质层为高k栅介质层；
当所述器件区用于形成PMOS晶体管时，所述偶极子为铝偶极子；
当所述器件区用于形成NMOS晶体管时，所述偶极子为镧偶极子。
17.根据权利要求15所述的半导体结构，其特征在于，还包括：
内壁层，位于所述源漏掺杂层与所述器件栅极之间。
18.根据权利要求15所述的半导体结构，其特征在于，还包括：
功函数金属层，位于所述栅介质层与所述金属栅极之间。
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