CN117242586A - 用于成长含镓和氮的区域的成核层 - Google Patents

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Abstract

示例性处理方法包括在基板上形成成核层。可通过物理气相沉积(PVD)形成成核层，且物理气相沉积的特征可在于高于或约为700℃的沉积温度。方法可进一步包括在成核层上形成图案化掩模层。图案化掩模层可包括暴露成核层的部分的开口。可在成核层的暴露部分上形成含镓和氮的区域。在其他实施方式中，成核层可包括由夹层分隔的第一及第二部分，该夹层终止成核层中至少一些位错的传播。

Description

用于成长含镓和氮的区域的成核层
技术领域
本技术内容涉及半导体工艺及产品。更具体而言，本技术内容涉及产生半导体结构及形成的器件。
背景技术
集成电路通过在基板表面上产生复杂图案化材料层的工艺而成为可能。在基板上产生图案化材料需要可控的用于沉积及移除材料的方法。然而，对于新的器件设计，产生高品质的材料层可具有挑战性。
由此，需要能用于产生高品质器件及结构的改进的系统及方法。本技术满足这些及其他需求。
发明内容
本技术内容包括示例性半导体处理方法，其包括在基板上形成成核层。可通过物理气相沉积(PVD)形成成核层，且物理气相沉积的特征可在于高于或约为400℃的沉积温度。方法可进一步包括在成核层上形成图案化掩模层。图案化掩模层可包括暴露成核层的部分的开口。可在成核层的暴露部分上形成含镓和氮的区域。
在额外的实施方式中，基板可包括硅。在其他实施方式中，成核层可包括从氮化铝、氮化铪、氮化铌、氮化锆、氮化钛及氮化钨选择的至少一种金属氮化物。在进一步额外的实施方式中，图案化掩模层可包括氧化硅、硅氧碳(silicon-oxy-carbon)、氮化硅、氮化钛、氧化铝或非晶碳。在更进一步的实施方式中，形成成核层可包括以第一PVD沉积速率形成成核层的第一部分及以高于第一沉积速率的第二PVD沉积速率形成成核层的第二部分。在额外的实施方式中，形成成核层也可包括在形成成核层的第二部分之前在成核层的第一部分上形成夹层。在其他实施方式中，夹层可包括氮化硅。在额外的实施方式中，形成含镓和氮的区域可包括利用金属有机化学气相沉积(metal-organic chemical vapor deposition；MOCVD)形成氮化镓(GaN)区域。在其他实施方式中，方法可包括退火含镓和氮的区域。
本技术也包括额外的半导体处理方法，其可包括使用物理气相沉积在硅基板上形成成核层的第一部分。方法也可包括在成核层的第一部分上形成夹层，其中夹层的特征在于小于或约为10nm的厚度。夹层可包括暴露成核层的第一部分的至少一个开口。方法也可更进一步地包括在夹层上形成成核层的第二部分。成核层的第二部分的特征可在于比成核层的第一部分具有更少的位错(dislocation)。方法仍还可包括在成核层的第二部分的至少一个暴露部分上形成至少一个含镓和氮的区域。
在额外的实施方式中，成核层的第一部分及第二部分可包括氮化铝。在其他实施方式中，夹层可包括氮化硅。在其他实施方式中，至少一个含镓和氮的区域可包括通过金属有机化学气相沉积来沉积的氮化镓。在进一步额外的实施方式中，可在高于或约为700℃的PVD沉积温度下沉积成核层的第一部分及第二部分。在额外的实施方式中，可在不将硅基板暴露于空气的情况下形成成核层的第一部分、夹层及成核层的第二部分。
本技术进一步包括半导体结构，其可包括硅基板及与硅基板接触的成核层。成核层可包括具有接触硅基板的第一表面的第一部分。成核层也可包括与成核层的第一部分的第二表面接触的夹层，其中第二表面与第一表面相对。成核层还可进一步包括与第二夹层表面接触的成核层第二部分，该第二夹层表面与接触成核层第一部分的第一夹层表面相对。半导体结构也可包括与和夹层相对的成核层第二部分的至少一个暴露部分接触的至少一个氮化镓区域。
在额外的实施方式中，半导体结构的成核层的第一部分及第二部分可包括氮化铝。在其他实施方式中，夹层的特征可在于小于或约为10nm的厚度，且可包括暴露成核层的第一部分的至少一个开口。在额外的实施方式中，成核层的第二部分可通过夹层中的至少一个开口直接接触成核层的第一部分。在更多实施方式中，成核层的第二部分的特征可在于比成核层的第一部分具有更少的位错。
相比于传统的半导体处理方法及结构，此技术可提供许多益处。举例而言，相比于通过MOCVD形成的传统成核层，本处理方法的实施方式可在较少的时间内及较低的温度下通过PVD产生成核层。在其他实施方式中，处理方法可包括两部分的高品质成核层，其相比于从下层基板连续成长的单部分的成核层具有显著更少的晶体位错及其他缺陷。高品质成核层允许在成核层上形成高品质的含镓和氮的区域。结合下文的描述和所附附图更详细地描述这些及其他实施方式及它们的许多优点和特征。
附图说明
可参考说明书的剩余部分和附图进一步理解所公开的技术的性质及优点。
图1图示根据本技术的一些实施方式的示例性处理系统的一个实施方式的俯视平面图。
图2图示根据本技术的一些实施方式的形成半导体元件的方法的示例性操作。
图3图示根据本技术的实施方式的半导体结构的横截面视图。
图4图示根据本技术的实施方式的半导体结构的额外横截面视图。
图5A至图5D图示根据本技术的实施方式的经处理的半导体结构的其他额外横截面视图。
附图中的一些作为示意图而被包含在内。应理解，附图是用于说明的目的，且除非明确指出为按比例的，否则不应认为其为按比例的。另外，提供作为示意图的附图以帮助理解，且附图可能不包括与实际表现相比的所有方面或信息，且可为了说明性目的而包括夸大的材料。
在附图中，相似的部件和/或特征可具有相同的附图标记。另外，可通过在附图标记后添加区分相似部件的字母来区分同一类型的各个部件。如果说明书中仅使用首要附图标记，则不管字母如何，描述适用于具有相同首要附图标记的相似部件中的任一者。
具体实施方式
包括氮化镓(GaN)、氮化铝铟镓(AlInGaN)、氮化铟镓(InGaN)及氮化铝镓(AlGaN)的含镓及氮的材料用于多种半导体器件中，包括高功率晶体管、半导体功率器件、射频器件、光伏器件、发光二极管及固态激光器及其他半导体器件。诸如微型LED的各种发光器件及显示器使用掺杂诸如铝及铟的额外的第III族金属的氮化镓。遗憾的是，在诸如硅晶片的传统半导体基板上成长含镓及氮的材料具有数项挑战。举例而言，GaN/Si界面处存在低温共晶点(即，约30℃)。相对于典型的GaN成长温度(例如对于MOCVD而言为高于或约为1000℃)，低共晶点导致沉积的GaN在硅基板中形成回熔蚀刻，从而抑制基板上的GaN成核。另外，GaN及硅具有不同的晶体结构，这些晶体结构降低形成于硅上的GaN区域的稳定性。GaN具有六方纤锌矿晶体结构，而硅具有面心立方晶体结构。即使当在被定向为具有最小晶格失配的硅(即，Si[111])上成长GaN时，仍存在由于失配而造成的较大拉伸应变。GaN(αGaN＝5.59x 10-6K-1)与硅(αSi＝2.6x 10-6K-1)之间的热膨胀系数的巨大差异进一步加剧此应变。当刚沉积的GaN区域在硅基板上冷却时，晶格失配及热膨胀系数可在GaN区域中产生不可接受量的拉伸应变、缺陷密度及裂纹。
解决在硅基板上直接形成含镓和氮的区域的问题的一种方法是在硅基板与含镓和氮的区域之间放置缓冲层(例如成核层)。传统的成核层由氮化铝组成，该氮化铝使用与用于沉积含镓和氮的区域的相同的金属有机化学气相沉积技术沉积在硅基板上。通常在数分钟的时段内在高于1000℃的温度下沉积AlN层。需要高沉积温度及长沉积时间来沉积缺陷密度低的AlN层，否则缺陷可使随后形成的含镓和氮的区域上的应变显著增加。遗憾的是，高温及长沉积时间使生产率减缓，同时使生产含镓及氮半导体结构及器件的复杂度及成本增加。
本技术的实施方式通过用低温物理气相沉积方法形成成核层来解决传统MOCVD方法在制成成核层以成长含镓和氮的区域上的问题。与MOCVD相比，可以在更低的温度及更快的沉积速率下完成基板层上成核层的PVD。在实施方式中，与传统MOCVD方法相比，PVD方法在更低的温度下及在更短的沉积时间内形成成核层。这提高了生产率，同时使生产含镓及氮的半导体结构及器件的复杂度及成本降低。本技术的实施方式也包括以两个或更多个部分的形式形成成核层，并且成核层的各部分之间形成夹层。在这些实施方式中，夹层使源自成核层的第一部分与基板的界面处出现的至少一些晶格失配及传播性位错(例如线位错)中断。形成于夹层上的成核层第二部分比第一部分具有更少的失配及位错，并且使形成于成核层上的含镓和氮的区域中的应力更小。
图1图示根据本技术内容的一些实施方式的沉积、蚀刻、烘烤及固化腔室的处理系统100的一个实施方式的俯视平面图。在图中，一对前开式标准舱102提供具有多种尺寸的基板，这些基板被机器人臂104所接收，并放置于低压保持区域106中，随后放置于基板处理腔室108a-108f中的一者中，这些基板处理腔室108a-108f安置于串联区段109a-109c中。第二机器人臂110可用于将基板晶片从保持区域106传送至基板处理腔室108a-f并返回。每一基板处理腔室108a至108f可被配置以执行数项基板处理操作，包括本文描述的物理气相沉积工艺，以及干式蚀刻工艺、循环层沉积工艺、原子层沉积工艺、包括金属有机化学气相沉积工艺的化学气相沉积工艺、蚀刻工艺、预清洁工艺、包括化学机械抛光工艺的平坦化工艺、退火工艺、等离子体处理工艺、除气工艺、定向工艺及其他半导体制造工艺。
基板处理腔室108a至108f可包括一个或多个系统部件，其用于沉积、退火、固化和/或蚀刻基板或晶片上的材料膜。在一个配置中，可使用两对处理腔室(例如108c至108d及108e至108f)在基板上沉积材料，并且可使用第三对处理腔室(例如108a至108b)平坦化、退火、固化或处理所沉积的膜。在另一配置中，所有三对腔室(例如108a至108f)可被配置为在基板上沉积及固化膜。所描述的工艺中的任何一者或多者可在与不同实施方式中图示的制造系统分离的额外腔室中进行。应当理解，系统100可设想用于材料膜的沉积、蚀刻、退火及固化腔室的额外配置。另外，本技术内容可使用任何数量的其他处理系统，这些系统可并入有用于执行任何特定操作的腔室。在一些实施方式中，可提供通向多个处理腔室的入口同时维持各个区段(如所提及的保持及转移区域)中的真空环境的腔室系统可允许在多个腔室中执行操作，同时在离散的工艺之间维持特定的真空环境。
根据本技术的一些实施方式，可使用系统100(或更具体而言，系统100或其他处理系统中并入的腔室)生产半导体结构。图2图示根据本技术内容的一些实施方式的形成半导体结构的方法200的示例性操作。方法200可在一个或多个处理腔室中进行，例如并入至系统100的腔室。方法200在方法起始之前可包括或可不包括一个或多个操作，这些操作包括前端处理、沉积、蚀刻、抛光、清洁或可在所描述的操作之前执行的任何其他操作。方法可包括多个可选的操作，这些操作可与或可以不与根据本技术的方法的一些实施方式具体相关。方法200描述如图3、图4及图5A至图5D以简化示意图所示的形成半导体结构的实施方式的操作，将结合方法200的操作描述其图示。应理解，图3、图4及图5A至图5D仅图示细节有限的部分示意图，且在一些实施方式中，基板可含有任何数量的半导体截面，这些半导体截面具有附图所示的方面，以及仍可从本技术内容的任何方面受益的替代结构方面。
方法200描述的实施方式包括开发半导体结构的操作。在实施方式中，方法200可包括在操作205处提供基板。在图3、图4及图5A至图5D所示的半导体结构的实施方式中，基板305、405及505是单一材料的基座结构，其上形成后续沉积的层，这些层包括成核层及含镓和氮的区域。在额外的实施方式中，基板可具有在沉积成核层、含镓和氮的区域及半导体结构的其他组分之前形成于基座结构上的额外的材料(未图示)。出于简化描述的目的，将基板305、405及505称为基板305，应理解，此描述同等地适用于分别在图4及图5A至图5D中所示的基板405及505。类似地，除非另外指出，将图3中的成核层310、图4中的成核层410a至410b及图5A至图5D中的成核层510的描述称为成核层310。另外，除非另外指出，将图3中的含镓和氮的区域315、图4中的含镓和氮的区域415及图5C至图5D中的含镓和氮的区域515a至515c的描述统称为含镓和氮的区域315。如上文指出，含镓和氮的区域可包括氮化镓(GaN)、氮化铝铟镓(AlInGaN)、氮化铟镓(InGaN)及氮化铝镓(AlGaN)中的一者或多者。在一些实施方式中，用于制造这些区域的材料可扩展到包括其他氮化物材料，例如氮化铝铟(AlInN)、氮化铟(InN)及其他氮化物材料。
在其他实施方式中，在操作205处提供基板包括将基板晶片提供至处理腔室，如图1所示的处理腔室108a至108f中的一者。在其他实施方式中，基板305可以是平坦的材料，或可以是结构化器件，该结构化器件可包括被配置为柱、沟槽或将理解为由本技术内容类似地包含的其他结构的多个材料。基板305可包括任何数量的导电和/或介电材料，包括金属(包括过渡金属、过渡后金属、类金属、这些材料中的任何材料的氧化物、氮化物及碳化物)，及结构中可并入的任何其他材料。在实施方式中，基板305可由蓝宝石、硅或第III-V族半导体材料(例如氮化镓)制成。在额外的实施方式中，基板305可以是具有Si[111]定向的硅基板。在其他实施方式中，硅305可以是或包括掺杂任何数量的材料的硅，及含硅或含镓的材料。在一些操作中，掺杂可以是n+或n-，且可通过任何数量的技术形成或成长硅。另外，在实施方式中，基板中可包括一个或多个掺杂区。举例而言，基板上可包括任何数量的n-或p-掺杂区。
方法200可以可选地包括制备基板305以用于在基板上形成成核层310。这些制备操作可包括基板305的其上将沉积成核层310的表面的可选的蚀刻操作210。在实施方式中，可选的蚀刻操作210可包括将基板305的沉积表面暴露于湿式蚀刻剂一段时间。在进一步地的实施方式中，湿式蚀刻剂可包括水性无机酸，例如氢氟酸，其能够与诸如硅的基板材料形成可溶配位络合物。在额外的实施方式中，水性无机酸可具有大于或约1mol/L、大于或约2mol/L、大于或约3mol/L、大于或约4mol/L、大于或约5mol/L、大于或约6mol/L、大于或约7mol/L、大于或约8mol/L、大于或约9mol/L、大于或约10mol/L或更大的摩尔浓度。在进一步额外的实施方式中，可将基板的沉积表面暴露于湿式蚀刻剂大于或约0.5分钟、大于或约1分钟、大于或约2分钟、大于或约3分钟、大于或约4分钟、大于或约5分钟或更长时间。
方法200可进一步包括在操作215处在基板上形成成核层。在实施方式中，形成成核层可包括沉积单一部分的层，例如图3中的成核层310。在额外的实施方式中，形成成核层可包括沉积如图4所示的成核层410a至410b的两个或更多个部分。在进一步额外的实施方式中，可在成核层的第一与第二部分410a至410b之间形成夹层412。
如上文所指出，可通过物理气相沉积在基板305上直接形成成核层310。在实施方式中，物理气相沉积操作可包括使溅射气体流入保持基板305的沉积腔室中。溅射气体可在溅射靶与基板305之间流动，基板305可支撑于基板底座或一些其他类型的基板支撑件上。在进一步的实施方式中，可通过在溅射靶与基板305之间施加电压差而在其之间产生电场。可设定电压差以使溅射气体的一个或多个成分离子化，并且使形成于溅射靶中的离子加速。溅射气体的离子化成分对溅射靶的轰击产生溅射靶物种(例如，未离子化的溅射中性粒子)，其冲击基板305的沉积表面，且随时间推移而形成成核层310。在额外的实施方式中，溅射气体可进一步包括反应气体，该反应气体与溅射靶物种反应以在基板305上沉积成核层310的材料。
在额外的实施方式中，溅射靶及溅射气体取决于成核层310中使用的材料。用于成核层中的材料的实施方式可包括至少一种金属氮化物。在进一步的实施方式中，成核层310中的至少一种金属氮化物可包括氮化铝(AlN)。在更多的实施方式中，金属氮化物可包括氮化铌(NbN)、氮化钛(TiN)或氮化铪(HfN)及其他类型的金属氮化物中的一者或多者。在进一步额外的实施方式中，金属氮化物可包括一种或多种掺杂氮化镓，例如氮化铟镓(InGaN)、氮化铝镓(AlGaN)及氮化铝铟镓(AlInGaN)及其他类型的掺杂氮化镓。在进一步额外的实施方式中，金属氮化物可包括PVD沉积的未掺杂氮化镓(GaN)。在一些实施方式中，除氮化物材料以外(或作为氮化物材料的替代)，成核层310可包括一种或多种氧化物材料。在实施方式中，这些氧化物材料可包括氧化锌、氧化镁或氧化镓及其他氧化物。在实施方式中，溅射气体可包括一种或多种惰性气体，例如氖或氩。在进一步的实施方式中，溅射气体可包括一种或多种含氮气体，例如氮(N2)或氨(NH3)。在进一步额外的实施方式中，溅射靶可包括一种或多种金属物种，例如铝、铌、钛、铪或锗。在实施方式中，含氮气体可与溅射靶物种反应，以将金属氮化物(例如AlN)沉积为成核层310。
在进一步额外的实施方式中，PVD沉积操作的特征可在于高于或约400℃、高于或约500℃、高于或约600℃、高于或约700℃、高于或约710℃、高于或约720℃、高于或约730℃、高于或约740℃、高于或约750℃、高于或约760℃、高于或约770℃、高于或约780℃、高于或约790℃、高于或约800℃、高于或约900℃或更高的沉积温度。相对于用于第III-V族材料的传统PVD操作的沉积温度(例如低于400℃)，可将成核层310的PVD沉积视为高温的。然而，相对于用于沉积第III-V族材料的传统MOCVD操作的沉积温度(例如高于1000℃)，可将成核层310的PVD沉积视为低温的。举例而言，成核层310的PVD沉积操作的特征可在于低于或约900℃、低于或约875℃、低于或约850℃、低于或约825℃、低于或约800℃、低于或约700℃、低于或约600℃或低于或约500℃或更低的沉积温度。
在进一步额外的实施方式中，PVD沉积腔室的特征可在于低于或约25mTorr、低于或约20mTorr、低于或约15mTorr、低于或约12.5mTorr、低于或约10mTorr、低于或约7.5mTorr、低于或约5mTorr或更低的压力。在成核层310包括金属氮化物的实施方式中，惰性气体(例如Ar)与反应性含氮气体(例如N2)的相对浓度比可以是小于或约1:2、小于或约1:3、小于或约1:4、小于或约1:5、小于或约1:6、小于或约1:7、小于或约1:8或更小的Ar:N2比。
在更进一步的实施方式中，成核层310的PVD沉积可包括以单一沉积速率形成层或以两个或更多个沉积速率形成层。在实施方式中，可以两个沉积速率形成成核层310，其中第一沉积速率低于第二沉积速率。在更多实施方式中，第一较低沉积速率与第二较高第二沉积速率的沉积速率比可以是小于或约1:2、小于或约1:3、小于或约1:4、小于或约1:5或更小。在进一步的实施方式中，第一沉积速率可以是低于或约/秒、低于或约/>/秒、低于或约/>/秒、低于或约/>/秒、低于或约/>/秒、低于或约/>/秒、低于或约/秒或更低。在进一步的实施方式中，第二沉积速率可以是高于或约/>/秒、高于或约/秒、高于或约/>/秒、高于或约/>/秒、高于或约/>/秒或更高。在实施方式中，将成核层310的PVD沉积分为具有不同速率的两个或更多个部分可减少传播至成核层的沉积表面的缺陷的数量。用于成核层310的初始部分的较低第一沉积速率可形成其中在成核层与基板305的界面处的缺陷较少的那一部分。由于在成核层的刚沉积部分上沉积成核层310的其他材料，缺陷密度得以减小。成核层310剩余部分的较快第二沉积速率可使形成成核层310的总时间减少。
在进一步的实施方式中，可通过对功率产生器施加不同量的功率来设定第一与第二沉积速率的差，该功率产生器使溅射靶与基板305之间形成电位差。在实施方式中，在形成成核层310的初始沉积部分时使用的第一功率水平可以是小于或约1kW、小于或约0.9kW、小于或约0.8kW、小于或约0.7kW、小于或约0.6kW、小于或约0.5kW或更小。在额外的实施方式中，在形成成核层310的后续沉积部分时使用的第二功率水平可以是大于1kW、大于或约1.5kW、大于或约2kW、大于或约2.5kW、大于或约3kW、大于或约3.5kW、大于或约4kW、大于或约4.5kW、大于或约5kW或更大。
在实施方式中，相比于通过传统MOCVD沉积的成核层，可在较少时间内沉积PVD沉积的成核层310。在进一步的实施方式中，PVD沉积的成核层310的沉积时间可以是少于或约30分钟、少于或约25分钟、少于或约20分钟、少于或约15分钟、少于或约10分钟、少于或约9分钟、少于或约8分钟、少于或约7分钟、少于或约6分钟、少于或约5分钟、少于或约4分钟、少于或约3分钟、少于或约2分钟、少于或约1分钟、少于或约0.5分钟或更少。在更进一步的实施方式中，成核层310的特征可在于小于或约2000nm、小于或约1500nm、小于或约1000nm、小于或约500nm、小于或约250nm、小于或约100nm、小于或约50nm、小于或约25nm、小于或约20nm、小于或约15nm、小于或约10nm或更小的厚度。
参考图4，在基板上形成成核层的额外的实施方式可以可选地包括在操作220处在成核层410的第一部分上形成夹层412，随后在操作225处在夹层412上形成成核层410b的第二部分。在实施方式中，可以通过PVD以第一沉积速率形成成核层410a的第一部分，该第一沉积速率比形成成核层410b的第二部分的第二沉积速率更低。在进一步的实施方式中，可以同一沉积速率形成成核层的第一及第二部分410a至410b。在进一步额外的实施方式中，成核层410a的第一部分的第一沉积速率可以是低于或约低于或约/秒、低于或约/>/秒、低于或约/>/秒、低于或约/>/秒、低于或约/>/秒、低于或约/>/秒、低于或约/>/秒或更低。在更进一步的实施方式中，成核层410b的第二部分的第二沉积速率可以是高于或约/>/秒、高于或约/>/秒、高于或约/>/秒、高于或约/>/秒、高于或约/秒或更高。在更进一步的实施方式中，成核层的第一及第二部分410a至410b中之至少一者可以以在沉积开始是具有最低积速率的递增的沉积速率形成。在实施方式中，成核层的部分410a至410b的沉积终止时与开始时的沉积速率比为大于或大约1.5:1、大于或大约2:1、大于或大约2.5:1、大于或大约3:1、大于或大约3.5:1、大于或大约4:1、大于或大约4.5:1、大于或大约5:1或更大。
在实施方式中，成核层的第一部分410a的厚度可小于或约为成核层的第二部分410b的厚度。在进一步的实施方式中，成核层的第一部分410a可具有小于或约1000nm、小于或约500nm、小于或约250nm、小于或约100nm、小于或约50nm、小于或约40nm、小于或约30nm、小于或约20nm、小于或约10nm或更小的厚度。在进一步额外的实施方式中，成核层的第二部分410b可具有大于或约10nm、大于或约20nm、大于或约30nm、大于或约40nm、大于或约50nm、大于或约60nm、大于或约70nm、大于或约80nm、大于或约90nm、大于或约100nm、大于或约250nm、大于或约500nm、大于或约1000nm、大于或约1250nm、大于或约1500nm或更大的厚度。在一些实施方式中，成核层的较薄的第一部分410a可以在与在较高沉积速率下沉积较厚层的相同的沉积时间量内以较低的沉积速率形成。较低的沉积速率可形成与基板405接触的成核层的第一部分410a，其与以较高的沉积速率形成的层相比具有较少的缺陷及位错。
如上文所指出，可在操作220处在成核层的第一与第二部分410a至410b之间形成夹层412。在实施方式中，制成夹层412的材料的特征在于减少后续沉积的成核层的第二部分410b上的应力的晶格结构及热膨胀系数及其他材料特性。在进一步实施方式中，夹层412可由诸如氮化硅、氧化硅、氮化钛、氧化镓及其他介电材料的介电材料制成。在进一步额外的实施方式中，夹层412的特征可在于足以阻止至少一些位错从成核层的第一部分410a传播至成核层的第二部分410b中的厚度。在更多实施方式中，夹层412可形成为足够薄以包括允许成核层的第二部分410b与成核层的第一部分410a直接接触的一个或多个开口。在一些实施方式中，成核层的第一与第二部分410a至410b之间的直接接触可提高成核层的第二部分410b的初始成长速率。在额外的实施方式中，夹层可形成为具有小于或约10nm、小于或约9nm、小于或约8nm、小于或约7nm、小于或约6nm、小于或约5nm、小于或约4nm、小于或约3nm、小于或约2nm、小于或约1nm或更小的厚度。
在实施方式中，可在使基板405上的成核层的第一部分410a不暴露于空气的情况下进行操作220处的夹层412的形成。在进一步的实施方式中，可在与形成成核层的第一及第二部分410a至410b相同的处理腔室中进行夹层412的形成。在更进一步的实施方式中，可在与形成成核层的第一部分410a所使用的处理腔室不同的处理腔室中进行夹层412的形成，并且在处理腔室之间转移基板时不破坏真空。在实施方式中，在形成夹层412之前防止成核层的第一部分410a接触空气，可防止成核层与空气中的氧及水分反应，空气中的氧及水分可污染成核层410a至410b及后续形成的含镓和氮的区域425。在更进一步的实施方式中，可使用化学气相沉积(例如等离子体增强化学气相沉积)形成夹层412。在其他实施方式中，可使用原子层沉积(ALD)形成夹层412。
方法200可包括在操作230处在成核层上形成图案化掩模层。现参考图5A至图5B，可在与基板505接触的成核层510上形成图案化掩模层530a至530b。在实施方式中，掩模层可由诸如氧化硅、氮化硅、碳化硅、非晶碳或碳氧化硅及其他介电材料的一种或多种介电材料制成。掩模层可被图案化及蚀刻以在掩模层中形成开口，这些开口允许在成核层510的暴露部分上成长含镓及氮的材料。在额外的实施方式中，图案化掩模层中的开口允许形成含镓和氮的区域525a至525c。图案化掩模层530a至530d的开口的最长尺寸可以是小于或约10μm、小于或约5μm、小于或约1μm、小于或约0.9μm、小于或约0.8μm、小于或约0.7μm、小于或约0.6μm、小于或约0.5μm、小于或约0.4μm、小于或约0.3μm、小于或约0.2μm、小于或约0.1μm或更小。
方法200也可包括在操作235中形成含镓和氮的区域。如上文指出，含镓和氮的区域可包括氮化镓(GaN)、氮化铝铟镓(AlInGaN)、氮化铟镓(InGaN)或氮化铝镓(AlGaN)中的一者或多者。在一些实施方式中，用于制成含镓和氮的区域的材料可被扩展以为包括其他氮化物材料，例如氮化铝铟(AlInN)、氮化铟(InN)及其他氮化物材料。参考图4C至图4D，可在成核层510的通过图案化掩模层530a至530d的开口被暴露的部分上形成含镓和氮的区域525a至525c。在实施方式中，可在诸如选择区域成长(selective area growth；SAG)工艺的由下而上的工艺中形成含镓和氮的区域525a至525c。在其他实施方式中，可在成核层510的暴露部分上使用含镓及氮的材料的金属有机化学气相沉积(metal-organic chemicalvapor deposition；MOCVD)来沉积含镓及氮的材料。在更多实施方式中，MOCVD可包括将沉积前驱物提供至包括成核层510的沉积表面的沉积区域。在实施方式中，沉积前驱物可包括诸如三甲镓或三乙镓的一种或多种烷基镓化合物，从而提供形成含镓和氮的区域525a至525c的含镓及氮的材料的镓组分。在其他实施方式中，沉积前驱物也可包括氨(NH3)以提供含镓及氮的材料的氮组分。在一些实施方式中，可使用分子束外延(molecular beamepitaxy；MBE)沉积含镓和氮的区域525a至525c。
如上文所指出，在实施方式中，含镓和氮的区域525a至525c可包括一种或多种额外组分，例如铝及铟。在这些实施方式中，沉积前驱物可进一步包括一种或多种有机铝化合物，例如三甲铝。在额外的实施方式中，沉积前驱物可进一步包括一种或多种烷基铟化合物，例如三甲铟。在实施方式中，一种或多种额外组分的摩尔比可以是小于或约15摩尔％、小于或约12.5摩尔％、小于或约10摩尔％、小于或约9摩尔％、小于或约8摩尔％、小于或约7摩尔％、小于或约6摩尔％、小于或约5摩尔％或更小。举例而言，含镓及氮的层可包括小于或约为15摩尔％、小于或约为14摩尔％、小于或约为13摩尔％、小于或约为12摩尔％、小于或约为11摩尔％、小于或约为10摩尔％、小于或约为9摩尔％、小于或约为8摩尔％、小于或约为7摩尔％、小于或约为6摩尔％、小于或约为5摩尔％、小于或约为4摩尔％、小于或约为3摩尔％、小于或约为2摩尔％、小于或约为1摩尔％或更小程度的铟。
在实施方式中，可通过含氮前驱物及含镓前驱物的流率调整含镓和氮的区域525a至525c中氮与镓及其他第III族金属的摩尔比。在其他实施方式中，含氮前驱物与含镓前驱物的流率比可以是大于或约50、大于或约100、大于或约500、大于或约1000、大于或约5000、大于或约10000、大于或约20000、大于或约30000或更大。
在额外的实施方式中，可在针对成核层510的暴露区域上的前驱物的沉积而选择的温度下形成含镓和氮的区域525a至525c。在实施方式中，沉积温度的特征可在于高于或约500℃、高于或约600℃、高于或约700℃、高于或约800℃、高于或约900℃、高于或约1000℃、高于或约1100℃或更高。在一些实施方式中，可基于材料中存在的额外组分的量来调整含镓及氮材料的沉积温度。在实施方式中，相比于无铟的含镓及氮的材料，可在更低的沉积温度下形成包括较大量铟的含镓及氮的材料。在额外的实施方式中，可在低于或约850℃、低于或约800℃、低于或约750℃、低于或约700℃、低于或约650℃、低于或约600℃或更低的沉积温度下沉积进一步包括铟的含镓及氮的材料。
在进一步的实施方式中，可在促进区域形成的沉积压力下形成含镓和氮的区域525a至525c。在实施方式中，可在高于或约10托、高于或约50托、高于或约100托、高于或约200托、高于或约300托、高于或约400托、高于或约500托、高于或约600托、高于或约700托或更高的沉积压力下形成含镓和氮的区域525a至525c。
方法200也可包括在操作240中平坦化含镓和氮的区域525a至525c。在实施方式中，刚沉积的含镓和氮的区域525a至525c可形成为锥形。在进一步的实施方式中，锥形的基部可接触成核层510，锥形的顶点可指向与成核层相反的方向。在进一步的实施方式中，可平坦化锥形的顶点，以在平坦化的含镓和氮的区域525a至525c中形成平坦表面(例如c面)，如图5D所示。
在实施方式中，平坦化含镓和氮的区域525a至525c可包括化学机械抛光工艺。在进一步的实施方式中，在掩模层及含镓和氮的区域525a至525c上形成终止层(未图示)之后，可执行化学机械抛光工艺。在进一步的实施方式中，平坦化工艺可包括蚀刻工艺。在实施方式中，含镓和氮的区域525a至525c的顶点部分可被湿式蚀刻或干式蚀刻，直至蚀刻终止层(未图示)。
在更进一步的实施方式中，平坦化含镓和氮的区域525a至525c可包括退火工艺，该退火工艺使锥形区域的顶点升华，以在含镓和氮的区域525a至525c的顶部留下平坦区(有时称为c面)。在实施方式中，退火工艺可包括在退火气体中加热含镓和氮的区域525a至525c达指定时间段。在进一步的实施方式中，可在高于或约900℃、高于或约1000℃、高于或约1100℃或更高的退火温度下退火含镓和氮的区域525a至525c。在更进一步的实施方式中，可在包括氨或氢(H2)中的至少一者的一种或多种退火气体中退火含镓和氮的区域525a至525c。在更进一步的实施方式中，可使含镓和氮的区域525a至525c退火少于或约10分钟、少于或约7.5分钟、少于或约5分钟或更少。
在一些实施方式中，含镓及氮的材料的平坦层(未图示)可在成核层510上成长。在这些实施方式中，可能不需要平坦化步骤。在这些实施方式中的一些中，含镓及氮的材料的平坦层可被平坦化及蚀刻以形成含镓和氮的区域525a至525c。含镓和氮的区域525a至525c可在其刚被沉积及蚀刻的状态中被平坦化。
相比于常规形成的MOVCD沉积的成核层，本技术内容的实施方式在更少的时间内，以更低的热预算、更低的复杂度及成本形成PVD沉积的成核层。形成的PVD沉积的成核层具有更低水平的缺陷，允许随后形成结构稳定、机械强度高、定向良好的含镓和氮的区域，例如GaN区域。在实施方式中，成核层的其上成长含镓和氮的区域的沉积表面的特征可在于小于或约5x103/cm2、小于或约5x103/cm2、小于或约5x103/cm2、小于或约5x103/cm2或更小的缺陷密度。本PVD沉积的成核层的低缺陷密度及高生产效率允许生产诸如高功率晶体管、半导体功率器件、射频器件、光伏器件、发光二极管、固态激光器及其他应用的各种应用的高品质、低成本的含GaN的半导体器件。
在前文的描述中，出于解释的目的，已阐述许多细节，以便理解本技术内容的各个实施方式。然而，对于本领域技术人员显而易见的是，可在没有这些细节中的一些或存在其他细节的情况下实践某些实施方式。
虽然已公开了若干实施方式，但本领域技术员应了解，在不脱离实施方式的精神的情况下，可使用各种修改、替代构造或等效物。另外，未描述许多已知的工艺及要素，以便避免不必要地使本技术难以理解。因此，不应认为以上描述限制本技术内容的范围。另外，虽然本文按顺序或按步骤描述了方法或工艺，但应理解，可同时执行操作或按与所列出的顺序不同的顺序执行操作。
在提供数值范围的情况下，应理解，除非上下文另有明确规定，也具体地公开了该范围的上限及下限之间的小至下限单位最小分数的每一中间值。涵盖所陈述范围中的任何所陈述值或未陈述中间值与任何其他所陈述或中间值之间的任何较窄的范围。那些较小范围的上限及下限可独立地包括于范围或从范围中排除，并且本技术内容也涵盖每一范围(上限及下限均不包括于较小的范围中，或其中一者或两者均包括于较小的范围中)，其中每一范围受到所陈述范围中的具体排除的限值的限制。在所陈述范围包括限值中的一者或两者，也包括排除那些所包括限值中的一者或两者的范围。
如本文及所附权利要求书所使用，除非上下文另有明确指出，单数形式的“一(a)”、“一个(an)”及“该(the)”包括复数的引用。由此，举例而言，“一个沟槽”的引用包括多个此类沟槽，“该层”的引用包括一层或多层以及本领域技术人员已知的它们的等效物的引用，等等。
此外，当用于本说明书及随附权利要求书时，词语“包含(comprise)”、“包含(comprising)”、“含有(contain)”、“含有(containing)”、“包括(include)”及“包括(include)”旨在指定所陈述的特征、整数、部件或操作的存在，但其不排除存在或添加一个或多个其他特征、整数、部件、操作、动作或群组。

Claims (20)

1.一种半导体处理方法，其包含以下步骤：
在基板上形成成核层，其中通过物理气相沉积形成所述成核层，且其中所述物理气相沉积的特征在于高于或约为400℃的沉积温度；
在所述成核层上形成图案化掩模层，其中所述图案化掩模层包含暴露所述成核层的部分的开口；及
在所述成核层的所暴露的所述部分上形成含镓和氮的区域。
2.根据权利要求1所述的半导体处理方法，其中所述基板包含硅。
3.根据权利要求1所述的半导体处理方法，其中所述成核层包含从由氮化铝、氮化铪、氮化铌、氮化锆、氮化钛及氮化钨组成的群组中选择的至少一种金属氮化物。
4.根据权利要求1所述的半导体处理方法，其中所述图案化的掩模层包括氧化硅、硅氧碳、氮化硅、氮化钛、氧化铝或非晶碳。
5.根据权利要求1所述的半导体处理方法，其中形成所述成核层的步骤包含以下步骤：
以第一PVD沉积速率形成所述成核层的第一部分；及
以高于所述第一沉积速率的第二PVD沉积速率形成所述成核层的第二部分。
6.根据权利要求5所述的半导体处理方法，其中形成所述成核层的步骤进一步包含以下步骤：在形成所述成核层的所述第二部分之前在所述成核层的所述第一部分上形成夹层，其中所述夹层包含氮化硅。
7.根据权利要求1所述的半导体处理方法，其中形成所述含镓和氮的区域的步骤包含以下步骤：利用金属有机化学气相沉积形成氮化镓区域。
8.根据权利要求1所述的半导体处理方法，其中所述方法进一步包含以下步骤：退火所述含镓和氮的区域。
9.一种半导体处理方法，其包含以下步骤：
在硅基板上形成成核层的第一部分，其中通过物理气相沉积形成所述成核层的所述第一部分；
在所述成核层的所述第一部分上形成夹层，其中所述夹层的特征在于小于或约为10nm的厚度，且其中所述夹层包含暴露所述成核层的所述第一部分的至少一个开口；
在所述夹层上形成所述成核层的第二部分，其中所述成核层的所述第二部分的特征在于比所述成核层的所述第一部分具有更少的位错；及
在所述成核层的所述第二部分的至少一个暴露部分上形成至少一个含镓和氮的区域。
10.根据权利要求9所述的半导体处理方法，其中所述成核层的所述第一部分及所述第二部分包含氮化铝。
11.根据权利要求9所述的半导体处理方法，其中所述夹层包含氮化硅。
12.根据权利要求9所述的半导体处理方法，其中所述至少一个含镓和氮的区域包含通过金属有机化学气相沉积而被沉积的氮化镓。
13.根据权利要求9所述的半导体处理方法，其中在高于或约为700℃的PVD沉积温度下沉积所述成核层的所述第一部分及所述第二部分。
14.根据权利要求9所述的半导体处理方法，其中在不使所述硅基板暴露于空气的情况下形成所述成核层的所述第一部分、所述夹层及所述成核层的所述第二部分。
15.一种半导体结构，其包含：
硅基板；
成核层，所述成核层与所述硅基板接触；其中所述成核层包含：
所述成核层的第一部分，所述第一部分具有与所述硅基板接触的第一表面，
与所述成核层的所述第一部分的第二表面接触的夹层，其中所述第二表面与所述第一表面相对，及
所述成核层的第二部分，所述第二部分与第二夹层表面接触，所述第二夹层表面与接触所述成核层的所述第一部分的第一夹层表面相对；及
至少一个氮化镓区域，其接触与所述夹层相对的所述成核层的所述第二部分的至少一个暴露部分。
16.根据权利要求15所述的半导体结构，其中所述成核层的所述第一部分及所述第二部分包含氮化铝。
17.根据权利要求15所述的半导体结构，其中所述夹层包含氮化硅。
18.根据权利要求15所述的半导体结构，其中所述夹层的特征在于小于或约为10nm的厚度，且其中所述夹层包含暴露所述成核层的所述第一部分的至少一个开口。
19.根据权利要求18所述的半导体结构，其中所述成核层的所述第二部分通过所述夹层中的所述至少一个开口直接接触所述成核层的所述第一部分。
20.根据权利要求15所述的半导体结构，其中所述成核层的所述第二部分的特征在于比所述成核层的所述第一部分具有更少的位错。
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