CN117240394B - 一种收发器芯片通道间同步校准装置 - Google Patents
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Abstract
本发明公开了一种收发器芯片通道间同步校准装置，包括：脉冲压缩信号生成模块、发射模块、耦合模块、第一和第二接收模块、第一和第二脉冲压缩信号峰值检测模块、系统时钟模块、脉冲压缩信号峰值比较模块以及系统时钟延时模块，第一接收模块和第一脉冲压缩信号峰值检测模块产生第一脉冲压缩信号，第二接收模块和第二脉冲压缩信号峰值检测模块利用延时后的系统时钟产生第二脉冲压缩信号，脉冲压缩信号峰值比较模块比较第一脉冲压缩信号与第二脉冲压缩信号的峰值，并将它们的差值作为延时数据输出至系统时钟延时模块，系统时钟延时模块根据所述延时数据产生延时后的系统时钟。本发明能够低成本、高效率地实现收发器芯片内不同通道间的时钟同步校准。
Description
技术领域
本发明涉及收发器芯片领域，更具体地，涉及一种收发器芯片通道间同步校准装置。
背景技术
为了实现收发器芯片内不同通道间的时钟同步校准，目前主要采用对芯片信号进行测试的方式进行同步校准。作为现有技术，CN102594426B公开了一种有源天线多收发通道同步校准的装置和方法，CN101651480B公开了一种有源天线、基站、刷新幅度和相位的方法及信号处理方法。但是，现有技术需要增加专门的校准装置来进行同步校准，从而增加了收发器芯片的复杂度和成本。
发明内容
本发明的目的是提供一种收发器芯片通道间同步校准装置，能够低成本、高效率地实现收发器芯片内不同通道间的时钟同步校准。
本发明的一个方面提供一种收发器芯片通道间同步校准装置，包括：脉冲压缩信号生成模块、发射模块、耦合模块、第一接收模块、第一脉冲压缩信号峰值检测模块、系统时钟模块、第二接收模块、第二脉冲压缩信号峰值检测模块、脉冲压缩信号峰值比较模块以及系统时钟延时模块，
脉冲压缩信号生成模块用于产生脉冲压缩信号，并将该脉冲压缩信号输出至发射模块，发射模块用于将脉冲压缩信号发射至耦合模块并通过耦合模块产生耦合后的信号，系统时钟模块用于产生系统时钟并提供至第一接收模块和系统时钟延时模块，第一接收模块用于使用系统时钟对耦合后的信号进行采样，将采样后的信号提供至第一脉冲压缩信号峰值检测模块并通过第一脉冲压缩信号峰值检测模块产生第一脉冲压缩信号；
系统时钟延时模块用于将延时后的系统时钟输出至第二接收模块，第二接收模块用于使用延时后的系统时钟对耦合后的信号进行采样，将采样后的信号提供至第二脉冲压缩信号峰值检测模块并通过第二脉冲压缩信号峰值检测模块产生第二脉冲压缩信号，脉冲压缩信号峰值比较模块用于比较第一脉冲压缩信号与第二脉冲压缩信号的峰值，并将它们的差值作为延时数据输出至系统时钟延时模块，系统时钟延时模块根据所述延时数据产生延时后的系统时钟。
优选地，所述系统时钟延时模块包括鉴相器、电荷泵、滤波器、振荡器、数控电阻阵列、电容以及N倍分频器，鉴相器的一个输入端与系统时钟连接，另一个输入端与N倍分频器的输出端连接，鉴相器的输出端与电荷泵的输入端连接，电荷泵的输出端与滤波器的输入端连接，滤波器的输出端与振荡器的输入端连接，振荡器的一个输出端输出延时后的系统时钟，另一个输出端与数控电阻阵列的一个输入端连接，数控电阻阵列的另一个输入端连接延时数据，数控电阻阵列的输出端连接电容的一端，电容的另一端连接N倍分频器的输入端。
本发明上述方面的收发器芯片通道间同步校准装置能够低成本、高效率地实现收发器芯片内不同通道间的时钟同步校准。
附图说明
为了更清楚地说明本发明的技术方案，下面将对本发明实施例的描述中所使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图：
图1是本发明一种实施方式的收发器芯片通道间同步校准装置的结构框图；
图2是本发明一种实施方式的系统时钟延时模块的电路图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图，对本发明的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的实施方式提供一种收发器芯片通道间同步校准装置，用于收发器芯片内不同通道间的时钟同步校准。图1是本发明一种实施方式的收发器芯片通道间同步校准装置的结构框图。如图1所示，本发明一种实施方式的收发器芯片通道间同步校准装置包括：脉冲压缩信号生成模块、发射模块、耦合模块、第一接收模块、第一脉冲压缩信号峰值检测模块、系统时钟模块、第二接收模块、第二脉冲压缩信号峰值检测模块、脉冲压缩信号峰值比较模块以及系统时钟延时模块。
脉冲压缩信号生成模块产生脉冲压缩信号，并将该脉冲压缩信号输出至发射模块，发射模块将脉冲压缩信号（发射信号）发射至耦合模块产生耦合后的信号，系统时钟模块用于产生系统时钟，第一接收模块使用系统时钟模块提供的系统时钟对耦合后的信号进行采样，并将采样后的信号提供至第一脉冲压缩信号峰值检测模块产生第一脉冲压缩信号。
系统时钟模块还将系统时钟输出至系统时钟延时模块，理想情况下，系统时钟延时模块的延时值为零，第二接收模块使用延时值为零的系统时钟采样耦合后的信号并将采样后的信号提供至第二脉冲压缩信号峰值检测模块产生第二脉冲压缩信号，脉冲压缩信号峰值比较模块比较第一脉冲压缩信号与第二脉冲压缩信号的峰值并将它们的差值（即延时数据）输出至系统时钟延时模块产生延时后的系统时钟。这里在理想情况下第一脉冲压缩信号与第二脉冲压缩信号的峰值时间是相同的，因为系统时钟延时模块的延时值为零，但在实际使用中由于传输线长度等种种原因，会产生不同接收模块间峰值时间的差异。此时系统时钟延时模块将根据延时数据延时后的系统时钟输出至第二接收模块，第二接收模块使用延时后的系统时钟对耦合后的信号进行采样，将采样后的信号提供至第二脉冲压缩信号峰值检测模块并通过第二脉冲压缩信号峰值检测模块产生第二脉冲压缩信号，脉冲压缩信号峰值比较模块比较第一脉冲压缩信号与第二脉冲压缩信号的峰值，并将它们的差值作为延时数据输出至系统时钟延时模块，如此循环，直到实现通道间时钟的同步校准。
以上说明的是两个接收模块的情形，本发明的收发器芯片通道间同步校准装置还可以进行扩展，进一步包括第三接收模块、第四接收模块等，其工作过程与上述第二接收模块类似。
图2是本发明一种实施方式的系统时钟延时模块的电路图。在图2的实施例中，系统时钟延时模块包括鉴相器（PFD）、电荷泵（CP）、滤波器、振荡器、数控电阻阵列、电容（C）以及N倍分频器（/N），延时数据控制数控电阻阵列的阻值，从而实现系统时钟与输出时钟之间的数控延时功能。
其中，鉴相器的一个输入端与系统时钟连接，另一个输入端与N倍分频器的输出端连接，输出端与电荷泵的输入端连接，电荷泵的输出端与滤波器的输入端连接，滤波器的输出端与振荡器的输入端连接，振荡器的一个输出端输出延时后的时钟信号（输出时钟），另一个输出端与数控电阻阵列的一个输入端连接，数控电阻阵列的另一个输入端连接延时数据，数控电阻阵列的输出端连接电容的一端，电容的另一端连接N倍分频器的输入端。
在工作时，首先，系统时钟信号输入鉴相器（PFD），与N倍分频器（/N）输出的分频信号相比较生成相位信号，相位信号输出至电荷泵（CP）生成电压信号，电压信号经滤波器滤波后输出至振荡器，生成频率信号，频率信号经数控电阻阵列与电容构成的延时滤波器后被延时，被延时的信号经N倍分频器后形成分频信号，再与输入信号相比较，如此循环。
综上所述，本发明实施方式的收发器芯片通道间同步校准装置通过对比不同通道的脉冲压缩信号的峰值出现时间，将不同通道的所有延时因素纳入考量，不仅有助于校准时钟不同步对模拟电路的影响，还有助于校准时钟不同步对数字电路的影响，能够高效率地完成信号通道间时钟的同步校准。另外，本发明采用雷达中已有的脉冲压缩信号生成模块等进行时钟的同步校准，不需要增加专门的校准装置，节省了系统资源，降低了成本。
以上只通过说明的方式描述了本发明的某些示范性实施例，毋庸置疑，对于本领域的普通技术人员，在不偏离本发明的精神和范围的情况下，可以用各种不同的方式对所描述的实施例进行修正。因此，上述附图和描述在本质上是说明性的，不应理解为对本发明权利要求保护范围的限制。
Claims (1)
1.一种收发器芯片通道间同步校准装置，其特征在于，包括：脉冲压缩信号生成模块、发射模块、耦合模块、第一接收模块、第一脉冲压缩信号峰值检测模块、系统时钟模块、第二接收模块、第二脉冲压缩信号峰值检测模块、脉冲压缩信号峰值比较模块以及系统时钟延时模块，
脉冲压缩信号生成模块用于产生脉冲压缩信号，并将该脉冲压缩信号输出至发射模块，发射模块用于将脉冲压缩信号发射至耦合模块并通过耦合模块产生耦合后的信号，系统时钟模块用于产生系统时钟并提供至第一接收模块和系统时钟延时模块，第一接收模块用于使用系统时钟对耦合后的信号进行采样，将采样后的信号提供至第一脉冲压缩信号峰值检测模块并通过第一脉冲压缩信号峰值检测模块产生第一脉冲压缩信号；
系统时钟延时模块用于将延时后的系统时钟输出至第二接收模块，第二接收模块用于使用延时后的系统时钟对耦合后的信号进行采样，将采样后的信号提供至第二脉冲压缩信号峰值检测模块并通过第二脉冲压缩信号峰值检测模块产生第二脉冲压缩信号，脉冲压缩信号峰值比较模块用于比较第一脉冲压缩信号与第二脉冲压缩信号的峰值，并将它们的差值作为延时数据输出至系统时钟延时模块，系统时钟延时模块根据所述延时数据产生延时后的系统时钟，
所述系统时钟延时模块包括鉴相器、电荷泵、滤波器、振荡器、数控电阻阵列、电容以及N倍分频器，鉴相器的一个输入端与系统时钟连接，另一个输入端与N倍分频器的输出端连接，鉴相器的输出端与电荷泵的输入端连接，电荷泵的输出端与滤波器的输入端连接，滤波器的输出端与振荡器的输入端连接，振荡器的一个输出端输出延时后的系统时钟，另一个输出端与数控电阻阵列的一个输入端连接，数控电阻阵列的另一个输入端连接延时数据，数控电阻阵列的输出端连接电容的一端，电容的另一端连接N倍分频器的输入端。
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