CN117198378A - 一种基于fpga的存储器阵列测试系统 - Google Patents

Abstract

本发明公开了一种基于FPGA的存储器阵列测试系统，用于对还未封装且未添加外围电路的存储器进行测试，包括：FPGA，作为整个测试系统的控制模块；激励源，用于输出对存储器单元的操作电压；读电路，用于读取选中存储单元的电阻值；阵列选通模块，包括行选通电路和列选通电路，用于选择阵列中的单个存储单元；上位机，用于根据用户操作输出对脉冲电压的脉宽与幅值，扫描电压的步进时间、步进电压与扫描点数，所选中存储单元的字线与位线的控制信号，并将接收来自FPGA的电阻数据以图表形式呈现。本发明在PCB上搭建测试电路，相较于传统的探针测试，有效降低测试时间，提高测试效率，为存储器阵列搭建外围集成电路前进行原型验证。

Description

一种基于FPGA的存储器阵列测试系统

技术领域

本发明属于半导体集成电路器件测试技术领域，更具体地，涉及一种基于FPGA的存储器阵列测试系统。

背景技术

随着计算机应用的不断扩大和发展，人们对存储器的要求也越来越高，而传统的闪存、动态随机存储器(DRAM)和静态随机存储器(SRAM)等存储器存在着各种不足和限制。不同的新一代存储器具有各自的优势与特点，其测试需求量庞大。目前，新型非易失性存储领域较为成熟的技术路线主要有相变存储器(PCM)、磁变存储器(MRAM)以及阻变存储器(RRAM)3种。PCM通过相变材料相态的变化获得不同的电阻值，主要用于独立式存储；MRAM通过磁性材料中磁畴的方向变化改变电阻，主要用于嵌入式存储；RRAM则利用阻变材料中导电通道的产生或关闭实现电阻变化。

在存储器中，1T1R(One Transistor One Resistor)是一种存储单元的配置。它由一个晶体管和一个电阻器组成。1T1R结构通常用于二维平面结构非易失性存储器技术，如阻变存储器或相变存储器等。这种配置的存储单元由一个晶体管作为选择器和一个电阻器作为存储元件组成。晶体管为三端器件，用于控制存储单元的读取和写入操作。它可以选择要访问的特定存储单元，并通过控制电流或电压来实现读取或写入操作。电阻器则用于存储信息。通过在电阻器中施加电压或电流，可以改变其电阻状态，从而表示存储的数据值。1T1R结构相对简单且具有较小的面积，因此在一些新型存储器技术中得到广泛应用。它具有较低的功耗、较高的密度和较快的读写速度，使得其在新一代存储器技术中具有潜在的优势和应用前景。

1S1R(One Selector One Resistance)阵列是一种存储体系结构，其中每个存储单元由一个存储器件和一个选择器件组成，常用于三维存储器架构。存储器件可以使用磁存储器、阻变存储器、相变存储器、铁电存储器等，选通器件为两端器件，可以使用双向阈值选通管(OTS)。为防止PCM阵列泄漏电流，OTS被引入到PCM中。OTS是一种基于奥弗辛斯基阈值导通理论的两端器件，当其两端电压达到阈值电压(Uth)时，OTS进入导通状态，阻值迅速降低；当导通状态的OTS电压高于保持电压(Uhold)，OTS会保持低阻导通状态。

关于阵列形态，现多采取纵横式交叉(crossbar)的形式，即通过字线与位线选择阵列当中的存储单元。该形态需注意选中单元产生的泄露电流对周围单元的串扰。

对于在实验室中还未封装以及没有外围电路的存储器阵列，研究人员一般使用探针台进行测试，探针台通常有4根探针，用于放置在电极上，与测试设备进行电属性连接。然而，4根探针对于具有多根字线与位线的存储器来说数量过少，且一次测试只能测试少量的存储单元，此种测试方法效率过慢，需反复抬放探针。

如今各类新型存储器技术发展逐渐迅猛，产业化的趋势也逐渐明显，无论是工厂生产还是实验室研发，都需要对存储器阵列进行一定特性的测试，再加上目前市面上的集成测试系统也存在着价格高昂、效率不高、国外进口、开发周期长等问题，因此研发一款国产、低成本、高性能的基于FPGA的存储器阵列测试系统，对新型存储器产业化、实验室科研与早期产品质量检测具有重要促进作用。

发明内容

针对现有技术的缺陷，本发明的目的在于提供一种基于FPGA的存储器阵列测试系统，从而在没有外围电路的晶圆上，正确选择阵列中的存储器单元，并能对其进行读擦写操作。

本发明提供了一种基于FPGA的存储器阵列测试系统，用于对还未封装且未添加外围电路的存储器进行测试，包括：

FPGA，其第一输入端连接至上位机的输出端，第二输入端连接至读电路的输出端，第一输出端连接至激励源的输入端，第二输出端连接至读电路的第一输入端，第三输出端连接至阵列选通模块的第一输入端，作为本测试系统的核心控制单元，用于输出对其他模块中模数转换器ADC、数模转换器DAC、模拟开关与多路复用选择器的数字控制信号，接收并分析来自模数转换器ADC的数据，且能与上位机进行数据通讯；

激励源，其输出端连接至阵列选通模块的第二输入端，用于根据上位机设置的参数输出对存储器单元的操作电压与偏置电压；

读电路，其第二输入端连接至阵列选通模块的输出端，用于根据阵列选通模块所选择的路径读取选中存储单元的电阻值；

阵列选通模块，用于根据控制信号将读写擦操作电压分配到所选择的字线中，将所选择的位线连接读电路，并将偏置电压分配到所有未选择的字线与位线中；

上位机，用于根据用户操作输出对脉冲电压的脉宽与幅值，扫描电压的步进时间、步进电压与扫描点数，所选中存储单元的字线与位线的控制信号，并将接收来自FPGA的电阻数据以图表形式呈现。

更进一步地，激励源产生的脉冲电压能够达到ns级，分辨率为5ns，脉冲上升沿下降沿时间约15ns，幅值与脉宽都可调整。

更进一步地，激励源包括：数模转换器DAC和单刀双掷模拟开关；数模转换器DAC的输入端作为激励源的输入端，用于接收FPGA输出设定的电压幅值信息；单刀双掷模拟开关的一端S2连接至数模转换器DAC的输出端，另一端S1接地，用于根据FPGA产生的电压脉冲波形输出激励信号。

更进一步地，阵列选通模块包括：行选通电路和列选通电路；行选通电路用于与阵列中的字线连接，并将读擦写电压分配到上位机所选择的字线中，偏置电压分配到所有未选择的字线中；列选通电路用于与阵列中的位线连接，并将读电路端口或地连接到上位机所选择的位线中，偏置电压分配到所有未选择的位线中。

更进一步地，行选通电路和列选通电路均包括多路复用选择器和模拟开关；多路复用选择器用于根据对字线与位线的控制信号，将读写擦操作电压分配到所选择的字线中，并将所选择的位线连接到读电路输入端或接地；模拟开关用于根据所述对字线与位线的控制信号，将偏置电压分配到所有未选择的字线与位线中。

更进一步地，多路复用选择器的通道数量与所述阵列中的字线和位线数量相匹配，所述模拟开关的接口数量与所述阵列中的字线和位线数量相匹配。

更进一步地，读电路包括：依次连接的采样电阻、运算放大器、低通滤波器和ADC；工作时，采集采样电阻上电压，并经运算放大器放大该电压值，后续经低通滤波器滤除噪声，最后将此电压连接到ADC的输入口，读取得到的数字信号传回给FPGA进行处理。

其中，采样电阻的阻值可以设置为100Ω。

更进一步地，存储器通过引线键合与PCB印刷电路板进行电气属性连接，所述存储阵列选通测试系统搭建在所述PCB印刷电路板上。

更进一步地，上位机使用RS232串口与FPGA进行数据通讯。

通过本发明所构思的以上技术方案，与现有技术相比，由于现有探针台的测试方案价格昂贵、效率低。而FPGA具有布线资源丰富，可重复编程和集成度高，本发明基于FPGA进行测试系统的搭建，对未封装的晶圆不需反复抬放探针，直接使用引线键合技术使多个电极与外部PCB连接，且能对不同的阵列形态选择是否对未选择的字线与位线增加偏置电压，因此本发明能够取得低成本，高效率，且能对1T1R、1S1R不同阵列形态的存储阵列进行测试的有益效果。本发明适用于各类未添加外围集成电路的存储器阵列的测试，包括但不限于相变存储器、磁随机存储器、忆阻器、铁电存储器等。

附图说明

图1是本发明一实施例提供的存储器阵列测试系统的结构示意图；

图2是本发明一实施例提供的激励源的结构示意图；

图3为本发明一实施例所选用的ADG752功能方框图；

图4为本发明一实施例中FPGA在脉冲模式下相关控制信号及输出信号IN的时序图；

图5是本发明一实施例提供的激励源的电路原理图；其中，(a)为逻辑电平转换电路，(b)为所选DAC7621的连接示意图，(c)为所选ADG752的连接示意图；

图6是本发明一实施例提供的读电路模块的测试电路；

图7是本发明一实施例提供的读电路模块的结构示意图；

图8是本发明一实施例提供的阵列选通模块的结构示意图；

图9是本发明配套的软件操作界面；

图10是本发明一实施例提供的存储器阵列测试系统的脉冲输出的测试结果；

图11是本发明一实施例提供的存储器阵列测试系统对实际相变存储器单元连续SET的测试结果；

图12是本发明一实施例提供的存储器阵列测试系统的扫描电压输出的测试结果。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明实施例提供的存储器阵列测试系统的测试对象针对于还未封装的晶圆阵列，在PCB上搭建测试电路，相较于传统的探针测试，免去了探针抬放的时间，降低了测试所需时间。同时，系统使用LabVIEW软件搭建上位机，能够对阵列型相变存储器进行自动化测试，提高了测试效率，也为存储器搭建外围电路前进行原型验证。

本发明提供的一种基于FPGA的存储器阵列测试系统，从而在没有外围电路的晶圆上，正确选择阵列中的存储器单元，并能对其进行读擦写操作。其中，存储器阵列测试系统包括：

FPGA作为整个测试系统的控制模块，用于接收来自上位机的指令，经判断后，控制激励源发送脉冲或扫描电压，控制选通电路进行单元选通，并能接收读电路回传的数据，最终返回该值到上位机。

激励源，用于输出对存储器单元的操作电压与偏置电压，包括DAC与高速单刀双掷模拟开关。使用该方法搭建的激励源能够输出ns级脉冲电压，分辨率为5ns，脉冲上升沿下降沿时间约15ns，同时也能输出直流电压或扫描电压。

读电路，包括采样电阻、运算放大、低通滤波与ADC模块。模块原理为：采集与存储单元串联的采样电阻上电压，并经运算放大器放大该电压值，后续经低通滤波器滤除噪声，最后将此电压连接到ADC的输入口，读取得到的数字信号传回给FPGA进行处理。

阵列选通模块，包括行选通电路和列选通电路，两选通电路均包括多路复用选择器和模拟开关，两选通电路中的多路复用选择器的通道数量对应于所述阵列中的字线和位线数量相匹配，两选通电路中的模拟开关的接口数量对应于所述阵列中的字线和位线数量相匹配；其中，多路复用选择器用于根据所述对字线与位线的控制信号，将读写擦操作电压分配到所选择的字线中，并将所选择的位线接地；模拟开关用于根据所述对字线与位线的控制信号，将偏置电压分配到所有未选择的字线与位线中。

上位机使用LabVIEW进行编写，并使用RS232串口与FPGA进行通讯。其用于对FPGA发送指令及用户设置的参数，如操作脉冲的脉宽与幅值，选中阵列的行列地址，以及扫描电压的步进时间、步进电压与扫描点数。同时也能收到来自FPGA回传的存储单元电阻值或电流值，并具有图表绘制、信息导出等功能。

如图1所示，本发明实施例提供的存储器阵列测试系统包括上位机、FPGA、激励源、读电路与阵列选通模块；其中，激励源由两部分组成，包括数模转换器(DAC)与单刀双掷模拟开关，其模块示意图如图2所示。

DAC选用德州仪器公司的DAC7621芯片，其为12位并行数模转换器，在工业温度范围内保证12位单调性能。对于满量程的步进，输出将在7μs内稳定到1LSB。最大电压为4.095V，满足对相变存储器读擦写电压的要求。

单刀双掷模拟开关选用ADI公司的ADG752芯片，其具有功耗低、高关断隔离、开关速度快、导通电阻低的特点，功能示意图如图3所示。输入口IN控制模拟开关的导向，其控制的接通时间为8ns，断开时间为3ns，开关时间满足后续设计要求。

FPGA输出的数字信号连接DAC，其值由用户通过上位机输入的电压幅值转化而来。DAC所输出的直流电压连接模拟开关的S2端，S1端连接地GND，控制信号IN连接FPGA。这种连接方式即可输出幅值、脉宽可调的脉冲电压，直流电压或扫描电压。具体实现方式为：

(1)若输出脉冲电压，DAC持续输出设定幅值的电压，FPGA对模拟开关输入逻辑“1”与“0”。当为逻辑“0”时，开关导向S1所连接的地GND。当为逻辑“1”时，开关导向S2所连接的DAC。因此，只需FPGA输出设定脉宽对于的脉冲信号即可在D端形成脉宽与幅值可调的电压脉冲激励；

(2)若输出扫描电压，FPGA只输出逻辑“1”，模拟开关的D端一直导向S2端。因此只需通过改变FPGA输出的数字信息，DAC就能在D端形成扫描或直流电压。

其中，控制信号IN直接影响了输出电压脉冲的脉宽值。而所述FPGA的系统时钟sys_clk周期为20ns，以此为分辨率的脉冲电压对于相变存储器的擦写测试远远不够。因此在FPGA中调用锁相环(PLL)IP核，将系统时钟倍频至5ns，基于此倍频时钟pll_clk进行计数；当起始信号拉高时，脉宽控制信号IN拉高；当计数达到测试用户所设置的脉宽时，脉宽控制信号IN拉低。以此种办法输出的脉冲电压的脉宽分辨率即可达到5ns，实现脉冲电压在ns级的可调。图4为相关控制信号的时序图，当起始信号拉高时，脉宽控制信号IN拉高；当计数达到测试用户所设置的脉宽时，脉宽控制信号IN拉低。以此种办法输出的脉冲电压的脉宽分辨率即可达到5ns，实现脉冲电压在ns级的可调，方便在相变存储器测试中寻找最佳的擦写脉冲参数。

图5为激励源的电路原理图，其中D0_IN～D11_IN为FPGA输出的12位数字信号，VOUT为激励源的输出口。DAC7621的逻辑输入的高电平阈值电压为电源电压的0.7倍，即3.5V，而FPGA能够输出的最大电平为3.3V，不能超过此值，从而被判断为高电平，因此需要进行逻辑电平转换。器件A1与A2为电平转换器，可将逻辑高电平升高至4.6V，电平转换器输出的各种控制信号即可连接到DAC上。

本实施例以测试相变存储器阵列为例。实现相变的过程一般是将电脉冲信号作用于存储单元上，例如施加一个窄脉宽、高幅值且快下降沿的电脉冲进行RESET操作，使有序的晶态相变材料熔化并快速冷却转变为无序的非晶态，实现低阻态“0”到高阻态“1”的相变；反之，施加一个宽脉宽且低幅值的电脉冲可以对相变单元进行SET操作，非晶态的相变材料经历退火过程后结晶变为晶态并实现“1”到“0”的相变；而对相变存储单元进行读取操作的具体过程为：施加一个对相变材料的状态不会产生影响的幅值很低的电脉冲，或施加一个幅值较低的电脉冲扫描信号，通过测量器件的电阻值来读取它的状态。同理可知，本发明也可用于对忆阻器、磁随机存储器和铁电存储器等存储器的测试方式，本实施例不再赘述。

电阻测量是相变存储器测试中非常重要的一项测试，通过该测试可以获得存储单元的电学特性信息，包括存储单元的电阻状态(高电阻态或低电阻态)以及电阻大小。根据存储单元的电阻状态，可以确定其所存储的信息。因此，电阻测量是相变存储器测试中不可或缺的一部分。

在进行电阻测量时，通常需要建立一个测试电路，测试电路如图6所示。激励源需施加一个宽度适当而幅度较小的电脉冲，由于读取时不能改变相变存储器单元的状态，因此施加一个幅值较小的电脉冲，使其产生的热量不使相变材料的温度上升到结晶温度以上。

图6中RPCM为待测的相变存储单元，R为采样电阻，V1为激励源发出的电压值，V2为测试系统中的读电路模数转化器(ADC)读取到的电压值。则流经PCM的电流I为：I＝V2/R；施加在PCM上的压降是：PCM＝V1-V2；测得的PCM在该脉冲作用下的电阻为：RPCM＝VPCM/I；因相变存储器电阻过大kΩ及MΩ，可忽略V2的分压，因此电阻可近似算作：RPCM＝V1/I。

在测试电路中采样电阻R的具体取值有着非常重要的作用。当R的取值过小时，由于使用的电源存在纹波，在一定的放大比例下，会使得测得的电压值不准确；同时，当R取值过大时，由于电路中存在很多寄生因素，尤其是寄生电容，作用在相变存储器的脉冲会因为RC滤波的影响而变缓，这对存储器写入的操作有着很大的影响。本发明实施例提供的存储器阵列测试系统中优选100Ω作为采样电阻阻值。

如图7所示，本发明实施例提供的存储器阵列测试系统的读电路模块分为：采样电阻、运算放大器、低通滤波与ADC。模块原理为：采集采样电阻上电压，并经运算放大器放大该电压值，后续经低通滤波器滤除噪声，最后将此电压连接到ADC的输入口，读取得到的数字信号传回给FPGA进行处理。

图8为阵列选通模块的结构示意图，其包括行选通电路和列选通电路，两选通电路均包括多路复用选择器和模拟开关，两选通电路中的多路复用选择器的通道数量对应与阵列中的字线和位线数量相匹配，两选通电路中的模拟开关的接口数量对应与阵列中的字线和位线数量相匹配；其中，多路复用选择器用于根据控制信号将读写擦操作电压分配到所选择的字线中，并将所选择的位线接至读电路；模拟开关用于根据控制信号将偏置电压分配到所有未选择的字线与位线中。

需要说明的是，对于1T1R结构的存储器，字线用于发送激励信号，位线用于控制晶体管选通，所以通过上位机将偏置电压设置为0即可完成选通；对于1S1R结构的存储器，未选择的字线与位线需要添加一个偏置电压，以控制未选择的单元上电压小于选择器件的阈值电压。该偏置电压一般为操作电压(Vop)的一半，因此，选择的单元电压为Vop，选择的字线或位线上其余单元电压为Vop/2，未选择的字线与位线上单元的电压为0。Vop该值大于选择器件的阈值电压，Vop/2该值小于选择器件的阈值电压，从而完成阵列的选择功能。

本实施例增加了使用软件LabVIEW的上位机，主要实现对FPGA的控制、通讯等功能。测试人员通过操作可视化软件界面输入操作参数以及选择单元的字线与位线，图9为软件操作界面。此模块设计的目的是为了给测试人员提供便利，提高本发明系统的可操作性。

上位机设置脉宽为500ns，幅值为2.4V，图10为本激励源收到指令后发出的脉冲电压。示波器测得的该实际脉冲与上位机所设置的参数一致，脉冲高电平持续时间为500ns，最大电压为2.4V，脉冲从0V上升至最大电压的上升时间在15ns左右。该结果验证本发明实施例提供的存储器阵列测试系统成功输出ns级脉冲电压，且脉冲质量满足使相变存储器单元相变的条件。

图11为使用本发明实施例提供的存储器阵列测试系统所发出的电压脉冲对实际相变单元进行的测试。相变单元选用GST147材料，对该相变单元连续进行五次SET操作，连续输入的电压脉冲参数为1V，200ns。初始电阻约为120GΩ，第一次SET将相变存储器的电阻转变为晶态，测试单元阻值显著下降，随之SET次数的增加，电阻逐渐减小，说明发送的脉冲成功使得存储器发生相变，且随着脉冲次数的增加，存储单元的电阻逐渐减小，成功验证了本发明实施例提供的存储器阵列测试系统的脉冲模块与上位机之间的通讯，产生的可编程脉冲使相变单元成功相变。

上位机设置扫描电压的最大电压为600mV，扫描点数6个，扫描步进时间为200μs，图12为本激励源收到指令后发出的扫描电压。示波器测得的该实际扫描与上位机所设置的参数一致，脉冲信号从-200μs开始，每隔200μs抬高200mV，一共抬高6次，到达设置的最大电压为600mV，总共消耗1200μs。该结果验证本发明实施例提供的存储器阵列测试系统成功输出扫描电压，且其能够用于相变存储器中电阻读取与IV扫描的测试中。

本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种基于FPGA的存储器阵列测试系统，用于对还未封装且未添加外围电路的存储器进行测试，其特征在于，包括：

FPGA，其第一输入端连接至上位机的输出端，第二输入端连接至读电路的输出端，第一输出端连接至激励源的输入端，第二输出端连接至读电路的第一输入端，第三输出端连接至阵列选通模块的第一输入端，输出用于控制其他模块中的模数转换器ADC、数模转换器DAC、模拟开关和多路复用选择器的数字控制信号，接收并分析来自模数转换器ADC的数据，且能与上位机进行数据通讯；

激励源，其输出端连接至阵列选通模块的第二输入端，用于根据上位机设置的参数输出对存储器单元的操作电压与偏置电压；

读电路，其第二输入端连接至阵列选通模块的输出端，用于根据阵列选通模块所选择的路径读取选中存储单元的电阻值；

阵列选通模块，用于根据控制信号将读写擦操作电压分配到所选择的字线中，将所选择的位线连接读电路，并将偏置电压分配到所有未选择的字线与位线中；

上位机，用于根据用户操作输出对脉冲电压的脉宽与幅值，扫描电压的步进时间、步进电压与扫描点数，所选中存储单元的字线与位线的控制信号，并将接收来自FPGA的电阻数据以图表形式呈现。

2.如权利要求1所述的存储器阵列测试系统，其特征在于，所述激励源产生的脉冲电压能够达到ns级，分辨率为5ns，脉冲上升沿下降沿时间约15ns，幅值与脉宽都可调整。

3.如权利要求2所述的存储器阵列测试系统，其特征在于，所述激励源包括：数模转换器DAC和单刀双掷模拟开关；

所述数模转换器DAC的输入端作为所述激励源的输入端，用于接收FPGA输出设定的电压幅值信息；

所述单刀双掷模拟开关的一端S2连接至所述数模转换器DAC的输出端，另一端S1接地，用于根据FPGA产生的电压脉冲波形输出激励信号。

4.如权利要求1所述的存储器阵列测试系统，其特征在于，所述阵列选通模块包括：行选通电路和列选通电路；

所述行选通电路用于与阵列中的字线连接，并将读擦写电压分配到上位机所选择的字线中，偏置电压分配到所有未选择的字线中；

所述列选通电路用于与阵列中的位线连接，并将读电路端口或地连接到上位机所选择的位线中，偏置电压分配到所有未选择的位线中。

5.如权利要求4所述的存储器阵列测试系统，其特征在于，所述行选通电路和所述列选通电路均包括多路复用选择器和模拟开关；

所述多路复用选择器用于根据所述对字线与位线的控制信号，将读写擦操作电压分配到所选择的字线中，并将所选择的位线连接到读电路输入端或接地；

所述模拟开关用于根据所述对字线与位线的控制信号，将偏置电压分配到所有未选择的字线与位线中。

6.如权利要求5所述的存储器阵列测试系统，其特征在于，所述多路复用选择器的通道数量与所述阵列中的字线和位线数量相匹配，所述模拟开关的接口数量与所述阵列中的字线和位线数量相匹配。

7.如权利要求1-6任一项所述的存储器阵列测试系统，其特征在于，所述读电路包括：依次连接的采样电阻、运算放大器、低通滤波器和模数转换器ADC；

工作时，采集采样电阻上电压，并经运算放大器放大该电压值，后续经低通滤波器滤除噪声，最后将此电压连接到模数转换器ADC的输入口，读取得到的数字信号传回给FPGA进行处理。

8.根据权利要求7所述的存储器阵列测试系统，其特征在于，所述采样电阻的阻值为100Ω。

9.根据权利要求1-6任一项所述的存储器阵列测试系统，其特征在于，所述存储器通过引线键合与PCB印刷电路板进行电气属性连接，所述存储阵列选通测试系统搭建在所述PCB印刷电路板上。

10.根据权利要求1所述的存储器阵列测试系统，其特征在于，所述上位机使用RS232串口与FPGA进行数据通讯。