CN117153887B - 半导体器件及其制作方法 - Google Patents

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Abstract

本申请涉及一种半导体器件及其制作方法，其包括外延层、栅极结构以及源极结构。外延层包括第一掺杂类型的本体部、沟槽、第二掺杂类型的掺杂部以及掺杂区。本体部与掺杂区沿外延层厚度方向依次设置，沟槽由掺杂区背向本体部一侧表面凹陷至本体部设置，掺杂部分布于沟槽沿第一方向相对的两侧。掺杂区包括第一掺杂区、第二掺杂区以及第三掺杂区，掺杂部至少与第三掺杂区接触设置，且掺杂部位于第一掺杂区朝向本体部的一侧。其中，掺杂部通过外延生长工艺在主体部上形成，第三掺杂区通过离子注入工艺在主体部上形成。本申请能够提高半导体器件的可靠性。

Description

半导体器件及其制作方法
技术领域
本申请涉及半导体器件技术领域，尤其涉及一种半导体器件及其制作方法。
背景技术
MOSFET器件可包括平面栅MOSFET器件和沟槽型MOSFET器件。相对于平面栅MOSFET器件，沟槽型MOSFET器件消除了结型场效应管（PN Junction Field Effect Transistor，JFET）电阻，具有更高的导通电阻和更高的功率密度。
在传统制备流程中， 扩散形成的阱区浓度随着结深增加变化较大，特别在外延区浓度较高的情况下，对于体区浓度的补偿效果尤其明显，使得最终形成的沟道浓度分布不均，容易发生穿通击穿，且不利于器件的阈值稳定性。在MOSFET器件技术的发展中，如何改善器件的可靠性，一直是器件技术中的研究方向。
发明内容
本申请实施例提供的半导体器件及其制作方法，能够提高器件的可靠性。
一方面，根据本申请实施例提出了一种半导体器件，包括：外延层，包括第一掺杂类型的本体部、沟槽、第二掺杂类型的掺杂部以及掺杂区，本体部与掺杂区沿外延层厚度方向依次设置，沟槽由掺杂区背向本体部一侧表面凹陷至本体部设置，掺杂部分布于沟槽沿第一方向相对的两侧，掺杂区包括第一掺杂区、第二掺杂区以及第三掺杂区，第二掺杂区设置于第一掺杂区远离沟槽的一侧，第三掺杂区位于第二掺杂区朝向本体部的一侧，第三掺杂区包覆第二掺杂区，掺杂部至少与第三掺杂区接触设置，且掺杂部位于第一掺杂区朝向本体部的一侧，第一掺杂区为第一掺杂类型，第二掺杂区和第三掺杂区均为第二掺杂类型，第一方向与厚度方向相交设置。栅极结构，设置于沟槽内。源极结构，设置于掺杂区背向本体部一侧的表面。其中，掺杂部通过外延生长工艺在主体部上形成，第三掺杂区通过离子注入工艺在主体部上形成。
根据本申请实施例的一个方面，掺杂部、第一掺杂区以及第三掺杂区两两接触设置。
根据本申请实施例的一个方面，第一掺杂区与第三掺杂区接触设置，掺杂部位于第三掺杂区背向第一掺杂区的一侧。
根据本申请实施例的一个方面，掺杂部沿厚度方向上的长度小于或者等于沟槽沿厚度方向的凹陷深度。
根据本申请实施例的一个方面，掺杂部由第一掺杂区朝向本体部的一侧延伸至沟槽底部。
根据本申请实施例的一个方面，掺杂部背向第一掺杂区的一侧与第三掺杂区平齐设置。
根据本申请实施例的一个方面，外延层包括凹陷部，凹陷部位于第一掺杂区背向沟槽的一侧，第二掺杂区位于凹陷部朝向本体部的一侧，部分源极结构设置于凹陷部内。
根据本申请实施例的一个方面，第二掺杂区的离子浓度大于第三掺杂区的离子浓度，且第二掺杂区的离子浓度大于掺杂部的离子浓度。
根据本申请实施例的一个方面，半导体器件还包括衬底，衬底位于外延层背向掺杂区的一侧，衬底包括硅衬底或碳化硅衬底，外延层包括硅外延层、碳化硅外延层、氮化镓外延层或砷化镓外延层。
另一方面，本申请实施例还提供了一种半导体器件的制作方法，包括如在半导体层的一侧形成第三掺杂区并在第三掺杂区的表面形成掩膜层，掩膜层包括相连接的第一部分和第二部分，第一部分分设于第二部分沿第一方向相对的两侧，半导体层为第一掺杂类型。对第二部分以及半导体层进行刻蚀，以形成预处理沟槽。在预处理沟槽内通过外延生长形成预制层，预制层为第二掺杂类型，预制层包括第一子部和第二子部，第一子部覆盖预处理沟槽的侧壁的至少部分，第二子部覆盖预处理沟槽的底壁。对第二子部进行刻蚀，以使第一子部形成掺杂部，掺杂部至少与第三掺杂区接触设置，在第一方向上，第一子部之间的空隙形成沟槽。
去除第一部分并在沟槽内形成栅极结构。在沟槽沿第一方向相对的两侧形成第一掺杂类型的第一掺杂区。在第一掺杂区背向沟槽的一侧通过离子注入的方式形成第二掺杂类型的第二掺杂区。在半导体层的一侧形成源极结构。
根据本申请提供的半导体器件及其制作方法中，半导体器件包括外延层、栅极结构以及源极结构。其中外延层包括本体部、掺杂部以及第一掺杂区、第二掺杂区以及第三掺杂区，本体部为第一掺杂类型，第三掺杂区、掺杂部为第二掺杂类型，本体部和第三掺杂区、掺杂部形成PN结用来承担耐压。采用离子注入和热扩散的方式形成的第三掺杂区的浓度分布为高斯分布，非均匀分布。随着深度增加，浓度降低。在耐压时，在浓度较低的区域耗尽区会展宽。通过外延生长形成的掺杂部的浓度分布为均匀分布。在耐压时，耗尽区宽度可控，不会扩展到第一掺杂区，减小穿通击穿导致漏电的可能性。
附图说明
下面将参考附图来描述本申请示例性实施例的特征、优点和技术效果。
图1为本申请一些实施例提供的一种半导体器件的结构示意图；
图2为本申请一些实施例提供的又一种半导体器件的结构示意图；
图3为本申请一些实施例提供的又一种半导体器件的结构示意图；
图4为本申请一些实施例提供的一种半导体器件的制作方法流程示意图；
图5a至图5g为本申请一些实施例提供的一种半导体器件的制备方法的制备过程示意图。
标记说明：
100、外延层；200、栅极结构；210、栅极氧化层；220、多晶硅栅；300、源极结构；400、衬底；500、介质层；
10、本体部；
20、掺杂部；
30、掺杂区；31、第一掺杂区；32、第二掺杂区；33、第三掺杂区；
40、凹陷部；
50、半导体层；51、掩膜层；511、第一部分；512、第二部分；52、预处理沟槽；53、预制层；531、第一子部；532、第二子部；54、光刻胶；
60、沟槽；
X、厚度方向；Y、第一方向。
在附图中，相同的部件使用相同的附图标记。附图并未按照实际的比例绘制。
具体实施方式
下面将详细描述本发明的各个方面的特征和示例性实施例，为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本申请进行进一步详细描述。应理解，此处所描述的具体实施例仅意在解释本申请，而不是限定本申请。对于本领域技术人员来说，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请更好的理解。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
为了更好地理解本申请，一方面，下面结合图1至图5g根据本申请实施例的半导体器件及其制作方法进行详细描述。
图1为本申请一些实施例提供的一种半导体器件的结构示意图。
如图1所示，本申请实施例提供了一种半导体器件，其包括外延层100、栅极结构200以及源极结构300。外延层100包括第一掺杂类型的本体部10、沟槽60、第二掺杂类型的掺杂部20以及掺杂区30。本体部10与掺杂区30沿外延层100厚度方向X依次设置，沟槽60由掺杂区30背向本体部10一侧表面凹陷至本体部10设置，掺杂部20分布于沟槽60沿第一方向Y相对的两侧。掺杂区30包括第一掺杂区31、第二掺杂区32以及第三掺杂区33，第二掺杂区32设置于第一掺杂区31远离沟槽60的一侧，第三掺杂区33位于第二掺杂区32朝向本体部10的一侧，第三掺杂区33包覆第二掺杂区32，掺杂部20至少与第三掺杂区33接触设置，且掺杂部20位于第一掺杂区31朝向本体部10的一侧，第一掺杂区31为第一掺杂类型，第二掺杂区32和第三掺杂区33均为第二掺杂类型，第一方向Y与厚度方向X相交设置。栅极结构200设置于沟槽60内。源极结构300设置于掺杂区30背向本体部10一侧的表面。其中，掺杂部20通过外延生长工艺在主体部上形成，第三掺杂区33通过离子注入工艺在主体部上形成。
可选地，第一掺杂类型与第二掺杂类型相反，可以理解为，第一掺杂类型为N型或P型中的一者，第二掺杂类型为N型或P型中的另一者。例如，第一掺杂类型为N型时，第二掺杂类型为P型。又例如，第一掺杂类型为P型时，第二掺杂类型为N型。
本申请实施例以第一掺杂类型为N型，第二掺杂类型为P型为例进行说明。在其他实施例中，第一掺杂类型可以为P型，第二掺杂类型可以为N型。
在本申请实施例中，半导体器件还可以包括衬底400，可以在衬底400上通过外延生长形成外延层100，在外延层100中通过离子注入、制作沟槽60等工艺形成掺杂区30和沟槽60以及本体部10。在外延层100中，沟槽60由背向衬底400一侧的表面凹陷至本体部10内，沟槽60内设置栅极结构200，从而减小栅极结构200在半导体器件中占用的尺寸，进而降低半导体器件的尺寸。
在本申请实施例中，沟槽60沿第一方向Y上的两侧结构是相同的，换言之，沟槽60沿第一方向Y上的一侧设置掺杂部20和掺杂区30，沟槽60沿第一方向Y上的另一侧同样设置掺杂部20和掺杂区30，从而增加半导体器件正向导通时的沟道数量，进而提高半导体器件的正向导通能力。
以沟槽60沿第一方向Y上的一侧为例进行说明，掺杂部20与沟槽60的侧壁相邻设置，并且，第一掺杂区31与沟槽60的侧壁相邻设置，第一掺杂区31由外延层100背向衬底400一侧的表面可以通过离子注入工艺注入至预设位置，以使第一掺杂区31和沟槽60的侧壁相邻设置。掺杂部20通过外延工艺在本体部10上形成，掺杂部20的制作可以在第一掺杂区31之前制备而成，通过外延形成掺杂部20后，对部分掺杂部20以及第三掺杂区注入第一掺杂类型的离子，从而形成第一掺杂区31。
第二掺杂区32位于第一掺杂区31远离沟槽60的一侧，可选地，第二掺杂区32和第一掺杂区31可以沿第一方向Y并排设置。或者至少部分第二掺杂区32位于第一掺杂区31朝向本体部10的一侧。第三掺杂区33包覆第二掺杂区32设置，换言之，在掺杂区30，除了第二掺杂区32背向衬底400的一侧以及第二掺杂区32与第一掺杂区31接触的一侧以外，与第二掺杂区32相邻的其他区域均为第三掺杂区33。第三掺杂区33和掺杂部20均为第二掺杂类型，第三掺杂区33和掺杂部20接触设置，在半导体器件的耐压状态下，第三掺杂区33和掺杂部20可以共同形成耗尽区。
可选地，栅极结构200可以包括栅极氧化层210和多晶硅栅220，栅极氧化层210覆盖沟槽60的内壁设置，且栅极氧化层210位于多晶硅栅220和沟槽60的内壁之间。
可选地，源极结构300可以包括介质层500和源极金属层，介质层500位于源极金属层和栅极金属层之间。可选地，第一掺杂区31和第三掺杂区33均与源极金属层接触设置。
根据本申请提供的半导体器件及其制作方法中，半导体器件包括外延层100、栅极结构200以及源极结构300。其中外延层100包括本体部10、掺杂部20以及第一掺杂区31、第二掺杂区32以及第三掺杂区33，本体部10为第一掺杂类型，第三掺杂区33、掺杂部20为第二掺杂类型，本体部10和第三掺杂区33、掺杂部20形成PN结用来承担耐压。采用离子注入和热扩散的方式形成的第三掺杂区33的浓度分布为高斯分布，非均匀分布。随着深度增加，浓度降低。在耐压时，在浓度较低的区域耗尽区会展宽。通过外延生长形成的掺杂部20的浓度分布为均匀分布。在耐压时，耗尽区宽度可控，不会扩展到第一掺杂区31，减小穿通击穿导致漏电的可能性。
如图1所示，在一些可选地实施例中，掺杂部20、第一掺杂区31以及第三掺杂区33两两接触设置。
在一些示例中，掺杂部20位于沟槽60侧壁的一侧，第一掺杂区31和第三掺杂区33均位于掺杂部20远离沟槽60侧壁的一侧设置。
在另一些示例中，沟槽60侧壁包括第一段和第二段，掺杂部20位于第一段侧壁的一侧，第一掺杂区31位于第二段侧壁的一侧，第三掺杂区33位于掺杂部20远离第一段侧壁的一侧设置。
需要说明的是，掺杂部20位于第一段侧壁的一侧，即第一段侧壁沿第一方向Y朝向外延层100内延伸至预设位置之间的区域设置有掺杂部20。第一方向Y与外延层100厚度方向X相交。第一掺杂区31位于第二段侧壁的一侧，即第二段侧壁沿第一方向Y朝向外延层100内延伸至预设位置之间的区域设置有掺杂部20。
本申请实施例通过上述设置，使得半导体器件在正向导通时的沟道由掺杂部20所形成，因掺杂部20自身离子浓度均一性优于第三掺杂区33，有利于提高所形成的沟道的均匀性。
图2为本申请一些实施例提供的又一种半导体器件的结构示意图。
如图2所示，在一些可选地实施例中，第一掺杂区31与第三掺杂区33接触设置，掺杂部20位于第三掺杂区33背向第一掺杂区31的一侧。
在本申请实施例中，第一掺杂区31、第三掺杂区33以及掺杂部20沿外延层100的厚度方向X依次并排设置，沟槽60侧壁包括第一段、第二段以及第三段，掺杂部20位于第一段侧壁的一侧，第三掺杂区33位于第二段侧壁的一侧。第一掺杂区31位于第三段侧壁的一侧，通过上述设置，使得半导体器件在正向导通时的沟道由掺杂部20和第三掺杂区33共同形成，以使半导体器件在设计过程中的布置更加灵活，有利于增加半导体器件的适用范围。
图3为本申请一些实施例提供的又一种半导体器件的结构示意图。
如图1和图3所示，在一些可选地实施例中，掺杂部20沿厚度方向X上的长度小于或者等于沟槽60沿厚度方向X的凹陷深度。
在一些示例中，沟槽60沿厚度方向X的凹陷深度为D，掺杂部20沿厚度方向X上的长度为d，0.1D≤d≤D。示例性地，掺杂部20沿厚度方向X的长度d包括0.1D、0.2D、0.5D或D。
如图1所示，在一些可选地实施例中，掺杂部20由第一掺杂区31朝向本体部10的一侧延伸至沟槽60底部。
在一些示例中，掺杂部20由第一掺杂区31朝向本体部10的一侧延伸至沟槽60底部，可以为掺杂部20由第一掺杂区31朝向本体部10的一侧延伸至与沟槽60底壁平齐。
在另一些示例中，掺杂部20由第一掺杂区31朝向本体部10的一侧延伸至沟槽60底部，可以为掺杂部20由第一掺杂区31朝向本体部10的一侧延伸至靠近沟槽60底壁设置。
在本申请实施例中，当掺杂部20沿厚度方向X上的长度与沟槽60沿厚度方向X上的凹陷深度相等或相近时，掺杂部20的一端靠近沟槽60的角部，在半导体器件的反向偏置状态下，掺杂部20所形成的耗尽区可以保护沟槽60内栅极氧化层210的角部，从而减小栅极氧化层210的角部区域聚集电场的可能性，进而降低栅极氧化层210的角部区域的电压异常增大造成击穿栅极氧化层210的可能性，提高栅极的可靠性。
如图3所示，在一些可选地实施例中，掺杂部20背向第一掺杂区31的一侧与第三掺杂区33平齐设置。
在本申请实施例中，掺杂部20和第三掺杂区33沿第一方向Y并排设置，且第三掺杂区33位于掺杂部20背向沟槽60的一侧，掺杂部20沿厚度方向X上的长度可以等于第三掺杂区33沿厚度方向X上的长度。示例性地，掺杂部20背向第一掺杂区31一侧的边缘和第三掺杂区33背向第一掺杂区31一侧的边缘平齐设置。当然，掺杂部20沿厚度方向X上的长度可以大于或者小于第三掺杂区33沿厚度方向X上的长度。
如图3所示，在一些可选地实施例中，外延层100包括凹陷部40，凹陷部40位于第一掺杂区31背向沟槽60的一侧，第二掺杂区32位于凹陷部40朝向本体部10的一侧，部分源极结构300设置于凹陷部40内。
可选地，第二掺杂区32可以通过离子注入工艺形成，，示例性地，凹陷部40沿厚度方向X上的正投影落于第二掺杂区32沿厚度方向X上的正投影内。
可选地，凹陷部40的凹陷深度可以大于第一掺杂区31沿厚度方向X上的长度。
本申请实施例通过上述设置，使得源极与第一掺杂区31的接触区域和源极与第二掺杂区32的接触区域为源极的不同侧面，从而减小源极沿第一方向Y上的长度，进而减小半导体器件的整体尺寸，有利于实现半导体器件的小型化、微型化。
在一些可选地实施例中，第二掺杂区32的离子浓度大于第三掺杂区33的离子浓度，且第二掺杂区32的离子浓度大于掺杂部20的离子浓度。
可选地，掺杂部20的离子浓度可以与第三掺杂区33的离子浓度相同。或者掺杂部20的离子浓度可以大于第三掺杂区33的离子浓度。或者掺杂部20的离子浓度可以小于第三掺杂区33的离子浓度。
在本申请实施例中，第二掺杂区32的离子浓度大于第三掺杂区33的离子浓度和掺杂部20的离子浓度，有利于第二掺杂区32用于与源极形成欧姆接触。
如图1至图3所示，在一些可选地实施例中，半导体器件还包括衬底400，衬底400位于外延层100背向掺杂区30的一侧，衬底400包括硅衬底或碳化硅衬底，外延层100包括硅外延层、碳化硅外延层、氮化镓外延层或砷化镓外延层。
外延层100可以采用硅、碳化硅、氮化镓或砷化镓等材料，本申请不作具体限制。另外，外延层的具体类型也不限，例如外延层100可以为P型外延层或N型外延层。在本申请的实施例中，衬底400和外延层100的类型可以相同，例如衬底400可以为N型衬底，并且外延层100可以为N型外延层；或者，衬底400可以为P型衬底，并且外延层100可以为P型外延层。或者，衬底400和外延层100的类型可以不同，例如，衬底400可以为N型衬底，并且外延层100可以为P型外延层；或者，衬底400可以为N型衬底，并且外延层100可以为P型外延层。
图4为本申请一些实施例提供的一种半导体器件的制作方法流程示意图。图5a至图5g为本申请一些实施例提供的一种半导体器件的制备方法的制备过程示意图。
另一方面，如图4以及图5a至图5g本申请实施例还提供了一种半导体器件的制作方法，其方法包括如下步骤：
S100、在半导体层50的一侧形成第三掺杂区33并在第三掺杂区33的表面形成掩膜层51，掩膜层51包括相连接的第一部分511和第二部分512，第一部分511分设于第二部分512沿第一方向Y相对的两侧，半导体层50为第一掺杂类型。
具体地，在步骤S100中，如图5a所示，在半导体层50的一侧表面通过离子注入工艺形成第三掺杂区33。并在第三掺杂区33形成掩膜层51。可选地，掩膜层51的材料包括氮化硅。可选地，第一方向Y与厚度方向X相交设置。示例性地，第一方向Y与厚度方向X垂直设置。可以理解的是，为了实现第三掺杂区的注入深度，通常会采用热扩散等工艺将离子注入后的掺杂离子扩散至预设深度，在采用热扩散等工艺的过程中同样会将离子沿第一方向扩散使得在第一部分511和第二部分512对应的下方均具有扩散后的区域。在后续的工艺过程中可以将第二部分512对应的下方区域刻蚀掉，从而保留第一部分511对应的下方区域，以使第一部分511对应的下方离子扩散区域形成第三掺杂区33。
S200、对第二部分512以及半导体层50进行刻蚀，以形成预处理沟槽52。
具体地，在步骤S200中，如图5a和图5b所示，可以通过光刻胶54对第一部分511进行遮挡，并对第二部分512以及半导体层50进行刻蚀，以形成预处理沟槽52。可选地，可以在对预处理沟槽52内壁使用热氧化工艺形成牺牲氧化层，从而消除刻蚀工艺对预处理沟槽52造成的损伤。
S300、在预处理沟槽52内通过外延生长形成预制层53，预制层53为第二掺杂类型，预制层53包括第一子部531和第二子部532，第一子部531覆盖预处理沟槽52的侧壁的至少部分，第二子部532覆盖预处理沟槽52的底壁。
具体地，在步骤S300中，如图5c所示，在预处理沟槽52的侧壁和底壁上外延形成预制层53，预制层53的掺杂类型和半导体层50的掺杂类型不同。可选地，第一子部531的厚度和第二子部532的厚度相同。在一些示例中，预制层53的厚度以及离子浓度可以根据不同半导体器件的阈值电压以及其他功能参数进行适应性调整。
S400、对第二子部532进行刻蚀，以使第一子部531形成掺杂部20，掺杂部20至少与第三掺杂区33接触设置，在第一方向Y上，第一子部531之间的空隙形成沟槽60。
具体地，在步骤S400中，如图5d所示，可以通过干法刻蚀第二子部532，以使第一子部531形成掺杂部20。可选地，在对第二子部532的刻蚀过程中可以仅刻蚀掉第二子部532，也可以刻蚀掉一部分第二子部532下方的半导体层50。
S500、去除第一部分511并在沟槽60内形成栅极结构200。
具体地，在步骤S500中，如图5e所示，去除掩膜层51的第一部分511，并通过热氧化工艺在沟槽60的内壁上形成栅极氧化层210。在一些示例中，半导体层50的表面同样形成栅极氧化层210的一部分。并且，在沟槽60内沉淀多晶硅以形成多晶硅栅220。可以理解的是，多晶硅栅220和半导体层50之间设有栅极氧化层210。
S600、在沟槽60沿第一方向Y相对的两侧形成第一掺杂类型的第一掺杂区31。
具体地，在步骤S600中，如图5f所示，可以通过离子注入的方式在半导体层50中注入掺杂离子，以形成第一掺杂区31。可选地，在形成第一掺杂区31后，可以在半导体层50的表面形成介质层500，从而用于不同类型金属之间的绝缘。示例性地，介质层500用于在后续形成的源极结构300与栅极结构200之间绝缘。
S700、在第一掺杂区31背向沟槽60的一侧通过离子注入的方式形成第二掺杂类型的第二掺杂区32。
具体地，在步骤S700中，如图5g所示，以半导体层50包括本体部10和覆盖本体部10上的待掺杂区30域为例，待掺杂区30域中在步骤S600中可以形成第一掺杂区31。在待掺杂区30域中，在第一掺杂区31背向沟槽60的一侧形成第二掺杂区32。可选地，待掺杂区30在步骤S600之间可以为平整表面，由平整表面的一侧注入掺杂离子形成第一掺杂区31，再由平整表面向待掺杂区30域中形成凹陷部40，由凹陷部40的底壁向待掺杂区30域内注入掺杂离子以形成第二掺杂区32。
S800、在半导体层50的一侧形成源极结构300。
具体地，在步骤S800中，如图1所示，在半导体层50的一侧以及介质层500背向半导体层50的一侧形成源极结构300，半导体层50形成外延层100。
虽然已经参考优选实施例对本申请进行了描述，但在不脱离本申请的范围的情况下，可以对其进行各种改进并且可以用等效物替换其中的部件。尤其是，只要不存在结构冲突，各个实施例中所提到的各项技术特征均可以任意方式组合起来。本申请并不局限于文中公开的特定实施例，而是包括落入权利要求的范围内的所有技术方案。

Claims (10)

1.一种半导体器件的制作方法，其特征在于，包括：
在半导体层的一侧形成第三掺杂区并在所述第三掺杂区的表面形成掩膜层，所述掩膜层包括相连接的第一部分和第二部分，所述第一部分分设于所述第二部分沿第一方向相对的两侧，所述半导体层为第一掺杂类型；
对所述第二部分以及所述半导体层进行刻蚀，以形成预处理沟槽；
在所述预处理沟槽内通过外延生长形成预制层，所述预制层为第二掺杂类型，所述预制层包括第一子部和第二子部，所述第一子部覆盖所述预处理沟槽的侧壁的至少部分，所述第二子部覆盖所述预处理沟槽的底壁；
对所述第二子部进行刻蚀，以使所述第一子部形成掺杂部，所述掺杂部至少与所述第三掺杂区接触设置，在所述第一方向上，所述第一子部之间的空隙形成沟槽；
去除所述第一部分并在所述沟槽内形成栅极结构；
在所述沟槽沿所述第一方向相对的两侧形成第一掺杂类型的第一掺杂区；
在所述第一掺杂区背向所述沟槽的一侧通过离子注入的方式形成第二掺杂类型的第二掺杂区；
在所述半导体层的一侧形成源极结构。
2.一种使用如权利要求1所述的制作方法制备而成的半导体器件，其特征在于，包括：
外延层，包括第一掺杂类型的本体部、沟槽、第二掺杂类型的掺杂部以及掺杂区，所述本体部与所述掺杂区沿所述外延层厚度方向依次设置，所述沟槽由所述掺杂区背向所述本体部一侧表面凹陷至本体部设置，所述掺杂部分布于所述沟槽沿第一方向相对的两侧，所述掺杂区包括第一掺杂区、第二掺杂区以及第三掺杂区，所述第二掺杂区设置于所述第一掺杂区远离所述沟槽的一侧，所述第三掺杂区位于所述第二掺杂区朝向所述本体部的一侧，所述第三掺杂区包覆所述第二掺杂区，所述掺杂部至少与所述第三掺杂区接触设置，且所述掺杂部位于所述第一掺杂区朝向所述本体部的一侧，所述第一掺杂区为第一掺杂类型，所述第二掺杂区和所述第三掺杂区均为第二掺杂类型，所述第一方向与所述厚度方向相交设置；
栅极结构，设置于所述沟槽内；
源极结构，设置于所述掺杂区背向所述本体部一侧的表面；
其中，所述掺杂部通过外延生长工艺在主体部上形成，所述第三掺杂区通过离子注入工艺在主体部上形成。
3.根据权利要求2所述的半导体器件，其特征在于，所述掺杂部、所述第一掺杂区以及所述第三掺杂区两两接触设置。
4.根据权利要求2所述的半导体器件，其特征在于，所述第一掺杂区与所述第三掺杂区接触设置，所述掺杂部位于所述第三掺杂区背向所述第一掺杂区的一侧。
5.根据权利要求2所述的半导体器件，其特征在于，所述掺杂部沿所述厚度方向上的长度小于或者等于所述沟槽沿所述厚度方向的凹陷深度。
6.根据权利要求5所述的半导体器件，其特征在于，所述掺杂部由所述第一掺杂区朝向所述本体部的一侧延伸至所述沟槽底部。
7.根据权利要求5所述的半导体器件，其特征在于，所述掺杂部背向所述第一掺杂区的一侧与所述第三掺杂区平齐设置。
8.根据权利要求2所述的半导体器件，其特征在于，所述外延层包括凹陷部，所述凹陷部位于所述第一掺杂区背向所述沟槽的一侧，所述第二掺杂区位于所述凹陷部朝向所述本体部的一侧，部分所述源极结构设置于所述凹陷部内。
9.根据权利要求2所述的半导体器件，其特征在于，所述第二掺杂区的离子浓度大于所述第三掺杂区的离子浓度，且所述第二掺杂区的离子浓度大于所述掺杂部的离子浓度。
10.根据权利要求2所述的半导体器件，其特征在于，所述半导体器件还包括衬底，所述衬底位于所述外延层背向所述掺杂区的一侧，所述衬底包括硅衬底或碳化硅衬底，所述外延层包括硅外延层、碳化硅外延层、氮化镓外延层或砷化镓外延层。
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