CN117151026A - 一种基于fpga的总线通信方法及系统 - Google Patents

Abstract

本发明公开了一种基于FPGA的总线通信方法及系统，包括从写数据线接口或读数据线接口所传输的数据中解析当前通信信息为读数据或写数据；从地址总线接口所传输的数据中解析出地址信息及数据信息；依据读数据或写数据信息调用相应的数据总线接口，并依据数据信息对应执行发送数据或接收数据。按照本发明所实现的复合型总线通信方法及系统，使得FPGA间通信总线的信号线布线数量尽可能减少，降低了硬件设计及布线的的难度。按照本发明的FPGA的总线复用通信、数据串行发送的特点，使得数据位的位宽非常灵活。

Description

一种基于FPGA的总线通信方法及系统

技术领域

本发明涉及FPGA通信技术领域，具体是涉及一种基于FPGA的总线通信方法及系统。

背景技术

目前FPGA板间通信低速方案一般包含时钟线clk、read、write、addr、data_rx、data_tx,其中addr和data信号位宽根据数据传输配置确定，例如一个数据位宽为mbit，地址位宽nbit的双向总线接口配置，具体如下表1中所示。

表1双向总线接口配置

output	Clk,
		output	Wr,
output	rd,
		output[n-1:0]	Addr,
output[m-1:0]	Data_tx,
		input[m-1:0]	Data_rx，

这种总线的优点是并口带宽高，控制简单，传输稳定，但也具有一定的技术问题需要解决：如果需要设置的通信通道较多，需要布置的信号通道线较多，在FPGA之间占用了很多硬件管脚，对于硬件资源有限的电路设计情况下，总线布线无法布置；数据位宽受限，数据位宽只能m，地址位宽受限，地址位宽只能是n，对通信数据的要求和格式形成限制，从而不同的通信数据位要求需要同时布局多个硬件资源通道，使得总线布局的难度增大。

发明内容

因此，针对现有技术的以上缺陷或改进需求中的至少一点，因此，为了解决传统通信总线需要太多信号线、地址数据位宽受限的问题，本发明提出一种FPGA间复合型总线通信方法及系统。能够用尽可能少的信号线，降低硬件布线难度，实现高效率通信。

本发明公开了一种基于FPGA的总线通信方法，其特征在于，上述方法包括如下步骤：

从写数据线接口或读数据线接口所传输的数据中解析当前通信信息为读数据或写数据；

从地址总线接口所传输的数据中解析出地址信息及数据信息；

依据所述读数据或写数据信息调用相应的数据总线接口，并依据所述数据信息对应执行发送数据或接收数据。

进一步地，所述发送数据或接收数据依据所述时钟线接口中传输的时钟信息，在所述相应的数据总线接口传输。

进一步地，所述地址总线接口为地址位为m、数据位宽为的m*x总线通信，其中x为依据数据编码规则下的任意正整数。

进一步地，所述地址信息依据所述时钟线接口中传输的时钟信息先被解析，之后相应执行数据信息的发送或接收。

进一步地，在两个FPGA之间，所述地址总线接口为选自地址位线中的其中一个。

本发明公开了一种基于FPGA的总线通信系统，其特征在于，所述系统包括：

在两个FPGA的引脚之间被配置为：

一数据线接口，用于指示出当前通信信息为读数据或写数据；

一地址总线接口，用于指示第一时间序列的地址信息及第二时间序列的数据信息；

读数据总线接口，用于实现读数据的传输；

写数据总线接口，用于实现写数据的传输。

进一步地，一时钟线接口，所述读数据或写数据依据所述时钟线接口中传输的时钟信息，在所述相应的数据总线接口传输。

进一步地，所述地址总线接口为地址位为m、数据位宽为的m*x总线通信，其中x为依据数据编码规则下的任意正整数。

进一步地，所述数据线接口为写数据线接口或读数据线接口中的其中之一。

进一步地，所述地址总线接口为选自地址位线中的其中一个。

总体而言，通过本发明构思的以上技术方案与现有技术相比，能够取得下列有益效果：

按照本发明实现的复合型总线通信方法及系统，使得通信总线的信号线数量得到了极大的减少，大大降低了硬件设计及布线的的难度。并且由于这种总线复用、数据串行发送的特点，使得数据位的位宽配置非常灵活，能够显著提高硬件布线在不同数据位传输要求下的适应性。

附图说明

图1是按照本发明实现的基于FPGA的总线通信方法的流程示意图；

图2是按照本发明实现的基于FPGA的总线通信系统的其中写时序的组成示意图；

图3是按照本发明实现的基于FPGA的总线通信系统的其中读时序的组成示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。

如图1中所示，本发明公开了一种基于FPGA的总线通信方法，包括如下步骤：

从写数据线接口wr或读数据线接口rd所传输的数据中解析当前通信信息为读数据或写数据；从地址总线接口Addr_data所传输的数据中解析出地址信息及数据信息；依据读数据或写数据信息调用相应的数据总线接口Data_tx、Data_rx，并依据数据信息对应执行发送数据或接收数据。

发送数据或接收数据依据时钟线接口中传输的时钟信息，在相应的数据总线接口传输。

地址信息依据时钟线接口中传输的时钟信息先被解析，之后相应执行数据信息的发送或接收。

在两个FPGA之间，地址总线接口为选自地址位线中的其中一个。

具体来说，在硬件的实施上，本发明中FPGA的两片之间的引脚之间被配置为：

一数据线接口wr_rd，用于指示出当前通信信息为读数据或写数据；

一地址总线接口Addr_data，用于指示第一时间序列的地址信息及第二时间序列的数据信息，以使得先发地址，再发数据的信号传输形式，在相应的时钟信号的控制下分多次传输；

读数据总线接口Data_tx，用于实现读数据的传输；

写数据总线接口Data_rx，用于实现写数据的传输。

一时钟线接口Clk，读数据或写数据依据时钟线接口中传输的时钟信息，在相应的数据总线接口传输。

数据线接口wr_rd为写数据线接口wr或读数据线接口rd中的其中之一。

地址总线接口为选自地址位线Addr中的其中一个。

按照本发明实现的FPGA间复合型总线通信的通信总线的物理层，在传统通信总线的基础上，将原来的read、write线合并为一根wr_rd线用来表示读还是写指令；将addr地址线删掉简化成一根addr_data线，用来表示当前的data是addr地址数据，还是data数据。

通过本复合型通信总线的优化，传统数据位宽为m，地址位宽n的双向总线，最终包含的信号线接口配置如下表2中所示：

表2双向总线接口配置

output	Clk,
		output	wr_rd,
output	Addr_data,
		output[m-1:0]	Data_tx,
input[m-1:0]	Data_rx,

按照本发明实现的FPGA间复合型总线通信方法和系统，结合数据的编解码，这种复合型通信总线使用尽可能少的信号线，实现了地址位为m、数据位宽为的m*x总线通信，其中x理论是可以为根据数据编码规则下的任意正整数。

按照本发明实现的FPGA间复合型总线通信方法和系统，与传统通信总线同时完成地址和数据线传输不同，通过地址信息识别相应地址，再在对应的地址下传输相应时序下的数据信息。

读写数据的时候通过wr_rd来指示当前是写还是读，通过Addr_data来表示当前数据是地址还是数据，然后通过Data_tx来发送数据，通过Data_rx来接收数据。

例如一个地址位宽为m，数据位宽为m*x的写指令时序如图2中所示，读指令时序如图3中所示。

按照本发明实现的复合型总线通信方法及系统，使得通信总线的信号线数量得到了极大的减少，大大降低了硬件设计及布线的的难度。并且由于这种总线复用、数据串行发送的特点，使得数据位的位宽非常灵活，位宽为m*x，其中m为data_tx和data_rx的实际位宽，x可以为任意正整数。在其中一种实施方式中，当m＝8时，实现8bit、16bit、24bit、32bit等等位宽通信，灵活适配各种位宽通信需求，而无需再去修改硬件增加不同项目之间的适配难度。

本说明书中所描述的内容仅仅是对本发明所作的举例说明，本发明所属技术领域的技术人员可以对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，只要不偏离本发明说明书的内容或者超越本权利要求书所定义的范围，均应属于本发明的保护范围。

Claims (10)

1.一种基于FPGA的总线通信方法，其特征在于，上述方法包括如下步骤：

从写数据线接口或读数据线接口所传输的数据中解析当前通信信息为读数据或写数据；

从地址总线接口所传输的数据中解析出地址信息及数据信息；

依据所述读数据或写数据信息调用相应的数据总线接口，并依据所述数据信息对应执行发送数据或接收数据。

2.根据权利要求1所述的基于FPGA的总线通信方法，其特征在于，

所述发送数据或接收数据依据所述时钟线接口中传输的时钟信息，在所述相应的数据总线接口传输。

3.根据权利要求1或2所述的基于FPGA的总线通信方法，其特征在于，所述地址总线接口为地址位为m、数据位宽为的m*x总线通信，其中x为依据数据编码规则下的任意正整数。

4.根据权利要求1或2所述的基于FPGA的总线通信方法，其特征在于，所述地址信息依据所述时钟线接口中传输的时钟信息先被解析，之后相应执行数据信息的发送或接收。

5.根据权利要求1或2所述的基于FPGA的总线通信方法，其特征在于，在两个FPGA之间，所述地址总线接口为选自地址位线中的其中一个。

6.一种基于FPGA的总线通信系统，其特征在于，所述系统包括：

在两个FPGA的引脚之间被配置为：

一数据线接口，用于指示出当前通信信息为读数据或写数据；

一地址总线接口，用于指示第一时间序列的地址信息及第二时间序列的数据信息；

读数据总线接口，用于实现读数据的传输；

写数据总线接口，用于实现写数据的传输。

7.根据权利要求6所述的基于FPGA的总线通信系统，其特征在于，一时钟线接口，所述读数据或写数据依据所述时钟线接口中传输的时钟信息，在所述相应的数据总线接口传输。

8.如权利要求7中所述的基于FPGA的总线通信系统，其特征在于，所述地址总线接口为地址位为m、数据位宽为的m*x总线通信，其中x为依据数据编码规则下的任意正整数。

9.如权利要求7中所述的基于FPGA的总线通信系统，其特征在于，所述数据线接口为写数据线接口或读数据线接口中的其中之一。

10.如权利要求7中所述的基于FPGA的总线通信系统，其特征在于，所述地址总线接口为选自地址位线中的其中一个。