CN117149511A - 一种增强抗eft能力的flash控制器及其控制方法 - Google Patents

一种增强抗eft能力的flash控制器及其控制方法 Download PDF

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Abstract

本发明涉及增强抗EFT能力的FLASH控制器及其控制方法，其FLASH控制器分别与CPU、复位管理模块、用于存储原始ECC校验码的SRAM存储器和用于存储读取数据的FLASH存储器连接。其方法包括：获取到CPU发送的读取请求，通过FLASH控制器同时对SRAM存储器和FLASH存储器进行读取，通过FLASH控制器对FLASH控制器的读取数据进行ECC校验码计算，将计算获得的当前ECC校验码与SRAM中相应的原始ECC校验码进行比对，若两者比对结果不一致，则对FLASH存储器进行再次读取，然后对新的读取数据进行ECC校验码的计算和比对，直至两者对比结果一致后，将最终的读取数据反馈给CPU。本发明通过增加ECC检错机制，保证CPU读取数据的可靠性，有利于避免EFT测试时的高电压脉冲对芯片的干扰。

Description

一种增强抗EFT能力的FLASH控制器及其控制方法
技术领域
本发明涉及增强抗EFT能力的FLASH控制器及其控制方法，属于存储器技术领域。
背景技术
现有的微控制芯片(MCU芯片)都要使用到存储模块，一般为FLASH和SRAM两大类。MCU芯片一般内部集成有CPU、存储、外设、IO等，可以通过烧录程序代码到芯片中的存储中，然后MCU芯片完成程序指令内容。其中，FLASH为非易失性存储，能够掉电保存数据，是MCU芯片中几乎必备的器件，主要用于储存客户程序以及需要永久保存的数据。而SRAM为随机静态存储，是MCU芯片中几乎必备的器件，主要用于高速缓存，储存程序运行时的临时数据等。
目前，在工业类应用中，会对芯片进行严格的可靠性测试，其一般分为环境测试和寿命测试，而在环境测试的测试项中，会进行EFT(Electric Fast Transient)(电快速瞬变脉冲群)测试。EFT测试一般要求设置电压脉冲高达3000V-6000V，甚至更高，并在试验时将脉冲叠加在被测设备的电源线，以对设备进行干扰。对于环境测试，其要求在EFT干扰下，设备能够保持正常运行。
但是，在EFT测试时，施加脉冲电压越高，对芯片干扰越强，通常会导致芯片出现死机或复位等问题。出现上述问题其中一部分原因是：FLASH器件通常是MCU中的抗干扰薄弱点，高压脉冲会导致CPU从FLASH中读取出来的数据出错，进而发生hardfault错误(存储管理错误，总线错误，用法错误等)，导致CPU进入异常，设备不能继续正常运行。
发明内容
本发明提供一种增强抗EFT能力的FLASH控制器及其控制方法，旨在至少解决现有技术中存在的技术问题之一。
本发明的技术方案涉及一种断路装置的控制方法，应用于FLASH控制器，所述FLASH控制器分别与CPU、复位管理模块、用于存储原始ECC校验码的SRAM存储器和用于存储读取数据的FLASH存储器连接；所述方法包括以下步骤：
S100、获取到所述CPU发送的读取请求，通过所述FLASH控制器同时对所述SRAM存储器和所述FLASH存储器进行读取；
S200、通过所述FLASH控制器对所述FLASH控制器的读取数据进行ECC校验码计算，将计算获得的当前ECC校验码与所述SRAM中相应的所述原始ECC校验码进行比对；
S300、若两者比对结果不一致，则对所述FLASH存储器进行再次读取，然后对新的读取数据进行ECC校验码的计算和比对，直至两者对比结果一致后，将最终的读取数据反馈给所述CPU。
进一步，其中，所述原始ECC校验码通过所述FLASH控制器根据所述FLASH的当前存储数据计算获得。
进一步，还包括以下步骤：
S011、当所述复位管理模块检测到芯片上电复位信号后，所述复位管理模块先撤离所述FLASH控制器的复位信号；
S012、通过所述FLASH控制器读出所述FLASH存储器中的存储数据并计算生成原始ECC校验码，将所述原始ECC校验码存储于所述SRAM存储器中；
S013、当完成所述FLASH存储器中所有存储数据的计算后，通过所述FLASH控制器向所述复位管理模块发送ECC完成信号，以使所述复位管理模块撤离所述CPU及其他模块的复位信号，进行使得所述CPU开始运行程序。
进一步，所述步骤S100中，通过所述FLASH控制器根据所述CPU的请求访问地址读取所述SRAM存储器和所述FLASH存储器的存储数据。
本发明的技术方案另一方面涉及一种计算机可读存储介质，其上储存有程序指令，所述程序指令被处理器执行时实施上述的方法。
本发明的技术方案另一方面涉及一种FLASH控制系统，包括：芯片，该芯片包含上述的计算机可读存储介质。
进一步，还包括FLASH控制器、CPU、复位管理模块、SRAM存储器和FLASH存储器，所述FLASH控制器设置有总线交互电路、SRAM读写控制电路和FLASH读写控制电路，所述总线交互电路与所述CPU连接，所述SRAM读写控制电路与所述SRAM存储器连接，所述FLASH读写控制电路与所述FLASH存储器连接，所述复位管理模块分别与所述FLASH控制器和所述CPU连接。
进一步，所述FLASH控制器设置有比较器和ECC计算电路，所述比较器分别与所述ECC计算电路、所述SRAM读写控制电路和所述总线交互电路连接，所述ECC计算电路与所述FLASH读写控制电路连接。
进一步，所述总线交互电路用于向所述CPU发送总线握手信号；当对比结果不一致时，所述总线握手信号处于无效状态；当对比结果一致时，所述总线握手信号处于有效状态。
本发明的技术方案另一方面涉及一种EFT测试方法，采用本发明上述方案的的FLASH控制系统。
本发明的有益效果如下。
本发明增强抗EFT能力的FLASH控制器及其控制方法，通过增加ECC检错机制，保证CPU读取数据的可靠性，有利于避免EFT测试时的高电压脉冲对芯片的干扰。在FLASH控制器中加入ECC检错机制，当从FLASH中读取出来的数据发生错误时，控制器会进行重新读取操作，直到读取数据正确，在此期间，控制器一直保持反馈给CPU的总线握手信号处于无效状态，让CPU处于等待状态,从而有利于避免CPU从FLASH中读取错误数据。本发明通过设置ECC检错机制，以及通过FLASH控制器进行重复读取，保证CPU读取数据的可靠性，以应对高电压脉冲造成的读取数据错误的干扰。本发明将ECC校验码存储管理在SRAM中，相比于存储在FLASH中，更不易受高压脉冲干扰，从而保证校验码的正确性，同时，ECC校验码存储管理在SRAM中，可以在非测试条件下，关闭ECC检测功能，此时SRAM可以提供给系统使用，从而提高硬件利用率。
附图说明
图1是根据本发明方法中的流程示意图。
图2是根据本发明实施例中的FLASH控制系统的结构示意图。
具体实施方式
以下将结合实施例和附图对本发明的构思、具体结构及产生的技术效果进行清楚、完整的描述，以充分地理解本发明的目的、方案和效果。
需要说明的是，如无特殊说明，当某一特征被称为“固定”、“连接”在另一个特征，它可以直接固定、连接在另一个特征上，也可以间接地固定、连接在另一个特征上。本文所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。此外，除非另有定义，本文所使用的所有的技术和科学术语与本技术领域的技术人员通常理解的含义相同。本文说明书中所使用的术语只是为了描述具体的实施例，而不是为了限制本发明。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的组合。
应当理解，尽管在本公开可能采用术语第一、第二、第三等来描述各种元件，但这些元件不应限于这些术语。这些术语仅用来将同一类型的元件彼此区分开。
参照图1和图2，本发明的技术方案基于FLASH控制系统，FLASH控制系统包括FLASH控制器、CPU、复位管理模块、SRAM存储器和FLASH存储器。其中，SRAM存储器用于存储原始ECC校验码，FLASH存储器用于存储读取数据。复位管理模块用于检测芯片的上电复位信号，以及用于控制FLASH控制器、CPU和其他系统模块的复位撤离。
在一应用实施例中，FLASH控制器依次按存储地址顺序读出FLASH存储器中的存储数据，FLASH控制器每读出一笔存储数据后，计算获得该笔存储数据的ECC校验码，然后将该笔存储数据的ECC校验码存储到SRAM存储器中。
在一应用实施例中，FLASH控制器设置有总线交互电路、SRAM读写控制电路和FLASH读写控制电路，总线交互电路与CPU连接，SRAM读写控制电路与SRAM存储器连接，FLASH读写控制电路与FLASH存储器连接，复位管理模块分别与FLASH控制器和CPU连接。进一步地，FLASH控制信号通过总线交互电路向CPU发送总线握手信号，当读取数据为错误数据时，总线握手信号处于无效状态，当读取数据为正确数据时，总线握手信号设置为有效状态。
在一应用实施例中，FLASH读写控制电路根据CPU发送的请求访问地址获取FLASH存储器中的读取数据，相应地，SRAM读写控制电路根据CPU发送的请求访问地址获取SRAM存储器中的原始ECC校验码，从而根据存储地址实现FLASH存储器与SRAM存储器的数据匹配。
在一应用实施例中，FLASH控制器设置有比较器和ECC计算电路，比较器分别与ECC计算电路、SRAM读写控制电路和总线交互电路连接，ECC计算电路与FLASH读写控制电路连接。具体地，通过FLASH读写控制电路获取FLASH存钱器中的读取数据后输入到ECC计算电路中，通过ECC计算电路计算生成当前ECC校验码，并将当前ECC校验码输入到比较器中，同时SRAM读写控制电路将从SRAM存储器中获取的原始ECC校验码输入到比较器中，比较器将两者进行对比，并将对比结果输入到总线交互电路中，总线交互电路根据对比结果设置总线握手信号的有效性并反馈给CPU。可以理解的是，在本发明一些具体实施例中，比较器可采用二位比较器。
参照图1和图2，在一些实施例中，根据本发明FLASH控制器的控制方法，至少包括以下步骤：
S100、获取到CPU发送的读取请求，通过FLASH控制器同时对SRAM存储器和FLASH存储器进行读取；
S200、通过FLASH控制器对FLASH控制器的读取数据进行ECC校验码计算，将计算获得的当前ECC校验码与SRAM中相应的原始ECC校验码进行比对；
S300、若两者比对结果不一致，则对FLASH存储器进行再次读取，然后对新的读取数据进行ECC校验码的计算和比对，直至两者对比结果一致后，将最终的读取数据反馈给CPU。
具体地，当CPU开始运行程序，每次CPU发出读取FLASH存储器数据的总线请求时，FLASH控制器会根据CPU的请求访问地址，同时对FLASH存储器和SRAM存储器进行读取操作，然后对FLASH存储器的读取数据进行ECC校验码的计算，以生成当前ECC校验码，将当前ECC校验码和从SRAM中的读取数据(原始ECC校验码)进行比对，如果对比结果显示不一致，FLASH控制器发生校验错误，此时FLASH控制器会保持反馈给CPU的总线握手信号处于无效状态，然后再次对FLASH存储器进行读取，对新的读取数据进行ECC校验码计算，并将新的当前ECC校验码与原始ECC校验码做重新比对，FLASH控制器会重复读取、计算和对比动作，直到两个ECC校验码比对结果显示一致，然后将最终的FLASH存储器读取数据反馈给CPU，同时将总线握手信号置于有效状态。
在一实施例中，本发明实施例的方法中，在CPU开始运行前，要先计算生成FLASH存储器中的当前存储数据对应的原始ECC校验码。具体地，FLASH控制器根据FLASH的当前存储数据计算获得原始ECC校验码，其中至少包括以下步骤：
S011、当复位管理模块检测到芯片上电复位信号后，复位管理模块先撤离FLASH控制器的复位信号；
S012、通过FLASH控制器读出FLASH存储器中的存储数据并计算生成原始ECC校验码，将原始ECC校验码存储于SRAM存储器中；
S013、当完成FLASH存储器中所有存储数据的计算后，通过FLASH控制器向复位管理模块发送ECC计算完成信号，以使复位管理模块撤离CPU及其他模块的复位信号，进行使得CPU开始运行程序。
具体地，每次芯片上电时会产生上电复位信号，复位管理模块检测到上电复位信号后，首先撤离FLASH控制器的复位信号。接着FLASH控制器开始启动，依次按存储地址顺序读出FLASH存储器中的当前存储数据，FLASH存储器每读出一笔FLASH存储器的存储数据后，计算当前存储数据的ECC校验码，然后将该笔ECC校验码存储到SRAM存储器中，从而形成SRAM存储器的原始ECC校验码。FLASH存储器不停重复读取FLASH存储器中的数据，直到FLASH存储器中每个地址的存储数据全部读取完成，此时当前存储数据的原始ECC校验码计算并存储完成。接着，FLASH控制器会发出ECC计算完成信号给复位管理模块，复位管理模块随之撤离CPU及其他系统模块复位，然后CPU开始运行程序并执行步骤S100至步骤S300。
此处以一个具体实施例加以说明。本发明具体实施例的MCU，其系统架构为CPU通过AHB总线协议，与FLASH控制器连接，数据宽度为32位，地址宽度为8位，FLASH控制器与EFLASH(Embed FLASH)MARCO(FLASH存储器)和SRAM存储器相连接，其中EFLASH MARCO地址宽度为8位，数据宽度为32位，而SRAM存储器地址宽度为8位，数据宽度为6位。对于FLASH控制器中，ECC计算电路采取汉明码算法电路，总线交互电路采用AHB协议的SLAVE模式，比较器为6位宽度的二输入比较器，FLASH读写电路为EFLASH MARCO的接口协议控制电路，SRAM读写电路为SRAM接口协议控制电路。根据本发明具体实施例的FLASH控制器的控制方法，至少包括以下步骤：
A011、当芯片由断电到上电时，复位管理模块撤离FLASH控制器的复位信号，FLASH控制器开始工作；
A012、FLASH读写电路读取FLASH存储器(EFLASH MARCO)的8’H00地址，将读取的存储数据放入ECC计算电路进行计算，得到一个6位宽度的ECC校验码，然后将此ECC校验码，通过SRAM读写电路写入到SRAM存储器的8’H00地址中，从而完成原
始ECC校验码的生成和存储，以上动作重复256次，地址依次从8’H00遍历到8’HFF，使得EFLASH MARCO中的数据全部读取完成。
A013、FLASH控制器反馈原始ECC校验码计算及存储完成信号给复位管理模块，复位管理模块随后撤离CPU的复位信号，CPU开始工作，芯片系统开始运行。
设备上电完成后，开始进行EFT测试，假设在某一时刻，EFT测试发出的高压脉冲对EFLASH MARCO产生影响，使其某一地址的某位或某些位产生跳变，举例：8’H22地址上原有数据为32’H12345678，跳变为32’H12345679。
A100、当CPU对EFLASH MARCO的8’H22地址进行读取时，FLASH控制器中的总线交互电路收到AHB总线的MASTER(CPU)请求，FLASH控制器开始读取操作。
A200、FLASH控制器中FLASH的读写电路首先对EFLASH MARCO进行读取，读取数据为32’H12345679，随后将此数据放入ECC电路进行计算，计算结果为6’B101110；同时，SRAM读写电路对SRAM的8’H22地址进行读取，读取结果为6’B101101(因为此地址原有数据为32’H12345678，在步骤2中，计算得到的校验码结果为6’B101101)，然后这两个校验码放入比较器中进行比较。需要说明的是，本发明一些具体实施例采用二输入比较器，用于比较上述实施例的计算结果6’B101110和读取结果6’B101101。
A300、比较器得到不一致的结果(通常，比较一致，比较器输出为1，反之为0)，FLASH控制器中的总线交互电路收到比较不一致的结果时，不会反馈给CPU读取完成信号，在AHB总线协议中，为AHB_READY信号，会将此信号电平保持拉低，然后重复步骤A200的内容，直到EFLASH MARCO中地址8’H22上的数据又恢复到上电时正确的32’H12345678，这样FLASH读写控制电路读取到的数据又恢复到32’H12345678，放入ECC电路中计算得到校验码为6’B101101，放入比较器中比较一致，总线交互电路收到比较一致的结果后，将反馈信号(AHB_READY信号)拉高，同时将数据返回给CPU。此时，CPU的此笔访问完成。以此，保证了CPU读取数据的正确性。
需要说明的是，上述实施例中的总线访问协议为AHB，FLASH类型为Embed flash，地址宽度，数据宽度，SRAM的地址宽度，数据宽度，ECC校验算法采用汉明码算法电路，仅为本发明的可选项，在本发明实际应用中，以上参数可以根据实际选择和搭配，本发明方案不受上述具体实施例的选择方案限制。因此可以理解的是，本发明实施例的协议可以为AXI协议，FLASH类型可以为NOR FLASH等等，上述参数的变更不影响本发明提到的控制方法的实施。
应当认识到，本发明实施例中的方法步骤可以由计算机硬件、硬件和软件的组合、或者通过存储在非暂时性计算机可读存储器中的计算机指令来实现或实施。所述方法可以使用标准编程技术。每个程序可以以高级过程或面向对象的编程语言来实现以与计算机系统通信。然而，若需要，该程序可以以汇编或机器语言实现。在任何情况下，该语言可以是编译或解释的语言。此外，为此目的该程序能够在编程的专用集成电路上运行。
此外，可按任何合适的顺序来执行本文描述的过程的操作，除非本文另外指示或以其他方式明显地与上下文矛盾。本文描述的过程(或变型和/或其组合)可在配置有可执行指令的一个或多个计算机系统的控制下执行，并且可作为共同地在一个或多个处理器上执行的代码(例如，可执行指令、一个或多个计算机程序或一个或多个应用)、由硬件或其组合来实现。所述计算机程序包括可由一个或多个处理器执行的多个指令。
进一步，所述方法可以在可操作地连接至合适的任何类型的计算平台中实现。本发明的各方面可以以存储在非暂时性存储介质或设备上的机器可读代码来实现，无论是可移动的还是集成至计算平台，使得其可由可编程计算机读取，当存储介质或设备由计算机读取时可用于配置和操作计算机以执行在此所描述的过程。此外，机器可读代码，或其部分可以通过有线或无线网络传输。当根据本发明所述的方法和技术编程时，本发明还可以包括计算机本身。
计算机程序能够应用于输入数据以执行本文所述的功能，从而转换输入数据以生成存储至非易失性存储器的输出数据。输出信息还可以应用于一个或多个输出设备如显示器。在本发明优选的实施例中，转换的数据表示物理和有形的对象，包括显示器上产生的物理和有形对象的特定视觉描绘。
以上所述，只是本发明的较佳实施例而已，本发明并不局限于上述实施方式，只要其以相同的手段达到本发明的技术效果，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。在本发明的保护范围内其技术方案和/或实施方式可以有各种不同的修改和变化。

Claims (10)

1.一种FLASH控制器的控制方法，其特征在于，所述FLASH控制器分别与CPU、复位管理模块、用于存储原始ECC校验码的SRAM存储器和用于存储读取数据的FLASH存储器连接；所述方法包括以下步骤：
S100、获取到所述CPU发送的读取请求，通过所述FLASH控制器同时对所述SRAM存储器和所述FLASH存储器进行读取；
S200、通过所述FLASH控制器对所述FLASH控制器的读取数据进行ECC校验码计算，将计算获得的当前ECC校验码与所述SRAM中相应的所述原始ECC校验码进行比对；
S300、若两者比对结果不一致，则对所述FLASH存储器进行再次读取，然后对新的读取数据进行ECC校验码的计算和比对，直至两者对比结果一致后，将最终的读取数据反馈给所述CPU。
2.根据权利要求1所述的方法，其特征在于，其中，所述原始ECC校验码通过所述FLASH控制器根据所述FLASH的当前存储数据计算获得。
3.根据权利要求2所述的方法，其特征在于，还包括以下步骤：
S011、当所述复位管理模块检测到芯片上电复位信号后，所述复位管理模块先撤离所述FLASH控制器的复位信号；
S012、通过所述FLASH控制器读出所述FLASH存储器中的存储数据并计算生成原始ECC校验码，将所述原始ECC校验码存储于所述SRAM存储器中；
S013、当完成所述FLASH存储器中所有存储数据的计算后，通过所述FLASH控制器向所述复位管理模块发送ECC完成信号，以使所述复位管理模块撤离所述CPU及其他模块的复位信号，进行使得所述CPU开始运行程序。
4.根据权利要求1所述的方法，其特征在于，所述步骤S100中，通过所述FLASH控制器根据所述CPU的请求访问地址读取所述SRAM存储器和所述FLASH存储器的存储数据。
5.一种计算机可读存储介质，其上储存有程序指令，所述程序指令被处理器执行时实施如权利要求1至4中任一项所述的方法。
6.一种FLASH控制系统，其特征在于，包括：
芯片，该芯片包含权利要求5所述的计算机可读存储介质。
7.根据权利要求6所述的FLASH控制系统，其特征在于，还包括FLASH控制器、CPU、复位管理模块、SRAM存储器和FLASH存储器，所述FLASH控制器设置有总线交互电路、SRAM读写控制电路和FLASH读写控制电路，所述总线交互电路与所述CPU连接，所述SRAM读写控制电路与所述SRAM存储器连接，所述FLASH读写控制电路与所述FLASH存储器连接，所述复位管理模块分别与所述FLASH控制器和所述CPU连接。
8.根据权利要求7所述的FLASH控制系统，其特征在于，所述FLASH控制器设置有比较器和ECC计算电路，所述比较器分别与所述ECC计算电路、所述SRAM读写控制电路和所述总线交互电路连接，所述ECC计算电路与所述FLASH读写控制电路连接。
9.根据权利要求7所述的FLASH控制系统，其特征在于，所述总线交互电路用于向所述CPU发送总线握手信号；当对比结果不一致时，所述总线握手信号处于无效状态；当对比结果一致时，所述总线握手信号处于有效状态。
10.一种EFT测试方法，其特征在于，采用权利要求6至9任一项所述的FLASH控制系统。
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