CN111966199B - Cpld在线升级缓启方法、装置、设备及存储介质 - Google Patents

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Abstract

本发明涉及一种CPLD在线升级缓启方法、装置、设备及存储介质。所述方法包括：采集CPLD输出的反映CPLD存储器内程序的升级完成状态的缓启动控制信号；采集主板的板卡在位信号；将缓启动控制信号与板卡在位信号进行逻辑运算以生成缓启动电路使能信号；根据缓启动电路使能信号对主板和CPLD依次进行下电、上电。本发明的方案根据CPLD升级完成状态确定缓启动控制信号，将缓启动控制信号和主板的板卡在位信号进行逻辑运算，并根据逻辑运算结果使得主板和CPLD均执行一次掉电动作，随后再进行上电动作，保证了所有需要初始化的芯片和电路将按照上电顺序完成初始化过程，升级过程不会导致任何异常，提升了CPLD在线升级的可靠性。

Description

CPLD在线升级缓启方法、装置、设备及存储介质
技术领域
本发明涉及CPLD升级技术领域，尤其涉及一种CPLD在线升级缓启方法、装置、计算机设备及存储介质。
背景技术
CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)作为一种用户可根据自身需要自行构造逻辑功能的大规模数字集成电路，被广泛的应用与存储/服务器等产品；例如采用CPLD来实现胶连逻辑(Glue Logic)的功能、低速协议转换(LPC/IIC/UART等)、看门狗管理、板卡状态监控、板卡上下电控制等；而CPLD可编程的特点决定了其需要进行程序版本更新及CPLD的升级管理。
目前，CPLD升级一般是通过BMC/SOC/ARM等CPU执行，CPLD包含两种升级模式，背景升级和中断升级：背景升级是指在升级过程中CPLD程序还可以正常运行，只有升级完成后才会生效(升级完程序后执行Transfer指令，该指令会加载升级后的Flash，持续时间约在1ms以内，此过程中CPLD功能异常，等同于CPLD第一次上电)；中断升级是指在升级过程中，CPLD不能正常运行程序，CPLD的所有功能均会失效，因为整个升级过程需要持续1～5min，所以该模式在存储/服务器等产品中一般不会采用(中断时间过长)。
存储/服务器主板CPLD升级之后，CPLD是直接生效的，持续时间极短(不到1ms)，系统中不受CPLD控制的板卡电源(例如BMC/SOC/ARM芯片的电源、+12V/+5V输入以及部分备用y电源等)将不会掉电，所以整个主板的上电、下电过程是不完整的，在此升级过程中可能会引入一些问题：例如BMC内部的部分寄存器没有经过上电复位，没有进行初始化动作；部分备用电源下的IIC信号会出现异常；接口卡没有初始化等；然而这些问题出现时只能依靠人为干预，造成人工成本浪费、致使CPLD升级的周期变长，因此亟需改进。
发明内容
有鉴于此，有必要针对以上技术问题，提供一种能够在CPLD升级完成并生效时，将整个主板的电源断电，以确保CPLD升级之后所有芯片均重新初始化的CPLD在线升级缓启方法、装置、计算机设备及存储介质。
根据本发明的一方面，提供了一种CPLD在线升级缓启方法，所述方法包括：
采集CPLD输出的反映CPLD存储器内程序的升级完成状态的缓启动控制信号；
采集主板的板卡在位信号；
将所述缓启动控制信号与所述板卡在位信号进行逻辑运算以生成缓启动电路使能信号；
根据所述缓启动电路使能信号对主板和CPLD依次进行下电、上电。
在其中一个实施例中，采集CPLD输出的缓启动控制信号，所述缓启动控制信号根据CPLD存储器内程序的升级完成状态确定的步骤包括：
CPLD存储器内程序升级完成时，CPU向CPLD的存储器内写入升级完成标识；
若CPLD检测到所述升级完成标识，则将所述缓启动控制信号置为高电平；
若CPLD未检测到所述升级完成标识，则将所述缓启动控制信号置为低电平。
在其中一个实施例中，采集主板的板卡在位信号的步骤包括：
若所述主板在位，则输出低电平的板卡在位信号。
在其中一个实施例中，方法还包括：所述缓启动控制信号与所述板卡在位信号通过生效电路进行逻辑或运算，所述缓启动电路使能信号为低电平有效。
在其中一个实施例中，所述根据所述缓启动电路使能信号对主板和CPLD依次进行下电、上电的步骤包括：
若所述述缓启动电路使能信号为高电平时，所述缓启动电路关闭所述主板和CPLD的电源；
CPLD掉电后将所述缓启动控制信号置为低电平；
所述缓启动电路重新为所述主板和CPLD上电，并将所述缓启动控制信号和板卡在位信号均置为低电平。
在其中一个实施例中，所述缓启动电路的输入端与电源模块连接，所述缓启动电路的输出端与DC-DC转换电路的输入端连接，所述主板和CPLD均与所述DC-DC转换电路的输出端连接。
在其中一个实施例中，所述生效电路包括：
第一三极管，第一三极管的基极与所述板卡在位信号连接，第一三极管的集电极通过第一电阻与所述DC-DC转换电路的输出端连接，第一三极管的发射极接地；
第一二极管，第一二极管的正极通过第二电阻与第一三极管的集电极连接；
第二三极管，第二三级管的基极与所述缓启动控制信号连接，第二三极管的集电极通过第三电阻与所述DC-DC转换电路的输出端连接，第二三极管的发射极接地；
第二二极管，第二二极管的正极通过第四电阻与第二三极管的集电极连接；
第三三极管，第三三极管的基极分别与第一二极管和第二二极管的负极连接，第三三极管的集电极通过第五电阻与所述DC-DC转换电路的输出端连接，第三三极管的发射极接地，第三三极管的集电极作为所述缓启动电路使能信号。
根据本发明的另一方面，提供了一种CPLD在线升级缓启装置，所述装置包括：
第一采集模块，用于采集CPLD输出的反映CPLD存储器内程序的升级完成状态的缓启动控制信号；
第二采集模块，用于采集主板的板卡在位信号；
逻辑运算模块，用于将所述缓启动控制信号与所述板卡在位信号进行逻辑运算以生成缓启动电路使能信号；
缓启动模块，用于根据所述缓启动电路使能信号对主板和CPLD依次进行下电、上电。
根据本发明的又一方面，还提供了一种计算机设备，包括：至少一个处理器；以及
存储器，所述存储器存储有可在所述处理器上运行的计算机程序，所述处理器进行所述程序时进行前述的CPLD在线升级缓启方法。
根据本发明的再一方面，还提供了一种计算机可读存储介质，计算机可读存储介质存储有计算机程序，计算机程序被处理器进行时进行前述的CPLD在线升级缓启方法。
上述一种CPLD在线升级缓启方法、装置、设备及存储介质，根据CPLD升级完成状态确定缓启动控制信号，将缓启动控制信号和主板的板卡在位信号进行逻辑运算，并根据逻辑运算结果使得主板和CPLD均执行一次掉电动作，随后再进行上电动作，保证了所有需要初始化的芯片和电路将按照上电顺序完成初始化过程，升级过程不会导致任何异常，提升了CPLD在线升级的可靠性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
图1为本发明一个实施例中一种CPLD在线升级缓启方法的流程示意图；
图2为本发明又一实施例中CPLD控制缓启动的生效电路示意图；
图3为本发明另一个实施例中一种CPLD在线升级缓启装置的结构示意图；
图4为本发明另一个实施例中算机设备的内部结构图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。
需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。
在一个实施例中，请参照图1所示，提供了一种CPLD在线升级缓启方法，具体的该方法包括以下步骤：
S100，采集CPLD输出的反映CPLD存储器内程序的升级完成状态的缓启动控制信号。
S200，采集主板的板卡在位信号。
S300，将所述缓启动控制信号与所述板卡在位信号进行逻辑运算以生成缓启动电路使能信号；
S400，根据所述缓启动电路使能信号对主板和CPLD依次进行下电、上电。
上述一种CPLD在线升级缓启方法，首先根据CPLD升级完成状态确定缓启动控制信号；进而将缓启动控制信号和主板的板卡在位信号进行逻辑运算，最后根据逻辑运算结果使得主板和CPLD均会执行一次掉电动作，随后再进行上电动作，保证了所有需要初始化的芯片和电路将按照上电顺序完成初始化过程，升级过程不会导致任何异常，提升了CPLD在线升级的可靠性。
在又一个实施例中，上述步骤S100具体采用以下子步骤实施：
S110，CPLD存储器内程序升级完成时，CPU向CPLD的存储器内写入升级完成标识。
S120，若CPLD检测到所述升级完成标识，则将所述缓启动控制信号置为高电平。
S130，若CPLD未检测到所述升级完成标识，则将所述缓启动控制信号置为低电平。
以存储/服务器主板为例进行说明，缓启动控制信号记为CPLD_CTR，CPU在升级CPLD时采用背景升级模式(非自动生效，即升级完成之后不发送Transfer指令而是在CPLD内部置标志位)，CPLD在检测到该标志位之后，置高缓启动控制信号(CPLD_CTR＝1)。
在又一个实施例中，上述步骤S200具体采用以下子步骤实施：若所述主板在位，则输出低电平的板卡在位信号。
为了便于理解本发明的技术方案，下面继续以存储/服务器主板为例进行说明，板卡在位信号记为BD_PRES，BD_PRES＝0表示主板在位BD_PRES＝1表示主板不在位。
在又一个实施例中，方法还包括：缓启动控制信号与所述板卡在位信号通过生效电路进行逻辑或运算，缓启动电路使能信号为低电平有效。
其中，缓启动电路为低电平有效是指缓启动电路使能信号等于0时(即BD_PRES＝0和CPLD_CTR＝0)时，缓启电路才能正常工作，否则缓启电路不生效，主板、CPLD均不能正常上电。
优选地，所述缓启动电路的输入端与电源模块连接，所述缓启动电路的输出端与DC-DC转换电路的输入端连接，所述主板和CPLD均与所述DC-DC转换电路的输出端连接。
具体举例来说，存储/服务器主板一般是采用+12V或者+5V作为输入电压，为保障供电可靠性，在输入端会增加一个缓启动电路，缓启动电路的输入即为PSU的输出，缓启动电路的输出经过多个DC-DC转换电路后，转换为不同的电压给各个芯片供电(+5V/+3.3V/+1.8V等)。缓启动电路的使能信号一般采用板卡在位信号进行控制，即一旦主板在位，缓启动电路立即生效。
优选地，所述生效电路包括：
第一三极管Q1，第一三极管的基极与板卡在位信号BD_PRES连接，第一三极管的集电极通过第一电阻R1与DC-DC转换电路的输出端连接，第一三极管的发射极接地；
第一二极管D1，第一二极管的正极通过第二电阻R2与第一三极管的集电极连接；
第二三极管Q2，第二三级管的基极与缓启动控制信号CPLD_CTR连接，第二三极管的集电极通过第三电阻R3与DC-DC转换电路的输出端连接，第二三极管的发射极接地；
第二二极管D2，第二二极管的正极通过第四电阻R4与第二三极管的集电极连接；
第三三极管Q3，第三三极管的基极分别与第一二极管D1和第二二极管D2的负极连接，第三三极管的集电极通过第五电阻R5与述DC-DC转换电路的输出端连接，第三三极管的发射极接地，第三三极管的集电极作为缓启动电路使能信号。
较佳的第一电阻R1、第三电阻R3和第五电阻R5均10千欧，第二电阻R2和第四电阻R4均为1千欧。
在又一个实施例中步骤S400具体包括以下子步骤：
S410，若所述述缓启动电路使能信号为高电平时，所述缓启动电路关闭所述主板和CPLD的电源。
S420，CPLD掉电后将所述缓启动控制信号置为低电平。
S430，所述缓启动电路重新为所述主板和CPLD上电，并将所述缓启动控制信号和板卡在位信号均置为低电平。
下面继续以存储/服务器主板为例进行说明，正常工作状态下缓启动电路为生效状态(即BD_PRES＝0和CPLD_CTR＝0)，背景模式升级时CPLD在检测到内部标志位之后，置高缓启动控制信号(CPLD_CTR＝1)，主板的板卡在位信号BD_PRES＝0，此时或门的输出为高电平，缓启动芯片不能正常工作，缓启动芯片后端的所有芯片电源将关闭，从而导致整个板卡掉电；板卡掉电之后，由于CPLD芯片也随之掉电，所以CPLD的缓启动控制信号(CPLD_CTR)重新置为0，缓启动电路再次生效，后端的电源会依次打开，整个主板也随之正常启动，有效的避免了主板的上、下电过程不完整而引入故障。
在又一个实施例中，请参照图3所示，本发明还提供了一种CPLD在线升级缓启装置50，具体的该装置包括以下结构：
第一采集模块51，用于采集CPLD输出的反映CPLD存储器内程序的升级完成状态的缓启动控制信号；
第二采集模块52，用于采集主板的板卡在位信号；
逻辑运算模块53，用于将所述缓启动控制信号与所述板卡在位信号进行逻辑运算以生成缓启动电路使能信号；
缓启动模块54，用于根据所述缓启动电路使能信号对主板和CPLD依次进行下电、上电。
需要说明的是，关于一种CPLD在线升级缓启装置的具体限定可以参见上文中对于一种CPLD在线升级缓启方法的限定，在此不再赘述。上述一种CPLD在线升级缓启装置中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于计算机设备中的处理器中，也可以以软件形式存储于计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。
根据本发明的另一方面，提供了一种计算机设备，该计算机设备可以是服务器，其内部结构图请参照图4所示。该计算机设备包括通过系统总线连接的处理器、存储器、网络接口和数据库。其中，该计算机设备的处理器用于提供计算和控制能力。该计算机设备的存储器包括非易失性存储介质、内存储器。该非易失性存储介质存储有操作系统、计算机程序和数据库。该内存储器为非易失性存储介质中的操作系统和计算机程序的运行提供环境。该计算机设备的数据库用于存储数据。该计算机设备的网络接口用于与外部的终端通过网络连接通信。该计算机程序被处理器执行时实现以上所述的CPLD在线升级缓启方法。
根据本发明的又一方面，提供了一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现以上所述的CPLD在线升级缓启方法。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、存储器总线(Rambus)直接RAM(RDRAM)、直接存储器总线动态RAM(DRDRAM)、以及存储器总线动态RAM(RDRAM)等。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (6)

1.一种CPLD在线升级缓启方法，其特征在于，所述方法包括：
采集CPLD输出的反映CPLD存储器内程序的升级完成状态的缓启动控制信号；
采集主板的板卡在位信号；
将所述缓启动控制信号与所述板卡在位信号进行逻辑运算以生成缓启动电路使能信号；
根据所述缓启动电路使能信号对主板和CPLD依次进行下电、上电；
采集CPLD输出的缓启动控制信号，所述缓启动控制信号根据CPLD存储器内程序的升级完成状态确定的步骤包括：
CPLD存储器内程序升级完成时，CPU向CPLD的存储器内写入升级完成标识；
若CPLD检测到所述升级完成标识，则将所述缓启动控制信号置为高电平；
若CPLD未检测到所述升级完成标识，则将所述缓启动控制信号置为低电平；
采集主板的板卡在位信号的步骤包括：
若所述主板在位，则输出低电平的板卡在位信号；
所述方法还包括：所述缓启动控制信号与所述板卡在位信号通过生效电路进行逻辑或运算，所述缓启动电路使能信号为低电平有效；
所述根据所述缓启动电路使能信号对主板和CPLD依次进行下电、上电的步骤包括：
若所述缓启动电路使能信号为高电平时，所述缓启动电路关闭所述主板和CPLD的电源；
CPLD掉电后将所述缓启动控制信号置为低电平；
所述缓启动电路重新为所述主板和CPLD上电，并将所述缓启动控制信号和板卡在位信号均置为低电平。
2.根据权利要求1所述的方法，其特征在于，所述缓启动电路的输入端与电源模块连接，所述缓启动电路的输出端与DC-DC转换电路的输入端连接，所述主板和CPLD均与所述DC-DC转换电路的输出端连接。
3.根据权利要求2所述的方法，其特征在于，所述生效电路包括：
第一三极管，第一三极管的基极与所述板卡在位信号连接，第一三极管的集电极通过第一电阻与所述DC-DC转换电路的输出端连接，第一三极管的发射极接地；
第一二极管，第一二极管的正极通过第二电阻与第一三极管的集电极连接；
第二三极管，第二三级管的基极与所述缓启动控制信号连接，第二三极管的集电极通过第三电阻与所述DC-DC转换电路的输出端连接，第二三极管的发射极接地；
第二二极管，第二二极管的正极通过第四电阻与第二三极管的集电极连接；
第三三极管，第三三极管的基极分别与第一二极管和第二二极管的负极连接，第三三极管的集电极通过第五电阻与所述DC-DC转换电路的输出端连接，第三三极管的发射极接地，第三三极管的集电极作为所述缓启动电路使能信号。
4.一种CPLD在线升级缓启装置，其特征在于，所述装置包括：
第一采集模块，用于采集CPLD输出的反映CPLD存储器内程序的升级完成状态的缓启动控制信号；
第二采集模块，用于采集主板的板卡在位信号；
逻辑运算模块，用于将所述缓启动控制信号与所述板卡在位信号进行逻辑运算以生成缓启动电路使能信号；
缓启动模块，用于根据所述缓启动电路使能信号对主板和CPLD依次进行下电、上电；
所述第一采集模块还用于：
CPLD存储器内程序升级完成时，CPU向CPLD的存储器内写入升级完成标识；
若CPLD检测到所述升级完成标识，则将所述缓启动控制信号置为高电平；
若CPLD未检测到所述升级完成标识，则将所述缓启动控制信号置为低电平；
所述第二采集模块还用于：
若所述主板在位，则输出低电平的板卡在位信号；
所述装置还包括配置用于执行以下步骤的模块：
所述缓启动控制信号与所述板卡在位信号通过生效电路进行逻辑或运算，所述缓启动电路使能信号为低电平有效；
所述缓启动模块还用于：
若所述缓启动电路使能信号为高电平时，所述缓启动电路关闭所述主板和CPLD的电源；
CPLD掉电后将所述缓启动控制信号置为低电平；
所述缓启动电路重新为所述主板和CPLD上电，并将所述缓启动控制信号和板卡在位信号均置为低电平。
5.一种计算机设备，其特征在于，包括：
至少一个处理器；以及
存储器，所述存储器存储有可在所述处理器上运行的计算机程序，所述处理器执行所述程序时执行权利要求1-3任意一项所述的方法。
6.一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，其特征在于，所述计算机程序被处理器执行时执行权利要求1-3任意一项所述的方法。
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