CN112925732B - 用于动态分岔控制的系统及其方法 - Google Patents

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Abstract

一种根据开放运算计划(OCP)规范产生一分岔控制信号的系统和方法。提供了一种具有分岔功能及用以启动一总线分岔功能的一输入的OCP装置。提供了一输出输入输出控制电路，该输出输入输出控制电路具有与耦接该OCP装置的一分岔控制线相耦接的一输出。在将该OCP装置开机的一辅助电源转换时段，该输入输出控制电路可操作通过该分岔控制线用以提供一分岔控制信号至该OCP装置。

Description

用于动态分岔控制的系统及其方法
技术领域
本发明有关于一种控制电路，特别是有关于用于动态分岔控制的一种控制电路。
背景技术
开放运算计划(Open Compute Project：OCP)为可在开放和节能服务器中使用的装置设定了新标准。基于开放运算的技术被设计为尽可能地具备可扩展及高效率，开放运算计划发布了许多计算装置规范，例如在快速外部连接(PCIe)总线中采用分岔(bifurcation)技术的OCP卡。例如，OCP 3.0装置可以包括带有信号线的总线，该等信号线可以经由一分岔控制信号分成更小的总线。现今根据OCP 3.0的规范，该分岔控制信号不是由一基板管理控制器(baseboard management controller：BMC)就是由一平台路径控制器(platform controller hub：PCH)所发送。
因此，该分岔控制信号允许将OCP装置所处的总线，例如快速外部连接(PCIe)总线，拆分为较小的总线。例如，可以通过连接至OCP装置的分岔信号，将OCP装置所处的16通道第三代快速外部连结(16-lane PCIe Gen3)总线拆分为2x8通道的第三代快速外部连接接口。支持快速外部连接(PCIe)的服务器具有启用该分叉控制的BIOS设定。OCP规范建议通过一控制器(例如BMC或PCH)启动该分岔控制信号，并在系统开机期间发送分岔控制信号。上述分叉控制的特征允许灵活使用总线，因此增加了OCP装置的实用性。
不幸的是，将BMC或PCH用于该分岔控制信号的建议将导致OCP装置开机时的时序问题。OCP 3.0规范包括在开机序列期间转换至一辅助电源模式。在该辅助电源模式之后，执行一主电源模式转换到一主电源模式。然而，用于来自于该平台路径控制器(PCH)的分岔控制信号的通用型输入输出(general purpose input/output：GPIO)接脚仅在主电源模式下可用。因为OCP规范要求在辅助电源模式转换时段完成分岔设定，因此，来自该平台路径控制器(PCH)的通用型输入输出接脚的信号不能满足OCP 3.0装置的时序要求。基于上述问题，OCP 3.0装置将需要再进行一次开机循环，直到该平台路径控制器(PCH)的通用型输入输出接脚准备好传输分岔控制信号为止。因此，此设计将导致从基板管理控制器(BMC)管理端口到OCP装置的信号的短暂消失。
用于分岔控制的该平台路径控制器(PCH)的通用型输入输出接脚允许在该辅助电源模式转换到该辅助电源模式时段，控制OCP装置的分岔设定。然而，在正常情况下，基板管理控制器(BMC)需要5至10分钟的时间来执行一固件开机，因此在等待该固件开机时会导致时序问题。遵循关于分岔控制信号的OCP规范建议，还存在某些操作限制。
对于当前的OCP分岔需求所产生的时序问题，一种解决方案是藉由延迟传送至该OCP装置的开机信号(enable power signal)直到基板管理控制器的固件开机例程完成，使得一复杂编程逻辑设备(complex programing logic device：CPLD)暂停该开机序列。因此，该基板管理控制器准备好传送该分岔控制信号。不幸的是，这种解决方案改变了基板管理控制器固件开机的开机顺序设计，并且使得具有OCP 3.0装置的计算器系统从开机(boot)到正常运作系统(normal system)期间花费太多时间。
因此，需要一种在不依赖基板管理控制器(BMC)或平台路径控制器(PCH)的情况下将分岔控制信号发送到OCP 3.0装置的电路。还需要另一种电路，该电路允许OCP 3.0装置在一个通电周期(a single power on cycle)中允许分岔控制。还需要一种在辅助电源转换时段启动分岔控制信号的电路。
发明内容
一个公开的范例是一种用于依据具有总线分岔功能的装置产生一分岔控制信号的一系统。公开范例之一是依据开放运算计划(OCP)规范的一设备。该系统包括具有一总线分岔功能以及用以启动该总线分岔功能的一输入的一装置。一输入输出控制电路，具有与耦接该装置的一分岔控制线相耦接的一输出。在将该装置开机的一辅助电源转换时段，该输入输出控制电路可操作通过该分岔控制线用以提供一分岔控制信号至该装置。
另一公开的范例是向具有总线功能分岔功能的装置提供一分岔控制信号的一方法。该方法包括：在一非易失性存储器中储存一分岔设定；启动耦接至该装置的一输入输出电路；在该装置开机过程中的一辅助电源转换时段之前，从该输入输出电路提供一分岔控制信号至该装置；该分岔控制信号基于所储存的该分岔设定。
另一公开的范例是一种服务器，该服务器包括具有一总线分岔功能以及用以启动该总线分岔功能的一输入的一装置、具有与耦接该装置的一分岔控制线相耦接的一输出的一输入输出控制电路。在将该装置开机的一辅助电源转换时段，该输入输出控制电路可操作通过该分岔控制线用以提供一分岔功能控制信号至该装置。该服务器包括一基板管理控制器及将该基板管理控制器与该输入输出控制电路相耦接的一总线。在该辅助电源转换时段后，该基板管理控制器可操作用以更新由该输入输出控制电路所提供的该分岔控制信号。该服务器包括具有耦接至该分岔控制线的一输入的一平台路径控制器。
以上概述并非旨在表示本公开的每一实施例或每一方面。而是，上述概述仅提供本文阐述的一些新颖方面和特征的范例。当结合附图和所附权利要求考虑时，依据用于实施本公开的代表性实施例和模式的以下详细描述，本公开的以上特征和优点以及其他特征和优点将变得显而易见。
附图说明
通过以下范例性的描述并结合附图，将可以更好理解本公开，其中：
图1为依据本公开实施例的一控制电路的方块图，该控制电路在开机序列期间允许一OCP装置的分岔控制信号。
图2为一OCP 3.0的一开机序列的时序图。
图3为依据本公开实施例的一例程的流程图，该例程在开机序列期间向一OCP装置提供一替代分岔控制信号。
图4A、图4B为依据本公开实施例图1中输入输出控制电路的一种配置的方块图，该配置包括一微控制器和一电子抹除式可复写只读存储器(electrically-erasableprogrammable read-only memory：EEPROM)。
图5为本公开实施例图1中的输入输出控制电路的另一种配置的方块图，该另一种配置包括一复杂编程逻辑设备(CPLD)和一电子抹除式可复写只读存储器(EEPROM)。
图6为本公开实施例图1中的输入输出控制电路的另一配置的方块图，该另一配置包括一非易失性输入输出控制器。
图7为本公开实施例图1中的输入输出控制电路的另一配置的方块图，该另一配置包括一通用型输入输出(GPIO)锁存电路。
本公开易于进行各种修改和替代型式。已经藉由示例的方式在附图中示出了一些代表性的实施例，并且在此将其进行详细描述。然而，应当理解本公开并不旨在限于所公开的特定型式。相反地，本公开将包括落入由所附权利要求限定的本公开的精神和范围内的所有修改、等同形式和替代型式。
符号说明
100：计算机系统
110：OCP 3.0装置
112：OCP 3.0插槽
114：快速外部连接(PCIe)总线
120：主板
122：基板管理控制器(BMC)
124：平台路径控制器(PCH)
126：非易失性输入输出控制电路
130：I2C总线
134：分岔线路
136：输入存在线
140：待命电源接脚
200：时序图
210：OCP装置关机时段
212：ID模式时段
214：辅助电源模式转换时段
216：辅助电源模式时段
218：主电源模式转换时段
220：主电源模式时段
230：辅助电源致能信号
232：辅助电源信号
234：主电源致能信号
236：主电源信号
240：分岔控制信号
300,302,304,306：步骤
308,310,312,314：步骤
400：配置
430,432：输入线
434：输出线
440：I2C总线控制器
500：配置
510：复杂可编程逻辑设备(CPLD)
520：电子抹除式可复写只读存储器(EEPROM)
530,532：输入线
534：输出线
600：配置
610：非易失性输入输出控制器
630,632：输入线
634：输出线
700：配置
710：通用型输入输出(GPIO)锁存电路
730：输入线
732：输出线
具体实施方式
本公开能以许多不同的形式实施。代表性实施例在附图中示出，并且将在本文中详细描述。本公开是本公开原理的示例或图示说明，并且无意于将本公开的广泛方面限于所示出的实施例。就此而言，例如在摘要、发明内容及具体实施方式中所公开的要素和限制，不应通过暗示、推论或其他方式单独或集体地包含在权利要求中。为了本实施方式的目的，除非特别声明，否则单数包括复数，反之亦然。“包括”一词的意思是“包括但不限于”。此外，在本文中可以使用诸如“大约”、“几乎”、“基本上”、“大概”等的近似词来表示例如“在…处”、“在…附近”、“在3％-5％内”、或“在可接收的制造公差范围内”，或其任何逻辑组合。
本公开提供一种输入输出电路，该输入输出电路安插在一基板管理控制器(BMC)及一平台路径控制器(PCH)之间，用以在OCP 3.0装置的开机序列期间提供用于分岔控制的信号。该输入输出电路包括一非易失性存储器，该非易失性存储器在电源启动序列的初始期间内向OCP 3.0装置提供一分岔控制输出信号。因此，分岔控制信号的提供独立于该基板管理控制器(BMC)或该平台路径控制器(PCH)，从允许在OCP 3.0装置开机序列的辅助电源转换时段内启动分岔控制。
图1为包括一OCP 3.0装置110的一计算机系统100的方块图。在一些实施例中，计算机系统100可以是适合用于一数据中心或其他基于网络应用的一服务器。在一些实施例中，OCP 3.0装置110可以是任何合适的符合快速外部连结(PCIe)认证的装置，例如一网络接口卡(network interface card:NIC)、一智能网络接口卡、一现场可编程逻辑门阵列(field programmable gate array:FPGA)、一图形处理器(GPU)、一储存控制器、一快速外部连结重新定时卡(PCIe retime card)，或任何其他OCP 3.0认证装置。OCP 3.0装置110安装在属于一主板120的一部分的一OCP 3.0插槽112中。OCP 3.0装置110可通过多个通道提供一接口至一内部的快速外部连接总线114。OCP 3.0装置110因此提供额外的功能给计算机系统100，并且允许快速外部连接总线114的分岔(bifurcation)。
主板120包括一基板管理控制器122、一平台路径控制器124，以及一非易失性输入输出控制电路(non-volatile input/output circuit)126。基板管理控制器122通过I2C总线130耦接至非易失性输入输出控制电路126。I2C总线130包括一线路(line)，该线路承载来自基板管理控制器122上通用型输入输出(GPIO)的信号，该信号用于提供一分岔控制信号(bifurcation override control signal)给非易失性输入输出控制电路126。在一些实施例中，基板管理控制器122可提供一动态设定用以在开机序列后配置快速外部连接总线分岔(PCIe bus bifurcation)。
非易失性输入输出控制电路126包括一分岔信号输出，该分岔信号输出耦接至一分岔线路(bifurcation line：BIF)134，分岔线路134经由插槽112提供一分岔控制信号给OCP 3.0装置110。平台路径控制器124可经由分岔线路134侦测用于设定分岔模式的该分岔控制信号。非易失性输入输出控制电路126包括耦接一输入存在线136的一输入。输入存在线136提供来自OCP 3.0装置110的一输入存在信号(PRSNT)，该输入存在信号指示OCP 3.0装置110是否存在(亦即是否接入插槽中)以及分岔能力的信息。该信息可以包括用于特定装置，例如OCP 3.0装置110的OCP插槽的正确映射。该输入存在信号传送至非易失性输入输出控制电路126。平台路径控制器124通过输入存在线136从OCP 3.0装置110接收该输入存在信号。平台路径控制器124可使用该输入存在信号来保持所连接OCP 3.0装置110的分岔能力的记录。平台路径控制器124也从分岔线路134接收该分岔控制信号。待命电源接脚140用以向主板120上的组件提供待命电源。
在一些实施例中，基板管理控制器122包括一非易失性存储器，该非易失性存储器储存一动态设定用以提供一控制信号，以配置OCP 3.0装置110的快速外部连接总线114的分岔。非易失性输入输出控制电路126在OCP 3.0装置110开机的第一阶段(first phase)提供该控制信号。因此，OCP 3.0装置110依据OCP 3.0规格在开机例程的期间(power-onroutine)启动该分岔功能。
图2为例如一网络接口卡的一例示OCP 3.0装置的开机序列的时序图200。时序图200包括一OCP装置关机时段210、一ID模式时段212、一辅助电源模式转换时段214、一辅助电源模式时段216、一主电源模式转换时段218，以及一主电源模式时段220。一辅助电源致能信号(AUX_PWR_EN)230启动该开机序列，该辅助电源致能信号在该辅助电源模式转换时段214开始时被启动。其后，网络接口卡的辅助电源信号232开始攀升(ramping up)。当该辅助电源信号232攀升至辅助电源电平，则开始该辅助电源模式时段216。一主电源致能信号234在该主电源模式转换时段218开始时被启动。该主电源致能信号234允许网络接口卡的主电源信号236开始攀升。当该主电源信号236完全攀升时，则开始该主电源模式时段220。一分岔控制信号(BIF[2:0]#)240可以在该辅助电源模式时段216被启动，用以触发该分岔模式。在开机序列中，非易失性输入输出控制电路126(均在图1中)在该ID模式时段212时，启动OCP 3.0装置110的分岔控制信号240。
OCP 3.0规范的建议是通过基板管理控制器(BMC)122或平台路径控制器(PCH)124操作OCP3.0装置110的分岔控制信号。如图2所示，OCP 3.0规范要求在辅助电源模式转换时段214之后完成分岔设定。平台路径控制器124上用于承载分岔控制信号的通用型输入输出(GPIO)接脚仅在主电源模式时段220准备就绪。基板管理控制器122(图1)上用于输出分岔控制信号的通用型输入输出接脚可在辅助电源模式转换时段214至辅助电源模式时段216的期间控制OCP 3.0装置110的分岔设定。然而，在正常情况下，基板管理控制器122将花费5至10分钟来进行固件开机，因此无法在辅助电源模式转换时段214将分岔信号发送到OCP3.0装置110。
非易失性输入输出控制电路126包括一存储器用以储存一分岔设定，该分岔设定可直接连接至OCP 3.0装置110的分岔信号输入。在图2的ID模式时段212期间，非易失性输入输出控制电路126经由分岔线路134将所设定的分岔控制信号输出至OCP 3.0装置110。通过在辅助电源模式转换时段214中暂停(hold)该分岔信号，由非易失性输入输出控制电路126发送的分岔控制信号满足图2所示的OCP 3.0规范的时序。皆由上述配置避免了基板管理控制器122或平台路径控制器124(图1中)用于动态分岔控制的任何时序问题，并且没有副作用。
图3为用于OCP 3.0动态分岔的例程的流程图，该例程是由图1的系统100中的非易失性输入输出控制电路126所执行，用以避免来自基板管理控制器122和平台路径控制器124的时序问题。图3的例程通过非易失性输入输出控制电路126灵活地重新配置OCP 3.0装置110，从而消除了对发起远程基板管理控制器命令对于分叉设定的需求。图3的流程图表示用于图1的OCP 3.0装置110的动态分岔配置过程的示例机器可读指令。在一些实施例中，机器可读指令包括用于由以下各项执行的算法：(a)处理器；(b)控制器；及/或(c)一个或多个其他合适的处理装置。该算法可以体现在有形媒介上储存的软件中，例如闪存、CD-ROM、软盘、硬盘、数字多功能激光视盘(DVD)，或其他存储器装置。然而，本领域的普通技术人员将容易意识到，整个算法及/或其他可以可选地由处理器以外的设备执行及/或以众所皆知的方式体现在固件或专用硬件中，例如，可以由一专用集成电路[ASIC]、一可编程逻辑设备[PLD]、一现场可编程逻辑设备[FPLD]、一现场可编程门阵列[FPGA]、离散逻辑等实现。例如，该接口的任何或所有组件可以通过软件、硬件及/或固件来实现。而且，流程图表示的一些或全部机器可读指令可以手动实现。此外，尽管参考图3所示的流程图描述了示例算法，但是本领域的普通技术人员将容易理解，可以替代地使用实现示例机器可读指令的许多其他方法。例如，可以改变步骤的执行顺序，及/或可以改变、消除或组合所描述的一些步骤。
该例程首先确定例如图1中的OCP 3.0装置110的OCP装置的辅助电源模式是否开启(300)。在一些实施例中，开启图1的系统100的待命电源接脚140(P3V3_STBY PG)，用以开始图2所示的OCP 3.0装置110的开机序列，并且向非易失性输入输出控制电路126提供电源。耦接至非易失性输入输出控制电路126的分岔线路134准备就绪(302)。OCP 3.0装置110基于由非易失性输入输出控制电路126于分岔线路134上发送的分岔控制信号锁存(latch)一有效分岔控制输入(304)。在图2的辅助电源转换时段214期间，该分岔控制信号启动OCP3.0装置110上的总线分岔功能(bus bifurcation function)。
接着，该例程监视在开机序列中是否已经启动了OCP 3.0装置110的主电源(306)。如果图2的主电源模式时段220尚未被启动，该例程继续监视是否主电源模式是否已启动(306)。如果主电源模式已启动，该系统主机将启动分岔模式(308)。接着，该例程指示OCP3.0装置110的分岔模式已经准备就绪(310)。
然后，该例程确定是否有来自基板管理控制器122的指令以覆写来自分岔线路134上的非易失性输入输出控制电路126的该分岔信号(312)。如果没有来自基板管理控制器122的覆写指令，该例程继续检查分岔线路134的信号是否必须覆写。如果有来自基板管理控制器122的覆写指令用以覆写该信号，该例程将写入新的系统设定至非易失性输入输出控制电路126的存储器中(314)。下次系统重新启动时，将从非易失性输入输出控制电路126中读取更新的系统设定。
图4A-4B显示图1中非易失性输入输出控制电路126的一种可能的配置。图4A-4B显示微控制单元(MCU)或微控制器(410)与一电子抹除式可复写只读存储器(EEPROM)420相结合的一配置400的方块图。或者，该存储器可以是串行周边接口(SPI)闪存装置。配置400包括来自基板管理控制器122的输入线430，基板管理控制器122由一I2C总线控制器440所控制。I2C总线控制器440也耦接至来自OCP 3.0装置110的输入线432，并且耦接至OCP 3.0装置110的输出线434。在一些实施例中，电子抹除式可复写只读存储器420储存通过输出线434发送到OCP 3.0装置110的分岔控制信号。
图5是图1中的非易失性输入输出控制电路126的另一种配置500的方块图，其包括一复杂可编程逻辑设备(CPLD)510及一电子抹除式可复写只读存储器520。配置500包括来自基板管理控制器122的输入线530、来自OCP 3.0装置110的输入线532，以及到OCP 3.0装置110的输出线534。在一些实施例中，电子抹除式可复写只读存储器520储存该分岔控制信号，该分岔控制信号通过输出线534传送至OCP 3.0装置110。
图6是图1中的非易失性输入输出控制电路126的另一配置600的方块图，其包括一非易失性输入输出控制器610。非易失性输入输出控制器610包括一内部非易失性储存装置的一输入输出扩充器。配置600包括来自基板管理控制器122的输入线630、来自OCP 3.0装置110的输入线632，以及到OCP 3.0装置110的输出线634。
图7是图1中的非易失性输入输出控制电路126的另一配置700的方块图，其包括一通用型输入输出锁存电路710。通用型输入输出锁存电路710可以是一D触发器或可以储存信号的任何合适的锁存器。在一些实施例中，通用型输入输出锁存电路710具有一独立电源，例如一电池。配置700包括该分岔控制信号的来自基板管理控制器122的输入线730、以及到OCP 3.0装置110的输出线732。
如在本说明书中使用的词语“组件”、“模块”、“系统”等通常指的是与计算机相关的实体，或是硬件(例如一电路)、硬件和软件的组合、软件，或与可操作机器有关的具有一个或多个特定功能的实体。例如，一组件可以是但不限于是运行在一处理器(例如一数字信号处理器)上的一程序、一处理器、一对象、一可执行文件、一执行线程、一程序，及/或一计算机。作为说明，在控制器上运行的应用程序及控制器都可以是一组件。一或多个组件可以驻留在一程序及/或执行线程中，并且组件可以位于一台计算机上及/或分布在两个或多个计算机之间。此外，“装置”可以采用专门设计的硬件形式，通过在其上执行软件使之专门化的通用硬件，使该硬件能够执行特定功能的形式，以及储存在计算机可读媒介上的软件的形式，或其结合。
在本说明书使用的词语仅出于描述特定实施例的目的，并不旨在限制本公开。如本说明书所使用的，单数形式“一”、“一个”、和“该”也旨在包括复数形式，除非上下文有另外明确指出。此外，就在实施方式及/或权利要求中使用的词语“包括”、“具有”、“有着”，或其变化者而言，这些词语旨在以类似于词语“包含”的方式包含在内。
除非另有定义，否则对于本说明书中使用的所有词语，包括技术术语和科学术语，本领域的普通技术人员通常可理解相同的含义。此外，诸如在常用字典中定义的那些词语，应被解释为具有与相关领域中它们的含义一致的含义，并且除非明确地定义，否则在这里将不会以理想化或过于正式的意义来解释。
尽管上面已描述了本公开的各种实施例，但应该可以理解，它们仅是示例而非限制。尽管已经相对于一个或多个实施方式示出及描述了本公开，但是在阅读和理解本说明书和附图之后，将发生等效的变更和修改，或者本领域的普通技术人员将知道这些变更和修改。此外，尽管可能已经仅针对几种实施方式中的一种实施方式公开了本公开的特定特征，对于任何给定的或特定的应用，这特征可以与其该实施方式的一个或多个其他特征组合，可以是有期望并且有益的。因此，本公开的广度和范围不应受到任何实施例的限制。相反，本公开的范围应该根据所附权利要求及其等效物来限定。

Claims (10)

1.一种用于产生分岔控制信号的系统，所述系统包括：
装置，具有总线分岔功能以及用以启动所述总线分岔功能的输入，其中该装置的开机序列的时序按照先后顺序包括关机时段、ID模式时段、辅助电源模式转换时段、辅助电源模式时段、主电源模式转换时段以及主电源模式时段；
输入输出控制电路，具有与耦接所述装置的分岔控制线相耦接的输出；其中，在将所述装置开机的辅助电源转换时段，所述输入输出控制电路可操作通过所述分岔控制线用以提供分岔控制信号至所述装置，用以启动所述总线分岔功能。
2.根据权利要求1所述的系统，还包括：
基板管理控制器；以及
总线，将所述基板管理控制器与所述输入输出控制电路相耦接，其中，在所述辅助电源转换时段后，所述基板管理控制器可操作用以更新由所述输入输出控制电路所提供的所述分岔控制信号；
平台路径控制器，具有耦接至所述分岔控制线的输入。
3.根据权利要求1所述的系统，其中，所述装置符合开放运算计划3.0规范。
4.根据权利要求1所述的系统，其中，所述输入输出控制电路包括储存分岔设定用以产生所述分岔控制信号的非易失性存储器。
5.一种提供分岔控制信号至装置的方法，用以启动总线分岔功能，所述方法包括：
在非易失性存储器中储存分岔设定；
启动耦接至所述装置的输入输出电路，其中该装置的开机序列的时序按照先后顺序包括关机时段、ID模式时段、辅助电源模式转换时段、辅助电源模式时段、主电源模式转换时段以及主电源模式时段；以及
在所述装置开机过程中的辅助电源转换时段之前，从所述输入输出电路提供分岔控制信号至所述装置，其中，所述分岔控制信号基于所储存的所述分岔设定。
6.根据权利要求5所述的方法，其中，当所述装置接收到所述分岔控制信号时，所述分岔控制信号启动所述装置的所述总线分岔功能。
7.根据权利要求5所述的方法，还包括：通过耦接在基板管理控制器与所述输入输出电路之间的总线提供已更新分岔设定。
8.根据权利要求5所述的方法，其中，所述分岔控制信号可用于启动耦接所述装置的主机接口的所述总线分岔功能。
9.根据权利要求8所述的方法，还包括提供所述分岔控制信号至平台路径控制器，用以启动所述主机接口的所述总线分岔功能。
10.一种服务器，包括:
装置，具有总线分岔功能以及用以启动所述总线分岔功能的输入，其中该装置的开机序列的时序按照先后顺序包括关机时段、ID模式时段、辅助电源模式转换时段、辅助电源模式时段、主电源模式转换时段以及主电源模式时段；
输入输出控制电路，具有与耦接所述装置的分岔控制线相耦接的输出；其中，在将所述装置开机的辅助电源转换时段，所述输入输出控制电路可操作通过所述分岔控制线用以提供分岔控制信号至所述装置，用以启动所述总线分岔功能；
基板管理控制器；
总线，将所述基板管理控制器与所述输入输出控制电路相耦接，其中，在所述辅助电源转换时段后，所述基板管理控制器可操作用以更新由所述输入输出控制电路所提供的所述分岔控制信号；以及
平台路径控制器，具有耦接至所述分岔控制线的输入。
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