TW202122999A - 用於動態分岔控制的系統及其方法 - Google Patents

用於動態分岔控制的系統及其方法 Download PDF

Info

Publication number
TW202122999A
TW202122999A TW109112280A TW109112280A TW202122999A TW 202122999 A TW202122999 A TW 202122999A TW 109112280 A TW109112280 A TW 109112280A TW 109112280 A TW109112280 A TW 109112280A TW 202122999 A TW202122999 A TW 202122999A
Authority
TW
Taiwan
Prior art keywords
input
bifurcation
branch
bus
output
Prior art date
Application number
TW109112280A
Other languages
English (en)
Other versions
TWI762903B (zh
Inventor
周樂生
施思勤
王舜宏
黃瑞祺
Original Assignee
廣達電腦股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 廣達電腦股份有限公司 filed Critical 廣達電腦股份有限公司
Publication of TW202122999A publication Critical patent/TW202122999A/zh
Application granted granted Critical
Publication of TWI762903B publication Critical patent/TWI762903B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0026—PCI express
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/40—Bus coupling

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Power Sources (AREA)
  • Programmable Controllers (AREA)

Abstract

一種根據開放運算計畫(OCP)規範產生一分岔控制訊號的系統和方法。提供了一種具有分岔功能及用以啟動一匯流排分岔功能的一輸入的OCP裝置。提供了一輸出輸入輸出控制電路，該輸出輸入輸出控制電路具有與耦接該OCP裝置的一分岔控制線相耦接的一輸出。在將該OCP裝置開機的一輔助電源轉換時段，該輸入輸出控制電路可操作透過該分岔控制線用以提供一分岔控制訊號至該OCP裝置。

Description

用於動態分岔控制的系統及其方法
本發明係有關於一種控制電路，特別是有關於用於動態分岔控制的一種控制電路。
開放運算計畫(Open Compute Project：OCP)為可在開放和節能伺服器中使用的裝置設定了新標準。基於開放運算的技術被設計為盡可能地具備可擴展及高效率，開放運算計畫發布了許多計算裝置規範，例如在快速外部連結(PCIe)匯流排中採用分岔(bifurcation)技術的OCP卡。例如，OCP 3.0裝置可以包括帶有訊號線的匯流排，該等訊號線可以經由一分岔控制訊號分成更小的匯流排。現今根據OCP 3.0的規範，該分岔控制訊號不是由一基板管理控制器(baseboard management controller：BMC)就是由一平台路徑控制器(platform controller hub：PCH)所發送。
因此，該分岔控制訊號允許將OCP裝置所處的匯流排，例如快速外部連結(PCIe)匯流排，拆分為較小的匯流排。例如，可以透過連接至OCP裝置的分岔訊號，將OCP裝置所處的16通道第三代快速外部連結(16-lane PCIe Gen3)匯流排拆分為2x8通道的第三代快速外部連結介面。支援快速外部連結(PCIe)的伺服器具有啟用該分叉控制的BIOS設定。OCP規範建議通過一控制器(例如BMC或PCH)啟動該分岔控制訊號，並在系統開機期間發送分岔控制訊號。上述分叉控制之特徵允許靈活使用匯流排，因此增加了OCP裝置的實用性。
不幸的是，將BMC或PCH用於該分岔控制訊號的建議將導致OCP裝置開機時的時序問題。OCP 3.0規範包括在開機序列期間轉換至一輔助電源模式。在該輔助電源模式之後，執行一主電源模式轉換到一主電源模式。然而，用於來自於該平台路徑控制器(PCH)的分岔控制訊號的通用型輸入輸出(general purpose input/output：GPIO)接腳僅在主電源模式下可用。因為OCP規範要求在輔助電源模式轉換時段完成分岔設定，因此，來自該平台路徑控制器(PCH)的通用型輸入輸出接腳的訊號不能滿足OCP 3.0裝置的時序要求。基於上述問題，OCP 3.0裝置將需要再進行一次開機循環，直到該平台路徑控制器(PCH)的通用型輸入輸出接腳準備好傳輸分岔控制訊號為止。因此，此設計將導致從基板管理控制器(BMC)管理埠到OCP裝置的訊號的短暫消失。
用於分岔控制的該平台路徑控制器(PCH)的通用型輸入輸出接腳允許在該輔助電源模式轉換到該輔助電源模式時段，控制OCP裝置的分岔設定。然而，在正常情況下，基板管理控制器(BMC)需要5至10分鐘的時間來執行一韌體開機，因此在等待該韌體開機時會導致時序問題。遵循關於分岔控制訊號的OCP規範建議，還存在某些操作限制。
對於當前的OCP分岔需求所產生的時序問題，一種解決方案是藉由延遲傳送至該OCP裝置的開機訊號(enable power signal)直到基板管理控制器的韌體開機例程完成，使得一複雜編程邏輯裝置(complex programing logic device：CPLD)暫停該開機序列。因此，該基板管理控制器係準備好傳送該分岔控制訊號。不幸的是，這種解決方案改變了基板管理控制器韌體開機的開機順序設計，並且使得具有OCP 3.0裝置的計算機系統從開機(boot)到正常運作系統(normal system)之期間花費太多時間。
因此，需要一種在不依賴基板管理控制器(BMC)或平台路徑控制器(PCH)的情況下將分岔控制訊號發送到OCP 3.0裝置的電路。還需要另一種電路，該電路允許OCP 3.0裝置在一個通電週期(a single power on cycle)中允許分岔控制。還需要一種在輔助電源轉換時段啟動分岔控制訊號的電路。
一個揭露的範例是一種用於依據具有匯流排分岔功能的裝置產生一分岔控制訊號的一系統。揭露範例之一是依據開放運算計畫(OCP)規範的一設備。該系統包括具有一匯流排分岔功能以及用以啟動該匯流排分岔功能的一輸入的一裝置。一輸入輸出控制電路，具有與耦接該裝置的一分岔控制線相耦接的一輸出。在將該裝置開機的一輔助電源轉換時段，該輸入輸出控制電路可操作透過該分岔控制線用以提供一分岔控制訊號至該裝置。
另一揭露的範例是向具有匯流排功能分岔功能的裝置提供一分岔控制訊號的一方法。該方法包括：在一非揮發性記憶體中儲存一分岔設定；啟動耦接至該裝置的一輸入輸出電路；在該裝置開機過程中的一輔助電源轉換時段之前，從該輸入輸出電路提供一分岔控制訊號至該裝置；該分岔控制訊號係基於所儲存的該分岔設定。
另一揭露的範例是一種伺服器，該伺服器包括具有一匯流排分岔功能以及用以啟動該匯流排分岔功能的一輸入的一裝置、具有與耦接該裝置的一分岔控制線相耦接的一輸出的一輸入輸出控制電路。在將該裝置開機的一輔助電源轉換時段，該輸入輸出控制電路可操作透過該分岔控制線用以提供一分岔功能控制訊號至該裝置。該伺服器包括一基板管理控制器及將該基板管理控制器與該輸入輸出控制電路相耦接的一匯流排。在該輔助電源轉換時段後，該基板管理控制器可操作用以更新由該輸入輸出控制電路所提供的該分岔控制訊號。該伺服器包括具有耦接至該分岔控制線的一輸入的一平台路徑控制器。
以上概述並非旨在表示本揭露的每一實施例或每一方面。而是，上述概述僅提供本文闡述的一些新穎方面和特徵的範例。當結合圖式和所附申請專利範圍考慮時，依據用於實施本揭露的代表性實施例和模式的以下詳細描述，本揭露的以上特徵和優點以及其他特徵和優點將變得顯而易見。
本揭露能以許多不同的形式實施。代表性實施例在附途中示出，並且將在本文中詳細描述。本揭露是本揭露原理的示例或圖式說明，並且無意於將本揭露的廣泛方面限於所示出的實施例。就此而言，例如在摘要、發明內容及實施方式中所揭露的要素和限制，不應通過暗示、推論或其他方式單獨或集體地包含在申請專利範圍中。為了本實施方式的目的，除非特別聲明，否則單數包括複數，反之亦然。「包括」一詞的意思是「包括但不限於」。此外，在本文中可以使用諸如「大約」、「幾乎」、「基本上」、「大概」等的近似詞來表示例如「在…處」、「在…附近」、「在3%-5%內」、或「在可接收的製造公差範圍內」，或其任何邏輯組合。
本揭露提供一種輸入輸出電路，該輸入輸出電路安插在一基板管理控制器(BMC)及一平台路徑控制器(PCH)之間，用以在OCP 3.0裝置的開機序列期間提供用於分岔控制的訊號。該輸入輸出電路包括一非揮發性記憶體，該非揮發性記憶體在電源啟動序列的初始期間內向OCP 3.0裝置提供一分岔控制輸出訊號。因此，分岔控制訊號的提供獨立於該基板管理控制器(BMC)或該平台路徑控制器(PCH)，從允許在OCP 3.0裝置開機序列的輔助電源轉換時段內啟動分岔控制。
第1圖為包括一OCP 3.0裝置110的一電腦系統100的方塊圖。在一些實施例中，電腦系統100可以是適合用於一資料中心或其他基於網路應用的一伺服器。在一些實施例中，OCP 3.0裝置110可以是任何合適的符合快速外部連結(PCIe)認證的裝置，例如一網路介面卡(network interface card: NIC)、一智慧網路介面卡、一現場可程式化邏輯閘陣列(field programmable gate array: FPGA)、一圖形處理器(GPU)、一儲存控制器、一快速外部連結重新定時卡(PCIe retime card)，或任何其他OCP 3.0認證裝置。OCP 3.0裝置110係安裝在屬於一主機板120的一部份的一OCP 3.0插槽112中。OCP 3.0裝置110可透過多個通道提供一介面至一內部的快速外部連結匯流排114。OCP 3.0裝置110因此提供額外的功能給電腦系統100，並且允許快速外部連結匯流排114的分岔(bifurcation)。
主機板120包括一基板管理控制器122、一平台路徑控制器124，以及一非揮發性輸入輸出控制電路(non-volatile input/output circuit)126。基板管理控制器122透過I2 C匯流排130耦接至非揮發性輸入輸出控制電路126。I2 C匯流排130包括一線路(line)，該線路承載來自基板管理控制器122上通用型輸入輸出(GPIO)的訊號，該訊號用於提供一分岔控制訊號(bifurcation override control signal)給非揮發性輸入輸出控制電路126。在一些實施例中，基板管理控制器122可提供一動態設定用以在開機序列後配置快速外部連結匯流排分岔(PCIe bus bifurcation)。
非揮發性輸入輸出控制電路126包括一分岔訊號輸出，該分岔訊號輸出係耦接至一分岔線路(bifurcation line：BIF) 134，分岔線路134經由插槽112提供一分岔控制訊號給OCP 3.0裝置110。平台路徑控制器124可經由分岔線路134偵測用於設定分岔模式的該分岔控制訊號。非揮發性輸入輸出控制電路126包括耦接一輸入存在線136的一輸入。輸入存在線136提供來自OCP 3.0裝置110的一輸入存在訊號(PRSNT)，該輸入存在訊號指示OCP 3.0裝置110是否存在(亦即是否接入插槽中)以及分岔能力的訊息。該訊息可以包括用於特定裝置，例如OCP 3.0裝置110的OCP插槽的正確映射。該輸入存在訊號係傳送至非揮發性輸入輸出控制電路126。平台路徑控制器124透過輸入存在線136從OCP 3.0裝置110接收該輸入存在訊號。平台路徑控制器124可使用該輸入存在訊號來保持所連接OCP 3.0裝置110之分岔能力的紀錄。平台路徑控制器124也從分岔線路134接收該分岔控制訊號。待命電源接腳140用以向主機板120上的組件提供待命電源。
在一些實施例中，基板管理控制器122包括一非揮發性記憶體，該非揮發性記憶體儲存一動態設定用以提供一控制訊號，以配置OCP 3.0裝置110的快速外部連結匯流排114的分岔。非揮發性輸入輸出控制電路126在OCP 3.0裝置110開機的第一階段(first phase)提供該控制訊號。因此，OCP 3.0裝置110依據OCP 3.0規格在開機例程的期間(power-on routine)啟動該分岔功能。
第2圖為例如一網路介面卡的一例示OCP 3.0裝置的開機序列的時序圖200。時序圖200包括一OCP裝置關機時段210、一ID模式時段212、一輔助電源模式轉換時段214、一輔助電源模式時段216、一主電源模式轉換時段218，以及一主電源模式時段220。一輔助電源致能訊號(AUX_PWR_EN)230啟動該開機序列，該輔助電源致能訊號係在該輔助電源模式轉換時段214開始時被啟動。其後，網路介面卡的輔助電源訊號232開始攀升(ramping up)。當該輔助電源訊號232攀升至輔助電源準位，則開始該輔助電源模式時段216。一主電源致能訊號234在該主電源模式轉換時段218開始時被啟動。該主電源致能訊號234允許網路介面卡的主電源訊號236開始攀升。當該主電源訊號236完全攀升時，則開始該主電源模式時段220。一分岔控制訊號(BIF[2:0]#)240可以在該輔助電源模式時段216被啟動，用以觸發該分岔模式。在開機序列中，非揮發性輸入輸出控制電路126(均在第1圖中)在該ID模式時段212時，啟動OCP 3.0裝置110的分岔控制訊號240。
OCP 3.0規範的建議是透過基板管理控制器(BMC)122或平台路徑控制器(PCH)124操作OCP3.0裝置110的分岔控制訊號。如第2圖所示， OCP 3.0規範要求在輔助電源模式轉換時段214之後完成分岔設定。平台路徑控制器124上用於承載分岔控制訊號的通用型輸入輸出(GPIO)接腳僅在主電源模式時段220準備就緒。基板管理控制器122(第1圖)上用於輸出分岔控制訊號的通用型輸入輸出接腳可在輔助電源模式轉換時段214至輔助電源模式時段216的期間控制OCP 3.0裝置110的分岔設定。然而，在正常情況下，基板管理控制器122將花費5至10分鐘來進行韌體開機，因此無法在輔助電源模式轉換時段214將分岔訊號發送到OCP 3.0裝置110。
非揮發性輸入輸出控制電路126包括一記憶體用以儲存一分岔設定，該分岔設定可直接連接至OCP 3.0裝置110的分岔訊號輸入。在第2圖的ID模式時段212期間，非揮發性輸入輸出控制電路126經由分岔線路134將所設定的分岔控制訊號輸出至OCP 3.0裝置110。透過在輔助電源模式轉換時段214中暫停(hold)該分岔訊號，由非揮發性輸入輸出控制電路126發送的分岔控制訊號滿足第2圖所示的OCP 3.0規範的時序。皆由上述配置避免了基板管理控制器122或平台路徑控制器124(第1圖中)用於動態分岔控制的任何時序問題，並且沒有副作用。
第3圖為用於OCP 3.0動態分岔的例程的流程圖，該例程是由第1圖的系統100中的非揮發性輸入輸出控制電路126所執行，用以避免來自基板管理控制器122和平台路徑控制器124的時序問題。第3圖的例程透過非揮發性輸入輸出控制電路126靈活地重新配置OCP 3.0裝置110，從而消除了對發起遠端基板管理控制器命令對於分叉設定的需求。第3圖的流程圖表示用於第1圖的OCP 3.0裝置110的動態分岔配置過程的示例機器可讀指令。在一些實施例中，機器可讀指令包括用於由以下各項執行的演算法：(a)處理器；(b)控制器；及/或(c)一個或多個其他合適的處理裝置。該演算法可以體現在有形媒介上儲存的軟體中，例如快閃記憶體、CD-ROM、軟碟、硬碟、數位多功能影音光碟(DVD)，或其他記憶體裝置。然而，本領域的通常知識者將容易意識到，整個演算法及/或其他可以可選地由處理器以外的設備執行及/或以眾所皆知的方式體現在韌體或專用硬體中，例如，可以由一專用集成電路[ASIC]、一可編程邏輯裝置[PLD]、一現場可編程邏輯裝置[FPLD]、一現場可編程閘極陣列[FPGA]、離散邏輯等實現。例如，該介面的任何或所有組件可以通過軟體、硬體及/或韌體來實現。而且，流程圖表示的一些或全部機器可讀指令可以手動實現。此外，儘管參考第3圖所示的流程圖描述了示例演算法，但是本領域的通常知識者將容易理解，可以替代地使用實現示例機器可讀指令的許多其他方法。例如，可以改變步驟的執行順序，及/或可以改變、消除或組合所描述的一些步驟。
該例程首先確定例如第1圖中的OCP 3.0裝置110的OCP裝置的輔助電源模式是否開啟(300)。在一些實施例中，開啟第1圖的系統100的待命電源接腳140(P3V3_STBY PG)，用以開始第2圖所示的OCP 3.0裝置110的開機序列，並且向非揮發性輸入輸出控制電路126提供電源。耦接至非揮發性輸入輸出控制電路126的分岔線路134係準備就緒(302)。OCP 3.0裝置110基於由非揮發性輸入輸出控制電路126於分岔線路134上發送的分岔控制訊號鎖存(latch)一有效分岔控制輸入(304)。在第2圖的輔助電源轉換時段214期間，該分岔控制訊號啟動OCP 3.0裝置110上的匯流排分岔功能(bus bifurcation function)。
接著，該例程監視在開機序列中是否已經啟動了OCP 3.0裝置110的主電源(306)。如果第2圖的主電源模式時段220尚未被啟動，該例程繼續監視是否主電源模式是否已啟動(306)。如果主電源模式已啟動，該系統主機將啟動分岔模式(308)。接著，該例程指示OCP 3.0裝置110的分岔模式已經準備就緒(310)。
然後，該例程確定是否有來自基板管理控制器122的指令以覆寫來自分岔線路134上的非揮發性輸入輸出控制電路126的該分岔訊號(312)。如果沒有來自基板管理控制器122的覆寫指令，該例程繼續檢查分岔線路134的訊號是否必須覆寫。如果有來自基板管理控制器122的覆寫指令用以覆寫該訊號，該例程將寫入新的系統設定至非揮發性輸入輸出控制電路126的記憶體中(314)。下次系統重新開機時，將從非揮發性輸入輸出控制電路126中讀取更新的系統設定。
第4A-4B圖顯示第1圖中非揮發性輸入輸出控制電路126的一種可能的配置。第4A-4B圖顯示微控制單元(MCU)或微控制器(410)與一電子抹除式可複寫唯讀記憶體(EEPROM)420相結合的一配置400的方塊圖。或者，該記憶體可以是序列周邊介面(SPI)快閃記憶體裝置。配置400包括來自基板管理控制器122的輸入線430，基板管理控制器122係由一I2 C匯流排控制器440所控制。I2 C匯流排控制器440也耦接至來自OCP 3.0裝置110的輸入線432，並且耦接至OCP 3.0裝置110的輸出線434。在一些實施例中，電子抹除式可複寫唯讀記憶體420儲存通過輸出線434發送到OCP 3.0裝置110的分岔控制訊號。
第5圖是第1圖中的非揮發性輸入輸出控制電路126的另一種配置500的方塊圖，其包括一複雜可編程邏輯裝置(CPLD)510及一電子抹除式可複寫唯讀記憶體520。配置500包括來自基板管理控制器122的輸入線530、來自OCP 3.0裝置110的輸入線532，以及到OCP 3.0裝置110的輸出線534。在一些實施例中，電子抹除式可複寫唯讀記憶體520儲存該分岔控制訊號，該分岔控制訊號係通過輸出線534傳送至OCP 3.0裝置110。
第6圖是第1圖中的非揮發性輸入輸出控制電路126的另一配置600的方塊圖，其包括一非揮發性輸入輸出控制器610。非揮發性輸入輸出控制器610包括一內部非揮發性儲存裝置的一輸入輸出擴充器。配置600包括來自基板管理控制器122的輸入線630、來自OCP 3.0裝置110的輸入線632，以及到OCP 3.0裝置110的輸出線634。
第7圖是第1圖中的非揮發性輸入輸出控制電路126的另一配置700的方塊圖，其包括一通用型輸入輸出鎖存電路710。通用型輸入輸出鎖存電路710可以是一D正反器或可以儲存訊號的任何合適的鎖存器。在一些實施例中，通用型輸入輸出鎖存電路710具有一獨立電源，例如一電池。配置700包括該分岔控制訊號的來自基板管理控制器122的輸入線730、以及到OCP 3.0裝置110的輸出線732。
如在本說明書中使用的詞語「組件」、「模組」、「系統」等通常指的是與電腦相關的實體，或是硬體(例如一電路)、硬體和軟體的組合、軟體，或與可操作機器有關的具有一個或多個特定功能的實體。例如，一組件可以是但不限於是運行在一處理器(例如一數位訊號處理器)上的一程序、一處理器、一物件、一可執行文件、一執行線程、一程式，及/或一電腦。作為說明，在控制器上運行的應用程式及控制器都可以一組件。一或多個組件可以駐留在一程序及/或執行線程中，並且組件可以位於一台電腦上及/或分布在兩個或多個電腦之間。此外，「裝置」可以採用專門設計的硬體形式，通過在其上執行軟體使之專門化的通用硬體，使該硬體能夠執行特定功能的形式，以及儲存在電腦可讀媒介上的軟體的形式，或其結合。
在本說明書使用的詞語僅出於描述特定實施例的目的，並不旨在限制本揭露。如本說明書所使用的，單數形式「一」、「一個」、和「該」也旨在包括複數形式，除非上下文有另外明確指出。此外，就在實施方式及/或申請專利範圍中使用的詞語「包括」、「具有」、「有著」，或其變化者而言，這些詞語旨在以類似於詞語「包含」的方式包含在內。
除非另有定義，否則對於本說明書中使用的所有詞語，包括技術術語和科學術語，本領域的通常知識者通常可理解相同的含義。此外，諸如在常用字典中定義的那些詞語，應被解釋為具有與相關領域中它們的含義一致的含義，並且除非明確地定義，否則在這裡將不會以理想化或過於正式的意義來解釋。
儘管上面已描述了本揭露的各種實施例，但應該可以理解，它們僅是示例而非限制。儘管已經相對於一個或多個實施方式示出及描述了本揭露，但是在閱讀和理解本說明書和圖式之後，將發生等效的變更和修改，或者本領域的通常知識者將知道這些變更和修改。此外，儘管可能已經僅針對幾種實施方式中的一種實施方式揭露了本揭露的特定特徵，對於任何給定的或特定的應用，這特徵可以與其該實施方式的一個或多個其他特徵組合，可以是有期望並且有益的。因此，本揭露的廣度和範圍不應受到任何實施例的限制。相反，本揭露的範圍應該根據所附申請專利範圍及其等效物來限定。
100:電腦系統 110:OCP 3.0裝置 112:OCP 3.0插槽 114:快速外部連結(PCIe)匯流排 120:主機板 122:基板管理控制器(BMC) 124:平台路徑控制器(PCH) 126:非揮發性輸入輸出控制電路 130:I2 C匯流排 134:分岔線路 136:輸入存在線 140:待命電源接腳 200:時序圖 210:OCP裝置關機時段 212:ID模式時段 214:輔助電源模式轉換時段 216:輔助電源模式時段 218:主電源模式轉換時段 220:主電源模式時段 230:輔助電源致能訊號 232:輔助電源訊號 234:主電源致能訊號 236:主電源訊號 240:分岔控制訊號 300,302,304,306:步驟 308,310,312,314:步驟 400:配置 430,432:輸入線 434:輸出線 440:I2 C匯流排控制器 500:配置 510:複雜可編程邏輯裝置(CPLD) 520:電子抹除式可複寫唯讀記憶體(EEPROM) 530,532:輸入線 534:輸出線 600:配置 610:非揮發性輸入輸出控制器 630,632:輸入線 634:輸出線 700:配置 710:通用型輸入輸出(GPIO)鎖存電路 730:輸入線 732:輸出線
通過以下範例性的描述並結合圖式，將可以更好理解本公開，其中： 第1圖為依據本揭露實施例的一控制電路的方塊圖，該控制電路在開機序列期間允許一OCP裝置的分岔控制訊號。 第2圖為一OCP 3.0的一開機序列的時序圖。 第3圖為依據本揭露實施例的一例程的流程圖，該例程在開機序列期間向一OCP裝置提供一替代分岔控制訊號。 第4A、4B圖為依據本揭露實施例第1圖中輸入輸出控制電路的一種配置的方塊圖，該配置包括一微控制器和一電子抹除式可複寫唯讀記憶體(electrically-erasable programmable read-only memory ：EEPROM)。 第5圖為本揭露實施例第1圖中的輸入輸出控制電路的另一種配置的方塊圖，該另一種配置包括一複雜編程邏輯裝置(CPLD)和一電子抹除式可複寫唯讀記憶體(EEPROM)。 第6圖為本揭露實施例第1圖中的輸入輸出控制電路的另一配置的方塊圖，該另一配置包括一非揮發性輸入輸出控制器的。 第7圖為本揭露實施例第1圖中的輸入輸出控制電路的另一配置的方塊圖，該另一配置包括一通用型輸入輸出(GPIO)鎖存電路的。
本揭露易於進行各種修改和替代型式。已經藉由式例的方式在圖式中示出了一些代表性的實施例，並且在此將其進行詳細描述。然而，應當理解本揭露並不旨在限於所揭露的特定型式。相反地，本揭露將包括落入由所附申請專利範圍限定的本揭露的精神和範圍內的所有修改、等同形式和替代型式。
100:電腦系統
110:OCP 3.0裝置
112:OCP 3.0插槽
114:快速外部連結(PCIe)匯流排
120:主機板
122:基板管理控制器(BMC)
124:平台路徑控制器(PCH)
126:非揮發性輸入輸出控制電路
130:I2 C匯流排
134:分岔線路
136:輸入存在線
140:待命電源接腳

Claims (10)

  1. 一種用於產生一分岔控制訊號的系統，該系統包括： 一裝置，具有一匯流排分岔功能以及用以啟動該匯流排分岔功能的一輸入； 一輸入輸出控制電路，具有與耦接該裝置的一分岔控制線相耦接的一輸出；其中，在將該裝置開機的一輔助電源轉換時段，該輸入輸出控制電路可操作透過該分岔控制線用以提供一分岔控制訊號至該裝置，用以啟動該匯流排分岔功能。
  2. 如請求項1所述之系統，更包括： 一基板管理控制器；以及 一匯流排，將該基板管理控制器與該輸入輸出控制電路相耦接，其中，在該輔助電源轉換時段後，該基板管理控制器可操作用以更新由該輸入輸出控制電路所提供的該分岔控制訊號； 一平台路徑控制器(platform controller hub)，具有耦接至該分岔控制線的一輸入。
  3. 如請求項1所述之系統，其中，該裝置係符合一開放運算計畫3.0規範(Open Computing Projection(OCP) 3.0 Specification)。
  4. 如請求項1所述之系統，其中，該輸入輸出控制電路包括儲存一分岔設定用以產生該分岔控制訊號的一非揮發性記憶體。
  5. 一種提供一分岔控制訊號至一裝置的方法，用以啟動一匯流排分岔功能，該方法包括： 在一非揮發性記憶體中儲存一分岔設定； 啟動耦接至該裝置的一輸入輸出電路；以及 在該裝置開機過程中的一輔助電源轉換時段之前，從該輸入輸出電路提供一分岔控制訊號至該裝置，其中，該分岔控制訊號係基於所儲存的該分岔設定。
  6. 如請求項5所述之方法，其中，當該裝置接收到該分岔控制訊號時，該分岔控制訊號啟動該裝置的該匯流排分岔功能。
  7. 如請求項5所述之方法，更包括：透過耦接在一基板管理控制器與該輸入輸出電路之間的一匯流排提供一已更新分岔設定。
  8. 如請求項5所述之方法，其中，該分岔控制訊號可用於啟動耦接該裝置的一主機介面的該匯流排分岔功能。
  9. 如請求項8所述之方法，更包括提供該分岔控制訊號至一平台路徑控制器，用以啟動該主機介面的該匯流排分岔功能。
  10. 一種伺服器，包括: 一裝置，具有一匯流排分岔功能以及用以啟動該匯流排分岔功能的一輸入； 一輸入輸出控制電路，具有與耦接該裝置的一分岔控制線相耦接的一輸出；其中，在將該裝置開機的一輔助電源轉換時段，該輸入輸出控制電路可操作透過該分岔控制線用以提供一分岔功能控制訊號至該裝置，用以啟動該匯流排分岔功能； 一基板管理控制器； 一匯流排，將該基板管理控制器與該輸入輸出控制電路相耦接，其中，在該輔助電源轉換時段後，該基板管理控制器可操作用以更新由該輸入輸出控制電路所提供的該分岔控制訊號；以及 一平台路徑控制器，具有耦接至該分岔控制線的一輸入。
TW109112280A 2019-12-06 2020-04-13 用於動態分岔控制的系統及其方法 TWI762903B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/706,330 US10929320B1 (en) 2019-12-06 2019-12-06 Control circuit for dynamic bifurcation control
US16/706,330 2019-12-06

Publications (2)

Publication Number Publication Date
TW202122999A true TW202122999A (zh) 2021-06-16
TWI762903B TWI762903B (zh) 2022-05-01

Family

ID=74659383

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109112280A TWI762903B (zh) 2019-12-06 2020-04-13 用於動態分岔控制的系統及其方法

Country Status (3)

Country Link
US (1) US10929320B1 (zh)
CN (1) CN112925732B (zh)
TW (1) TWI762903B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11212933B2 (en) * 2019-10-18 2021-12-28 Quanta Computer Inc. Universal carrier for OCP modules
CN111400217B (zh) * 2020-02-29 2021-10-08 苏州浪潮智能科技有限公司 一种ocp转接卡及计算机设备
TWI796564B (zh) * 2020-05-12 2023-03-21 緯穎科技服務股份有限公司 電子裝置及其可熱插拔的儲存裝置
US11436020B2 (en) * 2020-07-21 2022-09-06 Dell Products L.P. Systems and methods to bifurcate at least one peripheral component interconnect express (PCIE) port in accordance with a user-selectable PCIE bifurcation setting
US11734207B1 (en) * 2022-02-02 2023-08-22 Western Digital Technologies, Inc. Dynamic port allocation in PCIe bifurcation system

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7418714B2 (en) * 2002-02-26 2008-08-26 Microsoft Corporation Employing three parameter buffer access in connection with SMBus notifications
US20120260015A1 (en) * 2011-04-07 2012-10-11 Raphael Gay Pci express port bifurcation systems and methods
TWI482090B (zh) * 2011-09-07 2015-04-21 Wistron Corp 可經由通用序列匯流排裝置開機的系統及其方法
CN103186393A (zh) * 2011-12-30 2013-07-03 鸿富锦精密工业（深圳）有限公司 具有基板管理控制器固件的电子装置及固件加载方法
US9983884B2 (en) * 2014-09-26 2018-05-29 Intel Corporation Method and apparatus for SIMD structured branching
US10162786B2 (en) * 2014-12-01 2018-12-25 SK Hynix Inc. Storage node based on PCI express interface
US9710341B2 (en) * 2014-12-16 2017-07-18 Dell Products L.P. Fault tolerant link width maximization in a data bus
US10545769B2 (en) * 2015-09-30 2020-01-28 Dell Products, Lp System and method for constructive bifurcation of I/O unit ports in an information handling system
US10140238B2 (en) * 2016-03-14 2018-11-27 Dell Products L.P. Open compute project network card converted to PCIe riser
US10346187B1 (en) * 2017-03-30 2019-07-09 Amazon Technologies, Inc. Board management controller firmware emulation
US10817305B2 (en) * 2017-05-25 2020-10-27 Dell Products, L.P. System and method to configure communication lanes of a central processing unit
US10671560B2 (en) * 2017-09-27 2020-06-02 Hewlett Packard Enterprise Development Lp Serial connection between management controller and microcontroller
US10437762B2 (en) * 2018-01-16 2019-10-08 Dell Products, L.P. Partitioned interconnect slot for inter-processor operation
US10445279B1 (en) * 2018-07-19 2019-10-15 Mellanox Technologies, Ltd. Automatic PCIe operating mode configuration

Also Published As

Publication number Publication date
US10929320B1 (en) 2021-02-23
CN112925732A (zh) 2021-06-08
TWI762903B (zh) 2022-05-01
CN112925732B (zh) 2024-03-22

Similar Documents

Publication Publication Date Title
TWI762903B (zh) 用於動態分岔控制的系統及其方法
US10969849B2 (en) Method and apparatus for implementing power modes in microcontrollers using power profiles
US9298470B2 (en) Method and apparatus for selecting bios program for a processor
US20120239920A1 (en) Approaches for updating bios
CN105917306B (zh) 用于配置系统固件配置数据的系统和方法
TWI698753B (zh) 可配置伺服器及配置伺服器之功能的方法
TW201802694A (zh) 具有非揮發性雙列記憶體模組之非同步式dram再新之正常關機
KR20160039287A (ko) 사전 부팅 펌웨어 갱신을 위한 선택적인 전력 관리
US8954800B1 (en) Recovery button for automatically entering recovery mode
WO2024051254A1 (zh) 一种服务器的供电方法、系统、设备及介质
US10747287B2 (en) Backup power supply based configuration data application
US10289423B2 (en) Management controller
JP5126686B2 (ja) 情報処理装置、情報処理装置の動作方法及びそのプログラム
US20130179672A1 (en) Computer and quick booting method thereof
TWI813887B (zh) 從分離的bios映像檔啟動的方法及系統
CN108153553A (zh) 一种高端服务器启动方法、系统、装置及计算机存储介质
TW201624192A (zh) 電腦系統、可適性休眠控制模組及其控制方法
TWI482090B (zh) 可經由通用序列匯流排裝置開機的系統及其方法
US20230418590A1 (en) Instruction updates
TWI750215B (zh) Bios切換裝置
JP2018507489A (ja) Ｔｉｇｅｒｓｈａｒｃ ｄｓｐブート管理チップおよび方法
CN114461286B (zh) 一种服务器启动方法、装置、电子设备及可读存储介质
CN111966199A (zh) Cpld在线升级缓启方法、装置、设备及存储介质
TWI839101B (zh) 韌體的更新方法
TWI659295B (zh) 伺服器及伺服器開機初始化方法