CN117133653A - 半导体结构的制备方法 - Google Patents

Abstract

本申请实施例提供一种半导体结构的制备方法，涉及半导体技术领域，用于降低欧姆接触电阻率并提升制备欧姆接触的一致性。半导体结构的制备方法包括：在衬底上形成层叠设置的沟道层和势垒膜，并在势垒膜上刻蚀出源极凹槽和漏极凹槽，然后利用湿法刻蚀对源极凹槽和漏极凹槽的底部进行平坦化处理，以使源极凹槽和漏极凹槽的槽底平整，最后形成源极和漏极。其中，源极凹槽和漏极凹槽之间具有间隔，源极位于源极凹槽，漏极位于漏极凹槽，源极与势垒层欧姆接触，漏极与势垒层欧姆接触。

Description

半导体结构的制备方法

技术领域

本申请涉及半导体技术领域，尤其涉及一种半导体结构的制备方法。

背景技术

随着半导体科技的发展，具有热导率高、电子漂移速率高、耐高温、化学性质稳定的半导体器件，在高频、高温、微波领域具有广泛的应用前景。

高功率半导体器件，例如氮化镓高电子迁移率晶体管(gallium nitride highelectron mobility transistor，GaN HEMT)器件，由于其特有的高电子迁移率、高二维电子气面密度、高击穿电场、高沟道电子浓度和高温度稳定性等优点，使得其具备更高的输出功率密度，因而被广泛应用于射频/微波功率放大电路等集成电路中。

为了提高高功率半导体器件的总输出功率，通常通过降低欧姆接触电阻率来减小器件的导通电阻，进而提升器件在高功率下的工作效率。

因此，如何减小欧姆接触电阻率并提升制备欧姆接触的一致性成为函需解决的技术问题。

发明内容

本申请实施例提供一种半导体结构的制备方法，用于降低欧姆电阻的电阻率并提升制备欧姆接触的一致性。

为达到上述目的，本申请采用如下技术方案：

本申请实施例的第一方面，提供一种半导体结构的制备方法，包括：在衬底上形成层叠设置的沟道层和势垒膜，并在势垒膜上刻蚀出源极凹槽和漏极凹槽，然后利用湿法刻蚀对源极凹槽和漏极凹槽的底部进行平坦化处理，以使源极凹槽和漏极凹槽的槽底平整，最后形成源极和漏极。其中，源极凹槽和漏极凹槽之间具有间隔，源极位于源极凹槽，漏极位于漏极凹槽，源极与势垒层欧姆接触，漏极与势垒层欧姆接触。

本申请实施例提供的半导体结构的制备方法，利用湿法刻蚀形成底部平整且侧壁陡直的源极凹槽和漏极凹槽，制备工艺简单，形貌可控，且一致性高，能够提高半导体结构的制备效率。另外，底部平整且侧壁陡直的源极和漏极使得形成的欧姆接触有较好的一致性，能够提升半导体结构的性能。

在一种可能的实现方式中，势垒膜的材料包括铝，湿法刻蚀的蚀刻液包括铝刻蚀液。这样一来，在对势垒膜进行刻蚀的时候能够避免刻蚀沟道层。

在一种可能的实现方式中，铝刻蚀液包括氢氧化钾、氢氧化钠、氢氧化铵或者磷酸中任意一种碱性溶液。这样一来，能够仅刻蚀势垒膜，而避免刻蚀沟道层。

在一种可能的实现方式中，铝刻蚀液包括含磷酸的酸性溶液。这样一来，能够仅刻蚀势垒膜，而避免刻蚀沟道层。

在一种可能的实现方式中，碱性溶液中碱的浓度不低于0.2％；酸性溶液中酸的浓度不低于0.2％。这样一来，能够有效刻蚀势垒膜。

在一种可能的实现方式中，形成势垒层，包括：利用湿法刻蚀去除位于源极凹槽和漏极凹槽底部的部分势垒膜，形成势垒层；源极与源极凹槽的槽底接触，漏极与漏极凹槽的槽底接触。这样一来，能够使凹槽底部的二维电子气与源极和漏极之间的二维电子气连续，进而使源极和漏极的底部和侧壁均能与二维电子气形成接触，形成欧姆接触，增大欧姆接触的接触面积，从而使得源极和漏极的欧姆接触电阻更低，形成良好的欧姆接触，提高欧姆接触性能，提升半导体结构的性能。

在一种可能的实现方式中，形成势垒层，包括：利用湿法刻蚀去除位于源极凹槽和漏极凹槽底部的势垒膜，形成势垒层；源极凹槽和漏极凹槽均贯穿势垒层。这样一来，形成的源极与漏极贯穿势垒层，与沟道层接触，便于提高欧姆接触的一致性，提高半导体结构的良品率。

在一种可能的实现方式中，形成源极和漏极之前，制备方法还包括：在源极凹槽和漏极凹槽内形成半导体层。在底部平整且侧壁陡直的源极凹槽和漏极凹槽中通过二次外延掺杂半导体层，半导体层靠近势垒层的侧壁与二维电子气接触，能够降低源极和漏极之间的势垒，使后续形成的源极和漏极的欧姆接触电阻更低，进而形成良好的欧姆接触，提高欧姆接触性能，提升半导体结构的性能。在形成源极和漏极时，可以无需进行退火工艺即可形成较好的欧姆接触。

在一种可能的实现方式中，在势垒膜上形成源极凹槽和漏极凹槽，包括：利用电感耦合等离子体干法刻蚀工艺在势垒膜上形成源极凹槽和漏极凹槽；刻蚀气体包括氯、氢、氩、氧或者氮中至少一种，刻蚀速率不高于15nm/s。这样一来，能够有效控制源极凹槽和漏极凹槽的刻蚀深度。

在一种可能的实现方式中，利用湿法刻蚀对源极凹槽和漏极凹槽的底部进行平坦化处理，包括：湿法刻蚀的时间不小于10秒，刻蚀温度在21℃～100℃范围内。这样一来，能够形成底部平整且侧壁陡直的源极凹槽和漏极凹槽。

在一种可能的实现方式中，制备方法还包括：形成钝化层，钝化层设置于势垒层上，且避开源极凹槽和漏极凹槽；钝化层还包括栅极凹槽，栅极凹槽贯穿钝化层，形成栅极凹槽时不对势垒膜进行刻蚀；在栅极凹槽内形成栅极。这样一来，还可以用于制备HEMT器件，这里的HEMT器件为耗尽型。

在一种可能的实现方式中，制备方法还包括：形成钝化层，钝化层设置于势垒层上，且避开源极凹槽和漏极凹槽；钝化层还包括栅极凹槽，栅极凹槽贯穿钝化层；在势垒层上形成栅极延伸凹槽，栅极延伸凹槽与栅极凹槽连通，栅极延伸凹槽在势垒层内的厚度与势垒层的厚度之差不小于3nm；形成栅极，栅极位于栅极凹槽和栅极延伸凹槽内。这样一来，栅极延伸凹槽不贯穿势垒层，还可以用于制备凹槽型HEMT器件。

在一种可能的实现方式中，形成栅极凹槽之后，制备方法还包括：利用湿法刻蚀对栅极延伸凹槽的底部进行平坦化处理。这样一来，能够实现栅极与势垒层接触面的平整，提高半导体结构的性能。

在一种可能的实现方式中，对栅极延伸凹槽的底部进行平坦化处理的刻蚀液与对源极凹槽和漏极凹槽的底部进行平坦化处理的刻蚀液相同。这样一来，能够降低工艺成本。

在一种可能的实现方式中，同时对源极凹槽、漏极凹槽和栅极延伸凹槽的底部进行平坦化处理。这样一来，能够节省工艺成本，便于制备。

在一种可能的实现方式中，在栅极凹槽内形成栅极之前，制备方法还包括：形成栅介质层，栅介质层位于栅极凹槽或栅极延伸凹槽内。这样一来，能够形成介质栅。

本申请实施例的第二方面，提供一种半导体结构的制备方法，包括：在衬底上依次形成层叠设置的沟道层和势垒层；在势垒层上形成源极和漏极；源极和漏极之间具有间隔；在间隔内形成钝化层；钝化层设置于势垒层上；钝化层还包括栅极凹槽，栅极凹槽贯穿钝化层；在势垒层上形成栅极延伸凹槽，栅极延伸凹槽与栅极凹槽连通；利用湿法刻蚀对栅极延伸凹槽的底部进行平坦化处理；形成栅极，栅极位于栅极凹槽和栅极延伸凹槽内。

本申请实施例提供的半导体结构的制备方法，利用湿法刻蚀的各向异性对栅极延伸凹槽的底部进行平坦化处理，以使后续形成的栅极与势垒层的接触面平整，提高半导体结构的性能。

附图说明

图1A为本申请实施例提供的一种电子设备的框架示意图；

图1B为本申请实施例提供的一种基站的框架示意图；

图1C为本申请实施例提供的一种功率放大电路的框架示意图；

图2为本申请实施例提供的一种半导体结构的结构示意图；

图3A-图3C为本申请实施例提供的一种半导体结构的制备方法的过程示意图；

图4A为本申请实施例提供的一种半导体结构的欧姆接触电阻的示意图；

图4B为本申请实施例提供的另一种半导体结构的结构示意图；

图5A-图5C为本申请实施例提供的另一种半导体结构的制备方法的过程示意图；

图6为本申请实施例提供的又一种半导体结构的结构示意图；

图7为本申请实施例提供的一种半导体结构的制备方法的流程示意图；

图8A-图8L为本申请实施例提供的又一种半导体结构的制备方法的过程示意图；

图9A为本申请实施例提供的又一种半导体结构的结构示意图；

图9B为本申请实施例提供的又一种半导体结构的结构示意图；

图9C为本申请实施例提供的又一种半导体结构的结构示意图；

图9D为本申请实施例提供的又一种半导体结构的结构示意图；

图9E为本申请实施例提供的又一种半导体结构的结构示意图；

图10为本申请实施例提供的又一种半导体结构的制备方法的流程示意图；

图11A-图11H为本申请实施例提供的又一种半导体结构的制备方法的过程示意图；

图12A为本申请实施例提供的又一种半导体结构的结构示意图；

图12B为本申请实施例提供的又一种半导体结构的结构示意图；

图12C为本申请实施例提供的又一种半导体结构的结构示意图；

图12D为本申请实施例提供的又一种半导体结构的结构示意图；

图12E为本申请实施例提供的又一种半导体结构的结构示意图；

图13为本申请实施例提供的又一种半导体结构的制备方法的流程示意图；

图14A-图14F为本申请实施例提供的又一种半导体结构的制备方法的过程示意图；

图15A为本申请实施例提供的又一种半导体结构的结构示意图；

图15B为本申请实施例提供的又一种半导体结构的结构示意图；

图15C为本申请实施例提供的又一种半导体结构的结构示意图；

图15D为本申请实施例提供的又一种半导体结构的结构示意图；

图16为本申请实施例提供的又一种半导体结构的制备方法的流程示意图；

图17A-图17E为本申请实施例提供的又一种半导体结构的制备方法的过程示意图；

图18为本申请实施例提供的又一种半导体结构的制备方法的流程示意图；

图19A-图19E为本申请实施例提供的又一种半导体结构的制备方法的过程示意图；

图20A为本申请实施例提供的又一种半导体结构的结构示意图；

图20B为本申请实施例提供的又一种半导体结构的结构示意图；

图21A为本申请实施例提供的又一种半导体结构的结构示意图；

图21B为本申请实施例提供的又一种半导体结构的结构示意图。

100-电子设备；110-处理器；120-外部存储器接口；121-内部存储器；130-通用串行总线接口；140-充电管理模块；141-电源管理模块；142-电池；1-天线；2-天线；150-移动通信模块；160-无线通信模块；170-音频模块；170A-扬声器；170B-受话器；170C-麦克风；170D-耳机接口；180-传感器模块；190-摄像头；191-显示屏；200-基站；21-BBU；22-RRU；23-天线； 221-数字中频模块；222-收发信机模块；223-功率放大器；224-滤波器；30-功率放大电路；31- 集成电路；32-封装结构；321-散热基板；322-封装管壳；400-半导体结构；401-衬底；402-外延缓冲层；403-沟道层；404-势垒层；404＇-势垒膜；404a-势垒膜层；405-二维电子气；406- 盖帽层；406＇-盖帽膜；407-钝化层；407＇-钝化膜；410-源极；420-漏极；430-栅极；440-半导体层；411-源极凹槽；421-漏极凹槽；431-栅极凹槽；432-栅极延伸凹槽；433-栅介质层； 501-第一掩膜层；502-第二掩膜层；502＇-第二掩膜。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。

以下对本申请的实施例中的技术术语说明如下：

半导体：半导体是一种常温下导电性能介于导体与绝缘体之间的材料；其中，半导体包括本征半导体和杂质半导体。不含杂质和缺陷的纯净半导体，其内部电子和空穴浓度相等，称为本征半导体。掺入一定量杂质的半导体称为杂质半导体或非本征半导体。其中，杂质半导体中掺入的杂质能够提供一定浓度的载流子(如空穴或电子)，其中掺杂提供电子杂质(如 5价的磷元素)的杂质半导体也称作电子型半导体或N(negative，负)型半导体，掺杂提供空穴杂质(如3价的硼元素)的杂质半导体也称作空穴型半导体或P(positive，正)型半导体，掺杂能够改善本征半导体的导电性，通常载流子浓度越大，半导体的电阻率越低，导电性也越好。在本申请的实施例中，采用半导体(或者说采用半导体材料)制作的器件中的层结构称为半导体层。

以下，术语“第二”、“第一”等仅用于描述方便，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第二”、“第一”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。

此外，本申请实施例中，“上”、“下”、“左”、“右”等方位术语可以包括但不限于相对附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语可以是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件附图所放置的方位的变化而相应地发生变化。

本申请实施例中，“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如， A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。

除非另有定义，否则本文所用的所有科技术语都具有与本领域普通技术人员公知的含义相同的含义。在本申请中，“至少一个(层)”是指一个(层)或者多个(层)，“多个(层)”是指两个(层)或两个(层)以上。“以下至少一项(个)”或其类似表达，是指的这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，a和b，a和c，b和c或a、b和c，其中a、b和c可以是单个，也可以是多个。

本申请实施例中参照作为理想化示例性附图的剖视图和/或平面图和/或等效电路图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。

本申请实施例提供一种电子设备，该电子设备例如可以为激光雷达驱动器、激光器、探测器、雷达、5G(the 5th generation mobile network，第五代移动通信技术)通信设备等不同类型的用户设备或终端设备；该电子设备也可以为基站等网络设备。电子设备也可以是用于上述电子设备中的功率放大器等装置。本申请实施例对上述电子设备的具体形式不做特殊限制。

示例性的，本申请实施例提供的电子设备为手机，图1A示出了一种电子设备100的结构示意图。电子设备100可以包括处理器110，外部存储器接口120，内部存储器121，通用串行总线(universal serial bus，USB)接口130，充电管理模块140，电源管理模块141，电池 142，天线1，天线2，移动通信模块150，无线通信模块160，音频模块170，扬声器170A，受话器170B，麦克风170C，耳机接口170D，传感器模块180，摄像头190以及显示屏191 等。

可以理解的是，本申请的实施例示意的结构并不构成对电子设备100的具体限定。在本申请另一些实施例中，电子设备100可以包括比图示更多或更少的部件，或者组合某些部件，或者拆分某些部件，或者不同的部件布置。图示的部件可以以硬件，软件或软件和硬件的组合实现。

处理器110可以包括一个或多个处理单元，例如：处理器110可以包括应用处理器(application processor，AP)，调制解调处理器，图形处理器(graphics processingunit，GPU)，图像信号处理器(image signal processor，ISP)，控制器，视频编解码器，数字信号处理器(digital signal processor，DSP)，基带处理器，和/或神经网络处理器(neural-network processing unit， NPU)等。其中，不同的处理单元可以是独立的器件，也可以集成在一个或多个处理器中。

处理器110中还可以设置存储器，用于存储指令和数据。在一些实施例中，处理器110中的存储器为高速缓冲存储器。该存储器可以保存处理器110刚用过或循环使用的指令或数据。如果处理器110需要再次使用该指令或数据，可从该存储器中直接调用。避免了重复存取，减少了处理器110的等待时间，因而提高了系统的效率。

在一些实施例中，处理器110可以包括一个或多个接口。接口可以包括集成电路(inter- integrated circuit，I2C)接口，集成电路内置音频(inter-integrated circuitsound，I2S)接口，脉冲编码调制(pulse code modulation，PCM)接口，通用异步收发传输器(universal asynchronous receiver/transmitter，UART)接口，移动产业处理器接口(mobile industry processor interface，MIPI)，通用输入输出(general-purposeinput/output，GPIO)接口，用户标识模块(subscriber identity module，SIM)接口，和/或通用串行总线(universal serial bus，USB)接口等。

充电管理模块140用于从充电器接收充电输入。其中，充电器可以是无线充电器，也可以是有线充电器。在一些有线充电的实施例中，充电管理模块140可以通过USB接口130接收有线充电器的充电输入。在一些无线充电的实施例中，充电管理模块140可以通过电子设备100的无线充电线圈接收无线充电输入。充电管理模块140为电池142充电的同时，还可以通过电源管理模块141为电子设备100供电。

电源管理模块141用于连接电池142，充电管理模块140与处理器110。电源管理模块 141接收电池142和/或充电管理模块140的输入，为处理器110，内部存储器121，显示屏191，摄像头190，和无线通信模块160等供电。电源管理模块141还可以用于监测电池容量，电池循环次数，电池健康状态(漏电，阻抗)等参数。在其他一些实施例中，电源管理模块141也可以设置于处理器110中。在另一些实施例中，电源管理模块141和充电管理模块140也可以设置于同一个器件中。

电子设备100的无线通信功能可以通过天线1，天线2，移动通信模块150，无线通信模块160，调制解调处理器以及基带处理器等实现。

天线1和天线2用于发射和接收电磁波信号。电子设备100中的每个天线可用于覆盖单个或多个通信频带。不同的天线还可以复用，以提高天线的利用率。例如：可以将天线1复用为无线局域网的分集天线。在另外一些实施例中，天线可以和调谐开关结合使用。

移动通信模块150可以提供应用在电子设备100上的包括2G/3G/4G/5G等无线通信的解决方案。移动通信模块150可以包括一个或多个滤波器，开关，功率放大器，低噪声放大器 (low noise amplifier，LNA)等。移动通信模块150可以由天线1接收电磁波，并对接收的电磁波进行滤波，放大等处理，传送至调制解调处理器进行解调。移动通信模块150还可以对经调制解调处理器调制后的信号放大，经天线1转为电磁波辐射出去。在一些实施例中，移动通信模块150的至少部分功能模块可以被设置于处理器110中。在一些实施例中，移动通信模块150的至少部分功能模块可以与处理器110的至少部分模块被设置在同一个器件中。

调制解调处理器可以包括调制器和解调器。其中，调制器用于将待发送的低频基带信号调制成中高频信号。解调器用于将接收的电磁波信号解调为低频基带信号。随后解调器将解调得到的低频基带信号传送至基带处理器处理。低频基带信号经基带处理器处理后，被传递给应用处理器。应用处理器通过音频设备(不限于扬声器170A，受话器170B等)输出声音信号，或通过显示屏191显示图像或视频。在一些实施例中，调制解调处理器可以是独立的器件。在另一些实施例中，调制解调处理器可以独立于处理器110，与移动通信模块150或其他功能模块设置在同一个器件中。

无线通信模块160可以提供应用在电子设备100上的包括无线局域网(wirelesslocal area networks，WLAN)(如无线保真(wireless fidelity，Wi-Fi)网络)，蓝牙(bluetooth，BT)，全球导航卫星系统(global navigation satellite system，GNSS)，调频(frequency modulation，FM)，近距离无线通信技术(near field communication，NFC)，红外技术(infrared，IR)等无线通信的解决方案。无线通信模块160可以是集成一个或多个通信处理模块的一个或多个器件。无线通信模块160 经由天线2接收电磁波，将电磁波信号调频以及滤波处理，将处理后的信号发送到处理器110。无线通信模块160还可以从处理器110接收待发送的信号，对其进行调频，放大，经天线2 转为电磁波辐射出去。

在一些实施例中，电子设备100的天线1和移动通信模块150耦合，天线2和无线通信模块160耦合，使得电子设备100可以通过无线通信技术与网络以及其他设备通信。该无线通信技术可以包括全球移动通讯系统(global system for mobile communications，GSM)，通用分组无线服务(general packet radio service，GPRS)，码分多址接入(codedivision multiple access， CDMA)，宽带码分多址(wideband code division multipleaccess，WCDMA)，时分码分多址(time- division code division multiple access，TD-SCDMA)，长期演进(long term evolution，LTE)，BT， GNSS，WLAN，NFC，FM，和/或IR技术等。该GNSS可以包括全球卫星定位系统(global positioning system，GPS)，全球导航卫星系统(global navigation satellite system，GLONASS)，北斗卫星导航系统(beidounavigation satellite system，BDS)，准天顶卫星系统(quasi-zenith satellitesystem，QZSS)和/或星基增强系统(satellite based augmentation systems，SBAS)。

电子设备100通过GPU，显示屏191，以及应用处理器等实现显示功能。GPU为图像处理的微处理器，连接显示屏191和应用处理器。GPU用于执行数学和几何计算，用于图形渲染。处理器110可包括一个或多个GPU，其执行程序指令以生成或改变显示信息。

显示屏191用于显示图像，视频等。显示屏191包括显示面板。显示面板可以采用液晶显示屏(liquid crystal display，LCD)，有机发光二极管(organic light-emittingdiode，OLED)，有源矩阵有机发光二极体或主动矩阵有机发光二极体(active-matrixorganic light emitting diode， AMOLED)，柔性发光二极管(flex light-emittingdiode，FLED)，Miniled，MicroLed，Micro-oLed，量子点发光二极管(quantum dot lightemitting diodes，QLED)等。在一些实施例中，电子设备 100可以包括1个或N个显示屏191，N为大于1的正整数。电子设备100可以通过ISP，摄像头190，视频编解码器，GPU，显示屏191以及应用处理器等实现拍摄功能。

ISP用于处理摄像头190反馈的数据。例如，拍照时，打开快门，光线通过镜头被传递到摄像头感光元件上，光信号转换为电信号，摄像头感光元件将电信号传递给ISP处理，转化为肉眼可见的图像。ISP还可以对图像的噪点，亮度，肤色进行算法优化。ISP还可以对拍摄场景的曝光，色温等参数优化。在一些实施例中，ISP可以设置在摄像头190中。

摄像头190用于捕获静态图像或视频。物体通过镜头生成光学图像投射到感光元件。感光元件可以是电荷耦合器件(charge coupled device，CCD)或互补金属氧化物半导体 (complementary metal-oxide-semiconductor，CMOS)光电晶体管。感光元件把光信号转换成电信号，之后将电信号传递给ISP转换成数字图像信号。ISP将数字图像信号输出到DSP加工处理。DSP将数字图像信号转换成标准的RGB，YUV等格式的图像信号。在一些实施例中，电子设备100可以包括1个或N个摄像头190，N为大于1的正整数。

外部存储器接口120可以用于连接外部存储卡，例如Micro SD卡，实现扩展电子设备 100的存储能力。外部存储卡通过外部存储器接口120与处理器110通信，实现数据存储功能。例如将音乐，视频等文件保存在外部存储卡中。

内部存储器121可以用于存储一个或多个计算机程序，该一个或多个计算机程序包括指令。处理器110可以通过运行存储在内部存储器121的上述指令，从而使得电子设备100执行各种功能应用和数据处理等。内部存储器121可以包括存储程序区和存储数据区。其中，存储程序区可存储操作系统；该存储程序区还可以存储一个或多个应用程序(比如图库、联系人等)等。存储数据区可存储电子设备100使用过程中所创建的数据(比如照片，联系人等)等。此外，内部存储器121可以包括高速随机存取存储器，还可以包括非易失性存储器，例如一个或多个磁盘存储器件，闪存器件，通用闪存存储器(universal flashstorage，UFS)等。在另一些实施例中，处理器110通过运行存储在内部存储器121的指令，和/或存储在设置于处理器中的存储器的指令，来使得电子设备100执行各种功能应用和数据处理。

电子设备100可以通过音频模块170，扬声器170A，受话器170B，麦克风170C，耳机接口170D，以及应用处理器等实现音频功能。例如音乐播放，录音等。

音频模块170用于将数字音频信息转换成模拟音频信号输出，也用于将模拟音频输入转换为数字音频信号。音频模块170还可以用于对音频信号编码和解码。在一些实施例中，音频模块170可以设置于处理器110中，或将音频模块170的部分功能模块设置于处理器110 中。

扬声器170A，也称“喇叭”，用于将音频电信号转换为声音信号。电子设备100可以通过扬声器170A收听音乐，或收听免提通话。

受话器170B，也称“听筒”，用于将音频电信号转换成声音信号。当电子设备100接听电话或语音信息时，可以通过将受话器170B靠近人耳接听语音。

麦克风170C，也称“话筒”，“传声器”，用于将声音信号转换为电信号。当拨打电话或发送语音信息时，用户可以通过人嘴靠近麦克风170C发声，将声音信号输入到麦克风170C。电子设备100可以设置一个或多个麦克风170C。在另一些实施例中，电子设备100可以设置两个麦克风170C，除了采集声音信号，还可以实现降噪功能。在另一些实施例中，电子设备 100还可以设置三个，四个或更多麦克风170C，实现采集声音信号，降噪，还可以识别声音来源，实现定向录音功能等。

耳机接口170D用于连接有线耳机。耳机接口170D可以是USB接口130，也可以是3.5mm的开放移动电子设备平台(open mobile terminal platform，OMTP)标准接口，美国蜂窝电信工业协会(cellular telecommunications industry association of the USA，CTIA)标准接口。

传感器模块180可以包括压力传感器，陀螺仪传感器，气压传感器，磁传感器，加速度传感器，距离传感器，接近光传感器，指纹传感器，温度传感器，触摸传感器，环境光传感器，骨传导传感器等。

在本申请的实施例中，触摸传感器，也称“触控器件”。触摸传感器可以设置于显示屏191，由触摸传感器与显示屏191组成触摸屏，也称“触控屏”。触摸传感器用于检测作用于其上或附近的触摸操作。触摸传感器可以将检测到的触摸操作传递给应用处理器，以确定触摸事件类型。可以通过显示屏提供与触摸操作相关的视觉输出。在另一些实施例中，也可以设置有多个触摸传感器形成的触控传感器阵列的触控面板以外挂形式设置于显示面板的表面。在另一些实施例中，触摸传感器也可以与显示屏191所处的位置不同。本申请的实施例中对触控传感器的形式不做限定，例如可以是电容、或压敏电阻等器件。

另外，上述电子设备100中还可以包括按键、马达、指示器以及用户标识模块(subscriber identification module，SIM)卡接口等一种或多种部件，本申请的实施例对此不做任何限制。

示例性的，本申请的实施例提供的电子设备为5G基站，5G基站可分为基带处理单元 (base band unit，BBU)-有源天线单元(active antenna unit，AAU)、集中单元-分布单元(central unit-distribute unit，CU-DU)-AAU、BBU-射频拉远单元(remote radiounit，RRU)-天线 (antenna)、CU-DU-RRU-Antenna、一体化5G基站(5G node base station，gNB)-等不同的架构。

图1B示例一种BBU-RRU架构的基站200。基站200可以包括BBU21、RRU22和天线 23；其中BBU21与RRU22通过光纤连接，两者之间的接口是基于开放式通用公共射频接口(common public radio interface，CPRI)及开放式基站架构(open base stationarchitecture initiative，OBSAI)。其中，BBU21将生成的基带信号通过RRU22处理后发送至天线23进行发射。RRU22包括数字中频模块221、收发信机模块222、功率放大器223(poweramplifier， PA)以及滤波器224。其中，数字中频模块221用于光纤传输的基带信号的调制解调、数字上下变频、数字模拟转换(digital to analog converter，D/A)等形成中频信号；收发信机模块 222完成中频信号到射频信号的变换；功率放大器223用于将小功率的射频信号进行功率放大；滤波器224用于对射频信号进行滤波，然后将射频信号通过天线23发射出去。

本申请实施例还提供一种功率放大电路，可以应用于图1A所示的电子设备100中移动通信模块150或无线通信模块160的功率放大器中，也可以应用于上述图1B所示的基站200 中RRU22的功率放大器中。当然具体应用场景不限于上述图1A示出的电子设备100、图1B 示出的基站200。可以理解的是，任意需要使用功率放大器中的功率放大电路对信号进行放大的上述电子设备均属于本申请的实施例的应用场景。

示例的，如图1C示意一种功率放大电路30。功率放大电路30包括集成电路31以及封装结构32，其中集成电路31封装于封装结构32内部。如图1C所示，提供了一种功率放大电路30的具体封装结构，集成电路31封装于功率放大电路30的封装结构32中。

如图1C所示，封装结构32具体包括：散热基板321，其中为了提高散热基板321的导电性以及散热性，散热基板321可以采用复合材料，例如铜Cu/钼Mo/铜Cu形成的叠层结构。集成电路31通过烧结银粘接或者直接焊接在散热基板321上。

其中，该集成电路31包括至少一个晶体管，晶体管的部分电极(例如可以是源极S)与散热基板321导通，以实现源极S接地。晶体管的部分电极(例如漏极D和栅极G)的电极焊盘通过键合线(bond wire)键合(bonding)连接到管脚，具体的，漏极D的电极焊盘通过键合线键合连接到管脚1，栅极G的电极焊盘通过键合线键合连接到管脚2。管脚设置在绝缘层(例如可以是绝缘陶瓷)上，绝缘层通过绝缘粘接剂粘接于散热基板321上。

此外，封装结构32包括封装管壳322，封装管壳322通过绝缘粘接剂与散热基板321粘接，并且管脚的一端从封装结构32露出以连接其他电路，其中集成电路31设置于封装管壳 322与散热基板321包围的空间中。

示例一种高功率半导体器件，例如：氮化镓高电子迁移率晶体管(galliumnitride high electron mobility transistor，GaN HEMT)器件。由于氮化镓半导体材料具有禁带宽度大、临界场强高以及工作温度高等特性，相比于硅(Si)材料和砷化镓(GaAs)材料更适合应用于大功率、高电压的工作环境中，因而被广泛用于作为集成电路31中的晶体管。下面以本申请实施例提供的半导体结构为HEMT器件为例进行示意说明。

在一些实施例中，示例一种氮化镓基的半导体结构，如图2所示，半导体结构400主要包括依次层叠设置的衬底401、外延缓冲层402、沟道层403、势垒层404以及设置在势垒层404上的源极410和漏极420。

其中，沟道层403的材料包括氮化镓(GaN)，势垒层404的材料包括铝镓氮(AlGaN)。沟道层403和势垒层404构成的AlGaN/GaN异质结具有二维电子气(two dimensionalelectron gas，2DEG)405。二维电子气405的电子饱和速度约为2.7×10⁷cm/s，电子迁移率约为 2000cm²/Vs，具有良好的电流特性，因此在射频电子器件和功率电子器件方面具有良好的应用前景。

如图2所示，源极410和漏极420与二维电子气405形成欧姆接触(ohmic)。欧姆接触是氮化镓基半导体结构400中的关键技术，欧姆接触电阻率与半导体结构400的导通电阻有关，减小欧姆接触电阻率有助于降低半导体结构400的导通电阻，进而提升半导体结构400的效率。

示例一种上述半导体结构400的制备方法，包括：

如图3A所示，形成氮化镓基材料，并在氮化镓基材料上形成有源区，再形成第一掩膜层 501。第一掩膜层501露出待形成源极410和漏极420的氮化镓基材料。其中，氮化镓基材料包括依次层叠设置的衬底401、外延缓冲层402、沟道层403、势垒膜404＇以及盖帽膜406＇。为了示意方便，以下均以图3A中400＇进行示意。

如图3B所示，在势垒膜404＇上形成源极凹槽411和漏极凹槽421。如图3C所示，在源极凹槽411和漏极凹槽421内沉积金属，并剥离以去除第一掩膜层501以及源极凹槽411 和漏极凹槽421以外的金属，然后进行退火以形成源极410和漏极420。源极410和漏极420 与二维电子气405形成欧姆接触。

如图4A所示，以AlGaN/GaN异质结为例，欧姆接触电阻Rc包括源极410和漏极420与势垒层404之间的接触电阻Rc_metal/AlGaN、势垒层404的电阻Rc_AlGaN、二维电子气405的接触电阻Rc_2DEG。上述半导体结构的制备方法，刻蚀势垒膜形成势垒层404后，势垒层404的电阻Rc_AlGaN减小，可以减小欧姆接触电阻Rc，降低半导体结构400的导通电阻，进而提升半导体结构400的效率。

利用上述刻蚀凹槽(recess)工艺方法制备而成的半导体结构400，成本低且易于操作。然而，在形成源极凹槽411和漏极凹槽421时，通常利用干法刻蚀工艺，例如：氯基电感耦合等离子体(inductive coupled plasma emission spectrometer，ICP)干法刻蚀工艺轰击GaN基材料的表面(例如从盖帽膜406＇至势垒膜404＇)，这种通过化学或者化学-物理刻蚀工艺形成的源极凹槽411和漏极凹槽421，难以控制凹槽(源极凹槽411和漏极凹槽421)底部的形貌，容易对凹槽造成表面损伤(如图4B中示例)。

由于干法刻蚀工艺造成凹槽底部不均匀，尤其是在凹槽侧壁和凹槽底部相交的位置处会形成“鹰嘴”形状的缺陷(如图4B中缺陷A)，这样的话，会破坏凹槽侧壁处的二维电子气405，造成源极410和漏极420之间的二维电子气405不连续，导致二维电子气405的沟道电阻R_CH增大。由于源极410和漏极420之间的导通电阻Ron包括欧姆接触电阻Rc以及源极410和漏极420之间的二维电子气405的沟道电阻R_CH，即Ron＝2*Rc+R_CH。沟道电阻R_CH增大造成导通电阻Ron增大，导致半导体结构400效率降低。

基于此，为了解决凹槽底部缺陷破坏二维电子气405的连续等问题，还示例一种半导体结构的制备方法，如图5A所示，先形成如图3A所示的氮化镓基材料以及位于氮化镓基材料上的第一掩膜层501。第一掩膜层501露出待形成源极410和漏极420以外的区域。然后在对表面进行高温氧化或者氧等离子体氧化，形成氧化层。之后，如图5B所示，使用酸性溶液或者碱性溶液对氧化层进行湿法处理，去除氧化层，以形成具有一定厚度的源极凹槽411和漏极凹槽421。最后，如图5C所示，在源极凹槽411内形成源极410，在漏极凹槽421内形成漏极420。其中，在源极凹槽411和漏极凹槽421内进行金属沉积、剥离并退火，以形成欧姆接触。

利用上述制备方法形成半导体结构400的源极凹槽411和漏极凹槽421，先进行表面氧化，再通过湿法处理可以得到形貌平坦的源极凹槽411和漏极凹槽421，避免了由于凹槽底部的缺陷而导致二维电子气405的沟道电阻R_CH增大，造成半导体结构400效率降低。然而，一方面由于氧化工艺的过程非常缓慢，所需时间较长，另一方面若要形成一定厚度的凹槽，则需要进行多次表面氧化和湿法处理，这就需要进行多次设备进样和取样的工序，导致上述制备方法所需的制备时间长，耗时长，且工艺复杂，工艺效率不高。

基于此，为了解决上述半导体结构制备工艺复杂等问题，本申请实施例提供一种半导体结构的制备方法。

以下提供四个具体实施例，对半导体结构的制备方法进行示例性说明。

实施例一

如图6所示，半导体结构400主要包括衬底401、依次层叠设置在衬底401上的沟道层 403和势垒层404、源极410以及漏极420。其中，沟道层403和势垒层404之间形成有二维电子气405。

其中，如图6所示，源极410和漏极420与势垒层404的接触面平坦，因此，不会破坏二维电子气405的形成。

下面，示意一种制备如图6所示的半导体结构的制备方法。

如图7所示，本申请实施例提供一种半导体结构的制备方法，包括：

S11、如图8A所示，形成堆叠的氮化镓基材料。

在一些实施例中，氮化镓基材料包括衬底401以及在衬底401上层叠设置的成核层、外延缓冲层402、沟道层403、插入层、势垒膜404＇以及盖帽膜406＇。沟道层403和势垒膜404＇形成异质结，沟道层403的上方产生二维电子气405。

形成堆叠的氮化镓基材料的方法，如图8A所示，步骤S11包括：

S111、在衬底401上形成成核层。

其中，衬底401的材料例如可以包括碳化硅(SiC)衬底、硅(Si)衬底、氧化铝(Al₂O₃)衬底、蓝宝石衬底、氮化镓(GaN)衬底或者金刚石衬底等，本申请实施例对衬底401的材料不做限定。

在衬底401上形成成核层，也就是说，如图8A所示，成核层设置在衬底401上。例如，成核层设置在衬底401的表面上。

成核层的材料例如可以包括氮化镓、铝镓氮以及氮化铝(AlN)中一种或多种。

成核层的作用是提高外延质量，利于上层外延的生长。

形成成核层的方法，例如可以通过金属有机化合物化学气相沉淀(metal-organicchemical vapor deposition，MOCVD)生长法或分子束外延(molecular beam epitaxy，MBE)生长法等。

在一些实施例中，在衬底401上形成成核层之前，先对衬底401进行清洗，以清除衬底 401表面的杂质，提高衬底401的粘结力和洁净度。

示例性的，衬底401清洗方法可以包括有机清洗和无机清洗中的至少一种。

示例性的，对衬底401进行有机清洗和无机清洗的步骤具体为：将衬底401放进包含硫酸和双氧水的混合溶液中浸泡4min，取出后用去离子水冲洗两遍；将衬底401放入丙酮溶液中超声清洗10min，接下来再放入乙醇溶液中超声清洗10min，取出后用去离子水冲洗两遍。其中，超声清洗的温度不超过65℃。

S112、在成核层上形成外延缓冲层402。

或者理解为，在成核层远离衬底401一侧形成外延缓冲层402。

也就是说，如图8A所示，外延缓冲层402设置在成核层远离衬底401一侧。例如，外延缓冲层402设置在成核层远离衬底401的表面上。

形成外延缓冲层402的方法，例如可以采用MOCVD工艺外延生长Al(铝)组分逐渐降低的AlGaN缓冲层。

示例的，通过MOCVD工艺，在成核层远离衬底401一侧依次形成Al_0.8Ga_0.2N层、Al_0.5Ga_0.5N层、Al_0.2Ga_0.8N层，以形成外延缓冲层402。

其中，为了减少电子的散射带来的迁移率降低，外延缓冲层402一般采用不掺杂的结构。

外延缓冲层402的作用是，外延缓冲层402和沟道层403的禁带宽度不同，可以使得势垒膜404＇与沟道层403形成的异质结的势阱深度更深，从而提高二维电子气405的限制。另外，外延缓冲层402一般厚度较厚，是半导体结构400承受电压的主要结构。

S113、在外延缓冲层402上形成沟道层403。

或者理解为，在外延缓冲层402远离衬底401一侧形成沟道层403。

也就是说，如图8A所示，沟道层403设置在外延缓冲层402远离衬底401一侧。例如，沟道层403设置在外延缓冲层402远离衬底401的表面上。

形成沟道层403的方法，例如可以通过MOCVD生长法或MBE生长法等。

S114、在沟道层403上形成插入层。

或者理解为，在沟道层403远离衬底401一侧形成插入层。

也就是说，如图8A所示，插入层设置在沟道层403远离衬底401一侧。例如，插入层设置在沟道层403远离衬底401的表面上，用于提高二维电子气405的迁移率。

形成插入层的方法，例如可以采用MOCVD生长法或MBE生长法等。

S115、在插入层上形成势垒膜404＇。

或者理解为，在插入层远离衬底401一侧形成势垒膜404＇。

也就是说，如图8A所示，势垒膜404＇设置在插入层远离衬底401一侧。例如，势垒膜404＇设置在插入层远离衬底401的表面上。

势垒膜404＇的材料例如可以包括AlGaN、InAlN、AlN、ScAlN中一种或多种。

形成势垒膜404＇的方法，例如可以通过MOCVD生长法或MBE生长法等。

其中，沟道层403和势垒膜404＇的材料不相同，沟道层403和势垒膜404＇构成异质结构。在沟道层403还形成有二维电子气405。

示例的，沟道层403的材料包括GaN，势垒膜404＇的材料包括AlGaN。

S116、在势垒膜404＇上形成盖帽膜406＇。

或者理解为，在势垒膜404＇远离衬底401一侧形成盖帽膜406＇。

也就是说，如图8A所示，盖帽膜406＇设置在势垒膜404＇远离衬底401一侧。例如，盖帽膜406＇设置在势垒膜404＇远离衬底401的表面上。

盖帽膜406＇的材料，例如，可以为GaN或者Si₃N₄(氮化硅)。

形成盖帽膜406＇的方法，例如可以采用MOCVD生长法或MBE生长法形成盖帽膜406＇。

盖帽膜406＇的厚度太小，对势垒膜404＇起不到保护作用。盖帽膜406＇厚度太大会增大半导体结构400的厚度。

本申请实施例并不限定堆叠的氮化镓基材料，只要在衬底401上至少形成包括沟道层403 和势垒膜404＇的异质结构即可。

以下为了便于说明，在后续过程中，仅以衬底401上形成的堆叠的氮化镓基材料包括外延缓冲层402、沟道层403、势垒膜404＇和盖帽膜406＇为例进行示意。

S12、形成源极凹槽和漏极凹槽。

例如，氮化镓基材料中，位于最上层的为盖帽膜406＇，则在盖帽膜406＇上形成源极凹槽411和漏极凹槽421。或者，例如，位于最上层的为势垒膜404＇，则在势垒膜404＇上形成源极凹槽411和漏极凹槽421。

关于形成源极凹槽411和漏极凹槽421的方法，如图8B所示，S12包括：

S121、形成覆盖氮化镓基材料的第一掩膜层501，第一掩膜层501露出待形成源极凹槽 411和待形成漏极凹槽421的部分盖帽膜406＇。

在一些实施例中，如图8B所示，形成堆叠的氮化镓基材料后，还包括形成有源区(active area，AA)。

示例性的，通过刻蚀工艺形成有源区，例如可以通过ICP刻蚀工艺形成有源区。其中，刻蚀工艺形成有源区时刻蚀至沟道层403即可。

此处释明的是，本申请实施例可以在形成堆叠的氮化镓基材料后定义有源区，也可以在形成源极和漏极之后再定义有源区，本申请实施例对此不做限定，根据实际需要合理设置即可。为了方便示意，本申请实施例以在形成堆叠的氮化镓基材料后定义有源区进行示意，后续说明均以图8B中400＇进行示意。

本申请实施例中，以在盖帽膜406＇上形成第一掩膜层501进行示意。

其中，第一掩膜层501例如可以包括氧化物、氮化物、光刻胶(photoresist，PR)或者光敏引发剂(photo initiator，PI)中的任意一种。

示例性的，以第一掩膜层501为光刻胶进行示意说明。形成覆盖氮化镓基材料的光刻胶，并进行光刻，在待形成源极凹槽411的区域和待形成漏极凹槽421的区域开窗。

例如，可以首先在氮化镓基材料上涂覆光刻胶，并采遮光板(光罩mask)对光刻胶进行遮挡，遮光板可以将待形成源极凹槽411和漏极凹槽421的区域设置为透光区域，其余区域设置为不透光区域。那么，在涂覆的光刻胶固化之后，通过光线照射该遮光板对透光区域的光刻胶进行激活，并显现去除透光区域的光刻胶，形成待形成源极凹槽411的区域和待形成漏极凹槽421的区域。

需要注意的是本申请的实施例的具体实施方式中所提及的光刻胶均为正性光刻胶，即光照后可将光刻胶激活，然后去除激活的光刻胶。当然在现实的操作中也可以采用负性光刻胶，需要注意的是负性光刻胶是光照后不会被显影液溶解，没有光照的会被显影液溶解，显影液的选择与所显影光刻胶相关。所以在采用负性光刻胶的时候，上述中的遮光板的透光区域和不透光区域需要调换，即原来透光的区域变成不透光的区域，原来不透光的区域变成透光的区域，其他步骤不作更改。无论是使用正性光刻胶和负性光刻胶，均属于本申请的实施例的保护范围。

S122、通过干法刻蚀形成源极凹槽411和漏极凹槽421。

示例性的，干法刻蚀可以在ICP设备中进行，通过物理或者物理-化学刻蚀工艺形成源极凹槽411和漏极凹槽421。其中，刻蚀气体的组分例如可以包括氯(Cl)、氢(H)、氩(Ar)、氧(O)或者氮(N)中任意一种元素。

此处释明的是，通过控制刻蚀速率，利用较低的刻蚀速率以便更好的控制刻蚀深度，例如，刻蚀速率不高于15nm/s。这样一来，有利于控制刻蚀时间，以达到所需剩余的势垒膜404＇的厚度。

示例性的，如图8C所示，通过干法刻蚀工艺刻蚀部分势垒膜404＇，以使源极凹槽411和漏极凹槽421的底部还留有部分势垒膜404＇，且源极凹槽411和漏极凹槽421之间具有间隔，也就是说，源极凹槽411和漏极凹槽421之间的间隔填充有势垒膜404＇，且在源极凹槽411和漏极凹槽421的底部与沟道层403之间还有部分势垒膜404＇。如图8C所示，将干法刻蚀后剩余的势垒膜404＇用404”进行表示。

S13、如图8D所示，利用湿法刻蚀对源极凹槽411和漏极凹槽421的底部进行平坦化处理，形成势垒层404。

在一些实施例中，沟道层403的材料包括GaN，势垒膜404＇的材料包括AlGaN。因此，湿法刻蚀的刻蚀液例如可以包括Al刻蚀液。这样一来，湿法刻蚀的刻蚀液仅刻蚀势垒膜404＇，而不会刻蚀沟道层403。

经过步骤S12干法刻蚀工艺之后的源极凹槽411和漏极凹槽421，由于干法刻蚀各向同性的特性，在凹槽底部仍会存在表面损伤(如图4B所示)。利用Al刻蚀液对含Al的材料(势垒膜404＇)进行刻蚀。湿法刻蚀具有各向异性的特性，能够对凹槽底部进行平坦化处理，形成底部平坦且侧壁陡直的凹槽表面。

示例性的，Al刻蚀液可以是如氢氧化钾(KOH)、氢氧化钠(NaOH)或者氢氧化铵(NH₄OH) 等碱性溶液，或者是如磷酸(H₃PO₄)等酸性溶液。本申请实施例对此不做限定，只需保证刻蚀液对沟道层403和势垒膜404＇的材料有刻蚀选择比即可。

其中，使用Al刻蚀液对源极凹槽411和漏极凹槽421的底部进行湿法刻蚀的时间不少于 10s，刻蚀温度在21℃～100℃范围内。碱性溶液中碱的浓度不低于0.2％，酸性溶液中H₃PO₄的浓度不低于0.2％。

示例性的，如图8D所示，通过控制湿法刻蚀的时间，使与源极凹槽411和漏极凹槽421 底部接触的部分势垒膜404”平坦化处理。也就是说，平坦化处理结束后，在源极凹槽411和漏极凹槽421的底部仍保留一部分的势垒膜404”，与位于源极凹槽411和漏极凹槽421之间的部分势垒膜404”构成势垒层404。也就是说，势垒层404位于源极凹槽411和漏极凹槽421 之间，且向源极凹槽411和漏极凹槽421的方向延伸。

或者理解为，源极凹槽411和漏极凹槽421位于势垒层404上，且从势垒层404的表面伸入势垒层404内，势垒层404与源极凹槽411和漏极凹槽421的槽底接触。

这样一来，如图8D所示，势垒层404和沟道层403之间形成有二维电子气405，且势垒层404和沟道层403之间形成的二维电子气405没有被破坏，进而能够降低欧姆电阻，形成良好的欧姆接触，提高欧姆接触性能。

S14、如图8E所示，形成源极410和漏极420。

其中，首先在源极凹槽411和漏极凹槽421内沉积金属。

示例性的，可以采用金属沉积工艺、溅射工艺、蒸镀工艺或者电镀工艺制作金属膜。金属膜填充源极凹槽411和漏极凹槽421，还覆盖光刻胶的表面。

然后，如图8E所示，去除第一掩膜层501，保留位于源极凹槽411中的源极410，和位于漏极凹槽421中的漏极420。源极410和漏极420与二维电子气405形成欧姆接触。

在一些实施例中，源极410和漏极420的材料可以是单质，也可以是合金或多层叠层金属。

示例性的，源极410和漏极420的材料包括钛(Ti)、钽(Ta)、金(Au)、铂(Pt) 元素中的至少一种。

或者，示例性的，源极410和漏极420的材料包括氮化钛。

在另一些实施例中，源极410和漏极420包括至少一层导电层。

示例的，源极410和漏极420包括一层导电层，该导电层的材料可以包括钛、钽、金、铂等元素。源极410和漏极420为单层结构，制备工艺简单，生产效率高。

或者，示例性的，源极410和漏极420包括多层导电层，每层导电层的材料可以相同，也可以不同。

在一些实施例中，形成源极410和漏极420之后，还需要进行高温退火，如图8F所示，退火后形成“突刺”状的接触面，以增大欧姆接金属(即源极410和漏极420)与二维电子气 405的接触面积。这样一来，能够使欧姆金属同时通过下表面和突出的侧壁与二维电子气405 接触，增大了欧姆金属与二维电子气405的接触面积，可以使欧姆接触电阻率减小，提升欧姆接触性能。

需要说明的是，为了示意方便，下述以没有“突刺”的接触面进行示意。

S15、形成钝化层。

例如，在步骤S14形成的结构中，位于最上层的为盖帽层406，则在盖帽层406上形成钝化层。或者，例如，位于最上层的为势垒层404，则在势垒层404上形成源极凹槽411和漏极凹槽421。本申请实施例以在盖帽层406上形成钝化层为例进行示意。

其中，钝化层设置于盖帽层406上，且露出源极410和漏极420。钝化层还包括栅极凹槽。

关于形成钝化层的方法，步骤S15包括：

S151、如图8G所示，形成钝化膜407＇。

钝化膜407＇设置于盖帽层406，也就是说，钝化膜407＇设置于盖帽层406远离衬底401 一侧。例如，钝化膜407＇设置于盖帽层406远离衬底401的表面上。

钝化膜407＇的材料例如可以包括氮化硅、氧化硅、氧化铝等绝缘介质。

关于形成钝化膜407＇的方法，示例性的，在势垒层404、源极410以及漏极420的表面通过等离子体化学气相沉积、原子层沉积、低压化学气相沉积等工艺形成一定厚度的钝化膜材料，然后在钝化层的表面进行光刻，通过光刻后的掩膜层来保护源极和漏极以外的钝化层，之后刻蚀掉未使用掩膜层保护的钝化层，最后去除掩膜层，露出源极410和漏极420，形成钝化膜407＇。

需要说明的是，步骤S151中形成的钝化膜407＇，如图8G所示，可以是露出源极 410和漏极420。步骤S151中形成的钝化膜407＇也可以覆盖源极410和漏极420，在后续其他步骤中再进行图案化，以露出源极410和漏极420。

S152、如图8G所示，形成栅极凹槽431。

形成栅极凹槽431的方式，例如可以在钝化膜407＇上形成光刻胶作为掩膜层，露出待形成栅极430的区域，然后采用刻蚀工艺，形成栅极凹槽431，最后去除光刻胶。

其中，形成栅极凹槽431的过程可以与形成源极凹槽411和漏极凹槽421的过程同步完成，也可以分次完成，本申请实施例对此不做限定。

S16、如图8H所示，形成栅极延伸凹槽432。

其中，在势垒层404内形成栅极延伸凹槽432，以使栅极凹槽431和栅极延伸凹槽432连通。这里为了做出区分，将剩余的势垒层404以势垒膜层404a进行示意。也就是说，栅极延伸凹槽432设置于势垒膜层404a内，栅极凹槽431设置于钝化层407内，且栅极凹槽431贯穿钝化层407。栅极延伸凹槽432形成的方法与源极凹槽411和漏极凹槽421的形成方法可以相同，可参考上述描述。

示例性的，栅极延伸凹槽432的槽底高于源极凹槽411或者漏极凹槽421的槽底，栅极延伸凹槽432在势垒膜层404a内的厚度与势垒膜层404a的厚度之差不小于3nm。

本申请实施例中，步骤S16还包括：利用湿法刻蚀对栅极延伸凹槽432的底部进行平坦化处理。

对栅极延伸凹槽432的底部平坦化处理的工艺，例如，可以与对源极凹槽411和漏极凹槽421的底部平坦化处理的工艺相同，可参考上述描述。

栅极延伸凹槽432位于源极410和漏极420之间，栅极凹槽431也位于源极410和漏极 420之间。

需要说明的是，本申请实施例中，对栅极延伸凹槽432的底部平坦化处理的刻蚀液与对源极凹槽411和漏极凹槽421的底部平坦化处理的刻蚀液相同。

另外，可以如上述步骤所示，先对源极凹槽411和漏极凹槽421的底部进行平坦化处理，再对栅极延伸凹槽432的底部进行平坦化处理。也可以先对栅极延伸凹槽432的底部进行平坦化处理，再对源极凹槽411和漏极凹槽421的底部进行平坦化处理。还可以同时对源极凹槽411、漏极凹槽421和栅极延伸凹槽432的底部进行平坦化处理。

此处释明的是，本申请实施例中，可以如上述步骤所示，先同时形成源极凹槽411和漏极凹槽421，再形成栅极凹槽431和栅极延伸凹槽432。也可以先形成栅极凹槽431和栅极延伸凹槽432，再同时形成源极凹槽411和漏极凹槽421。本申请实施例对此不做限定。

S17、如图8I所示，形成栅极430。

示例性的，如图8I所示，栅极430位于栅极凹槽431和栅极延伸凹槽432中。这样一来，形成凹槽型栅的半导体结构，栅极430位于势垒膜层404a内。

需要说明的是，在制备凹槽型栅时，可以根据半导体结构400所需的栅极开启电压，预留栅极延伸凹槽432的刻蚀深度。

或者，示例性的，如图8J所示，在没有形成栅极延伸凹槽432的情况下，栅极430 位于栅极凹槽431内。这样的话，栅极430位于盖帽层406上。

形成栅极430的工艺，例如，可以采用金属沉积工艺、溅射工艺或者蒸镀工艺制作金属膜。金属膜的材料可以包括Ti、Au、Ni等金属中的任意一种或几种组合。栅极凹槽 431和栅极延伸凹槽432位于源极410和漏极420之间，最终形成的栅极430也位于源极410和漏极420之间。

需要说明的是，本申请实施例中，可以如上述步骤所示，先同时形成源极410和漏极420，再形成栅极430。也可以先形成栅极430，再同时形成源极410和漏极420。本申请实施例对此不做限定。

如图8I和图8J所示，形成的栅极430为肖特基栅。后续图8I形成的HEMT器件为增强型，图8J形成的HEMT器件为耗尽型。

在一些实施例中，步骤S17还包括：形成栅介质层433。

示例性的，如图8K所示，栅介质层433位于栅极延伸凹槽432内。

或者，示例性的，如图8L所示，栅介质层433位于栅极凹槽431内。

如图8K和图8L所示，形成的栅极430为介质栅。后续图8K形成的HEMT器件为增强型，图8L形成的HEMT器件为耗尽型。

本申请实施例提供的上述制备方法，并不做任何步骤顺序的限制，可以根据需要合理调整。

此外，上述S11-S17的步骤，可以根据需要去除其中的某些步骤，并不限定为每个步骤都必须包含。也可以根据需要增加某些步骤，不限定为仅包含上述步骤。

本申请实施例提供的半导体结构的制备方法，首先在衬底401上形成层叠设置的沟道层 403和势垒膜404＇，并在势垒膜404＇上刻蚀出源极凹槽411和漏极凹槽421，然后利用湿法刻蚀对源极凹槽411和漏极凹槽421的底部进行平坦化处理，以使源极凹槽411和漏极凹槽 421的槽底平整，最后形成欧姆接触的源极410和漏极420。本申请实施例中，利用湿法刻蚀形成底部平整且侧壁陡直的源极凹槽411和漏极凹槽421，工艺简单，形貌可控，且一致性高，能够半导体结构400的提高制备效率。

另外，利用湿法刻蚀形成底部平整且侧壁陡直的源极凹槽411和漏极凹槽421，且在源极凹槽411和漏极凹槽421的底部保留部分势垒层404，使凹槽底部的二维电子气405与源极410和漏极420之间的二维电子气405连续，进而使源极410和漏极420的底部和侧壁均能与二维电子气405形成接触，形成欧姆接触，增大欧姆接触的接触面积，从而使得源极410和漏极420的欧姆接触电阻更低，形成良好的欧姆接触，提高欧姆接触性能，提升半导体结构400的性能。

下面实施例对本申请实施例提供的半导体结构进行说明，半导体结构可以采用上述半导体结构的制备方法得到。

如图9A所示，本申请实施例提供的半导体结构包括：衬底401，依次层叠设置于衬底401 上的外延缓冲层402、沟道层403以及势垒膜层404a。沟道层403和势垒膜层404a构成异质结，在沟道层403内形成有二维电子气405。源极410和漏极420设置于势垒膜层404a内，源极410和漏极420与二维电子气405形成欧姆接触。栅极430设置于势垒膜层404a上，且位于源极410和漏极420之间。

其中，衬底401的材料例如可以包括碳化硅衬底、硅衬底、氮化镓衬底、氧化铝衬底、蓝宝石衬底或者金刚石衬底等，本申请实施例对衬底401的材料不做限定。

外延缓冲层402设置在衬底401上。例如，外延缓冲层402设置在衬底401的表面上。

示例的，外延缓冲层402的材料可以包括Al_xGa_yN，其中，x＝1-y。例如：Al_0.8Ga_0.2N、Al_0.5Ga_0.5N、Al_0.2Ga_0.8N。

其中，为了减少电子的散射带来的迁移率降低，外延缓冲层402一般采用不掺杂的结构。

外延缓冲层402的作用是，外延缓冲层402和沟道层403的禁带宽度不同，可以使得势垒膜层404a与沟道层403形成的异质结的势阱深度更深，从而提高二维电子气405的限制。另外，外延缓冲层402一般厚度较厚，是半导体结构400承受电压的主要结构。

沟道层403设置在外延缓冲层402远离衬底401一侧。例如，沟道层403设置在外延缓冲层402远离衬底401的表面上。

势垒膜层404a设置在沟道层403远离衬底401一侧。例如，势垒膜层404a设置在沟道层403远离衬底401的表面上。

示例性的，势垒膜层404a位于源极410和漏极420之间。

势垒膜层404a的材料例如可以包括AlGaN、InAlN、AlN、ScAlN中一种或多种。沟道层403和势垒膜层404a的材料不相同，沟道层403和势垒膜层404a构成异质结。示例的，沟道层403的材料包括GaN，势垒膜层404a的材料包括AlGaN。

盖帽层406设置在势垒膜层404a远离衬底401一侧。例如，盖帽层406设置在势垒膜层 404a远离衬底401的表面上。

示例性的，盖帽层406位于源极410和漏极420之间。

盖帽层406的材料，例如，可以为GaN或者Si₃N₄。

在一些实施例中，半导体结构400还包括：成核层和插入层。其中，成核层位于衬底401 和外延缓冲层402之间，

成核层的材料例如可以包括氮化镓、铝镓氮以及氮化铝(AlN)中一种或多种。

成核层的作用是提高外延质量，利于上层外延的生长。

插入层位于沟道层403和势垒膜层404a之间，用于提高二维电子气405的迁移率。

关于源极410和漏极420的结构，如图9A所示，源极410和漏极420位于沟道层403上，且设置于势垒膜层404a相对的两侧。源极410和漏极420靠近势垒膜层404a的侧壁与二维电子气405形成欧姆接触。

源极410和漏极420与沟道层403和势垒膜层404a的接触面平整，能够降低欧姆电阻，形成良好的欧姆接触，提高欧姆接触性能。

在一些实施例中，如图9B所示，源极410和漏极420与势垒膜层404a的接触面会形成朝沟道层403方向延伸的“突刺”。这样一来，源极410和漏极420能够同时通过靠近势垒膜层404a的侧壁，以及“突刺”的侧壁与二维电子气405接触，能够增大接触面积，减小欧姆接触电阻率，提高欧姆接触性能。

关于栅极430的结构，在一些实施例中，如图9B所示，栅极430位于源极410和漏极420之间，且栅极430设置于势垒膜层404a内。也就是说，栅极430伸入至势垒膜层404a 内。

其中，栅极430与势垒膜层404a的接触面平整。

这样一来，栅极430为肖特基栅，后续图9B形成的HEMT器件为增强型。

如图9B所示，本申请实施例提供的半导体结构400还包括钝化层407。钝化层407位于盖帽层406上，且包裹在栅极430的外围。

可以理解为，栅极430贯穿钝化层407和盖帽层406，且伸入至势垒膜层404a。

示例性的，如图9C所示，半导体结构400还包括栅介质层433。栅介质层433位于栅极 430靠近沟道层403一侧。这样一来，栅极430为介质栅，后续图9C形成的HEMT器件为增强型。

在另一些实施例中，如图9D所示，栅极430位于源极410和漏极420之间，且栅极430设置于势垒层404上。也就是说，栅极430设置于盖帽层406上，后续图9D形成的HEMT 器件为耗尽型。

其中，钝化层407包裹在栅极430的侧壁。也可以理解为，栅极430贯穿钝化层407。

示例性的，如图9E所示，半导体结构400还包括栅介质层433。栅介质层433位于栅极 430靠近盖帽层406一侧。这样一来，栅极430为介质栅，后续图9E形成的HEMT器件为耗尽型。

本申请实施例提供的半导体结构，该半导体结构可以利用实施例一提供的半导体结构的制备方法制备得到，半导体结构400包括衬底401、依次层叠设置于衬底401上的沟道层403 和势垒层404、源极410和漏极420。势垒层404还延伸至源极410和漏极420与沟道层403 之间。沟道层403和势垒层404构成异质结，在沟道层403内形成有二维电子气405。其中，源极410和漏极420与二维电子气405形成欧姆接触。本申请实施例提供的半导体结构400，源极410和漏极420的底部平整且侧壁陡直，且在源极410和漏极420的底部保留部分势垒层404，使源极410和漏极420底部的二维电子气405与源极410和漏极420之间的二维电子气405连续，进而使源极410和漏极420的底部和侧壁均能与二维电子气405形成接触，形成欧姆接触，增大欧姆接触的接触面积，从而使得源极410和漏极420的欧姆接触电阻更低，形成良好的欧姆接触，提高欧姆接触性能，提升半导体结构400的性能。

实施例二

实施例二与实施例一的主要不同之处在于：源极凹槽411和漏极凹槽421贯穿势垒层404。本申请实施例还提供一种半导体结构的制备方法，如图10所示，包括：

S21、形成堆叠的氮化镓基材料。

步骤S21与上述步骤S11相同，可参考上述关于S11的相关描述。

S22、如图11A所示，形成源极凹槽411和漏极凹槽421。

关于形成源极凹槽411和漏极凹槽421的方法，可参考上述关于S12的相关描述。

示例性的，如图11A所示，通过干法刻蚀工艺刻蚀部分势垒膜404＇，以使源极凹槽411 和漏极凹槽421的底部还留有部分势垒膜404”，且源极凹槽411和漏极凹槽421之间具有间隔，也就是说，源极凹槽411和漏极凹槽421之间的间隔填充有势垒膜404”，且在源极凹槽 411和漏极凹槽421的底部与沟道层403之间还有部分势垒膜404”。

或者，示例性的，如图11B所示，干法刻蚀到沟道层403，这时，在沟道层403表面还剩余部分势垒膜404”附着在源极凹槽411和漏极凹槽421的底部。本申请实施例对此不做限定。

S23、如图11C所示，利用湿法刻蚀对源极凹槽411和漏极凹槽421的底部进行平坦化处理，形成势垒层404。

关于利用湿法刻蚀对源极凹槽411和漏极凹槽421的底部进行平坦化处理的方法，可参考上述关于S13的相关描述。与步骤S13不同之处在于，如图11C所示，通过控制湿法刻蚀的时间，去除位于源极凹槽411和漏极凹槽421底部的势垒膜404”，仅保留源极凹槽411和漏极凹槽421之间间隔处的部分势垒膜404”，作为势垒层404。也就是说，源极凹槽411和漏极凹槽421位于沟道层403上，且源极凹槽411和漏极凹槽421均贯穿势垒层404。或者理解为，源极凹槽411和漏极凹槽421均为连通凹槽。

如图11C所示，势垒层404和沟道层403之间形成有二维电子气405。

这样一来，利用Al刻蚀液的刻蚀选择比以及湿法刻蚀各向异性的特性，能够将源极凹槽 411和漏极凹槽421底部的势垒膜404”全部去除，实现刻蚀的自终止。同时还能够提高欧姆接触的一致性，提高半导体结构的良品率。

S24、如图11D所示，形成源极410和漏极420。

关于形成源极410和漏极420的方法，与步骤S14相同，可参考上述关于S14的相关描述。

在一些实施例中，形成源极410和漏极420之后，还需要进行高温退火，如图11E所示，退火后，金属可能形成“突刺”进入半导体内，增加金属在半导体上的粘附性，高温退火还可以增加金属-半导体表面氮化物(例如，氮化钛或者氮化钽)的形成，氮化物形成有助于降低欧姆接触电阻，提升欧姆接触性能。

需要说明的是，为了示意方便，下述以没有“突刺”的接触面进行示意。

S25、如图11F所示，形成钝化层407。

其中，钝化层407位于源极410和漏极420之间，且设置于盖帽层406上。钝化层407还包括栅极凹槽431，栅极凹槽431贯穿钝化层407。也就是说，栅极凹槽431为连通凹槽。

关于形成钝化层407的方法，与步骤S15相同，可参考上述关于S15的相关描述。

S26、如图11G所示，形成栅极延伸凹槽432。

栅极延伸凹槽432从盖帽层406表面伸入势垒膜层404a内，且栅极延伸凹槽432与栅极凹槽431连通。

关于形成栅极延伸凹槽432的方法，与步骤S16相同，可参考上述关于S16的相关描述。

S27、如图11H所示，形成栅极430。

关于形成栅极430的方法，与步骤S17相同，可参考上述关于S17的相关描述。

本申请实施例以形成凹槽型的介质栅进行示意，可以理解的是，还可以形成肖特基栅，具体方法可参考S17。

本申请实施例二提供的上述制备方法，并不做任何步骤顺序的限制，可以根据需要合理调整。

此外，上述S21-S27的步骤，可以根据需要去除其中的某些步骤，并不限定为每个步骤都必须包含。也可以根据需要增加某些步骤，不限定为仅包含上述步骤。

本申请实施例提供的半导体结构的制备方法，首先在衬底401上形成层叠设置的沟道层403和势垒膜404＇，并在势垒膜404＇上刻蚀出源极凹槽411和漏极凹槽421，然后利用湿法刻蚀去除源极凹槽411和漏极凹槽421底部的部分势垒膜404＇，以使源极凹槽411和漏极凹槽421的槽底平整，最后形成欧姆接触的源极410和漏极420。本申请实施例中，利用湿法刻蚀形成底部平整且侧壁陡直的源极凹槽411和漏极凹槽421，工艺简单，形貌可控，且一致性高，能够半导体结构400的提高制备效率。

本申请实施例还提供一种半导体结构，该半导体结构可以利用实施例二提供的半导体结构的制备方法制备得到。

实施例二与实施例一的半导体结构不同之处在于，源极410和漏极420贯穿势垒层404。

如图12A所示，势垒膜层404a设置于沟道层403与源极410和漏极420之间，且位于源极410和漏极420之间。也就是说，势垒膜层404a从源极410和漏极420之间延伸至源极410和漏极420与沟道层403之间。其中，如图12A所示，源极410和漏极420与沟道层403 的接触面平坦。此处释明的是，在沟道层403与源极410和漏极420之间还存在其他半导体层的情况下，源极410和漏极420与该半导体层的接触面平坦。

关于栅极430的结构，与实施例一相似，在一些实施例中，如图12A所示，栅极430位于势垒膜层404a内，以形成凹槽栅型的半导体结构400。

示例性的，如图12A所示，栅极430位于势垒膜层404a内，也就是说，栅极430从钝化层407表面伸入至势垒膜层404a内。这样一来，形成凹槽栅型的半导体结构400，且栅极430为肖特基栅，后续图12A形成的HEMT器件为增强型。

或者，示例性的，如图12B所示，半导体结构400还包括栅介质层433。栅介质层433位于栅极430靠近沟道层403一侧。这样一来，形成凹槽栅型的半导体结构400，且栅极430为介质栅，后续图12B形成的HEMT器件为增强型。

在另一些实施例中，如图12C所示，栅极430位于势垒层404上。

示例性的，如图12C所示，栅极430位于势垒层404上。例如，栅极430位于盖帽层406上。也就是说，栅极430贯穿钝化层407。这样一来，栅极430为肖特基栅，后续图12C形成的HEMT器件为耗尽型。

或者，示例性的，如图12D所示，半导体结构400还包括栅介质层433。栅介质层433位于栅极430靠近沟道层403一侧，栅介质层433位于盖帽层406上。这样一来，栅极430 为介质栅，后续图12D形成的HEMT器件为耗尽型。

在一些实施例中，如图12E所示，源极410和漏极420与沟道层403的接触面还会形成“突刺”。

实施例三

实施例三与实施二的不同之处在于，半导体结构还包括半导体层。半导体层位于源极410 和漏极420与沟道层403之间。本申请实施例还提供一种半导体结构的制备方法，如图13所示，包括：

S31、形成堆叠的氮化镓基材料。

步骤S31与上述步骤S11相同，可参考上述关于S11的相关描述。

S32、如图14A所示，形成源极凹槽411和漏极凹槽421。

与实施例二不同之处在于，形成第一掩膜层501之前，在盖帽膜406＇上形成第二掩膜 502＇。也就是说，第二掩膜502＇位于盖帽膜406＇远离衬底401一侧。例如，第二掩膜502＇位于盖帽膜406＇远离衬底401的表面上。

实施例三中二次外延工艺形成半导体层，通常需要在高温环境下，因此第二掩膜502＇的材料可以选择耐高温材料。例如，第二掩膜502＇的材料包括Si₃N₄、SiO₂或者其他易于被刻蚀且耐高温的材料。

如图14A所示，形成源极凹槽411和漏极凹槽421的同时还形成第二掩膜层502。第二掩膜层502用于作为后续形成半导体层的掩膜层。

S33、如图14B所示，利用湿法刻蚀对源极凹槽411和漏极凹槽421的底部进行平坦化处理，形成势垒层404。

源极凹槽411和漏极凹槽421贯穿势垒层404。

步骤S33与上述步骤S13相同，可参考上述关于S13的相关描述。

S34、如图14C所示，形成半导体层440、源极410和漏极420。

示例性的，如图14C所示，步骤S34包括：

S341、形成半导体层440。

其中，半导体层440位于源极凹槽411和漏极凹槽421内。半导体层440为n+高掺杂。

S342、形成源极410和漏极420。

由于半导体层440的材料为高掺杂材料，能够降低欧姆金属之间的势垒，因此无需退火也能形成较好的欧姆接触。

在另一些实施例中，为了提高欧姆接触的可靠性，在形成源极410和漏极420时，还进行退火工艺，能够进一步提高欧姆金属接触的可靠性。此处释明的是，实施例三中的退火温度小于实施例一和实施例二中的退火温度。

S35、如图14D所示，形成钝化层407。

S36、如图14E所示，形成栅极延伸凹槽432。

S37、如图14F所示，形成栅极430。

本申请实施例以形成凹槽型的介质栅进行示意，可以理解的是，还可以形成肖特基栅，具体方法可参考S17。

步骤S35-S37与上述步骤S15-S17相同，可参考上述关于S15-S17的相关描述。

本申请实施例三提供的上述制备方法，并不做任何步骤顺序的限制，可以根据需要合理调整。

此外，上述S31-S37的步骤，可以根据需要去除其中的某些步骤，并不限定为每个步骤都必须包含。也可以根据需要增加某些步骤，不限定为仅包含上述步骤。

本申请实施例提供的半导体结构的制备方法，首先在衬底401上形成层叠设置的沟道层 403和势垒膜404＇，并在势垒膜404＇上刻蚀出源极凹槽411和漏极凹槽421，然后利用湿法刻蚀去除源极凹槽411和漏极凹槽421底部的部分势垒膜404＇，以使源极凹槽411和漏极凹槽421的槽底平整，最后形成欧姆接触的源极410和漏极420。本申请实施例中，利用湿法刻蚀形成底部平整且侧壁陡直的源极凹槽411和漏极凹槽421，工艺简单，形貌可控，且一致性高，能够半导体结构400的提高制备效率。

另外，在底部平整且侧壁陡直的源极凹槽411和漏极凹槽421中通过二次外延掺杂半导体层440，半导体层440靠近势垒层404的侧壁与二维电子气405接触，能够降低源极410和漏极420之间的势垒，使后续形成的源极410和漏极420的欧姆接触电阻更低，进而形成良好的欧姆接触，提高欧姆接触性能，提升半导体结构400的性能。在形成源极410和漏极 420时，可以无需进行退火工艺即可形成较好的欧姆接触。

本申请实施例还提供一种半导体结构，该半导体结构可以利用实施例三提供的半导体结构的制备方法制备得到。

实施例三与实施例二的半导体结构不同之处在于，半导体结构400还包括半导体层。半导体层位于源极410和漏极420与沟道层403之间。

如图15A所示，半导体结构400还包括半导体层440。半导体层440设置于源极410和漏极420与沟道层403之间，且位于势垒膜层404a相对的两侧。

其中，半导体层440的材料为n+高掺杂材料，这种情况下，半导体层440靠近势垒膜层 404a的侧壁与二维电子气405接触，能够降低源极410和漏极420之间的势垒，因此在形成源极410和漏极420时，可以无需进行退火工艺即可形成较好的欧姆接触。

关于栅极430的结构，与实施例二相似，在一些实施例中，如图15A所示，栅极430位于势垒膜层404a内，以形成凹槽栅型的半导体结构400。

示例性的，如图15A所示，栅极430位于势垒膜层404a内，也就是说，栅极430从钝化层407表面伸入至势垒膜层404a内。这样一来，形成凹槽栅型的半导体结构400，且栅极430为肖特基栅，后续图15A形成的HEMT器件为增强型。

或者，示例性的，如图15B所示，半导体结构400还包括栅介质层433。栅介质层433位于栅极430靠近沟道层403一侧。这样一来，形成凹槽栅型的半导体结构400，且栅极430为介质栅，后续图15B形成的HEMT器件为增强型。

在另一些实施例中，如图15C所示，栅极430位于势垒层404上。

示例性的，如图15C所示，栅极430位于势垒层404上。例如，栅极430位于盖帽层406上。也就是说，栅极430贯穿钝化层407。这样一来，栅极430为肖特基栅，后续图15C形成的HEMT器件为耗尽型。

或者，示例性的，如图15D所示，半导体结构400还包括栅介质层433。栅介质层433位于栅极430靠近沟道层403一侧，栅介质层433位于盖帽层406上。这样一来，栅极430 为介质栅，后续图15D形成的HEMT器件为耗尽型。

本申请实施例提供的半导体结构，该半导体结构可以利用实施例三提供的半导体结构的制备方法制备得到，半导体结构400包括衬底401、依次层叠设置于衬底401上的沟道层403 和势垒层404、半导体层440、源极410和漏极420。半导体层440位于源极410和漏极420 与沟道层403之间。在沟道层403和势垒层404之间形成有二维电子气405。其中，源极410 和漏极420与二维电子气405形成欧姆接触。本申请实施例提供的半导体结构400，源极410 和漏极420的底部平整且侧壁陡直，且在源极410和漏极420与沟道层403之间还设置有半导体层440，半导体层440靠近势垒层404的侧壁与二维电子气405接触，能够降低源极410和漏极420之间的势垒，使源极410和漏极420的欧姆接触电阻更低，进而形成良好的欧姆接触，提高欧姆接触性能，提升半导体结构400的性能。

实施例四

实施例四与实施例一的不同之处在于，源极410和漏极420的形成方法不同。基于此，本申请实施例还提供一种半导体结构的制备方法，如图16所示，包括：

S41、形成堆叠的氮化镓基材料。

步骤S41与上述步骤S11相同，可参考上述关于S11的相关描述。

S42、如图17A所示，形成源极410和漏极420。

本申请实施例中，盖帽膜406＇作为盖帽层406，势垒膜404＇作为势垒层404。

在一些实施例中，在盖帽层406上形成源极410和漏极420，并进行退火，以使源极410 和漏极420与二维电子气405形成欧姆接触。

关于形成源极410和漏极420的方法，与上述步骤S14相同，可参考上述关于S14的相关描述。

S43、如图17B所示，形成钝化层407。

其中，钝化层407位于源极410和漏极420之间，且设置于盖帽层406上。钝化层407还包括栅极凹槽431，栅极凹槽431贯穿钝化层407。也就是说，栅极凹槽431为连通凹槽。

关于形成钝化层的方法，与上述步骤S15中形成钝化层407的方法相同，可参考上述关于S15的相关描述。

S44、如图17C所示，形成栅极延伸凹槽432，并利用湿法刻蚀对栅极延伸凹槽432的底部进行平坦化处理。

栅极延伸凹槽432从盖帽层406表面伸入势垒膜层404a内，且栅极延伸凹槽432与栅极凹槽431连通。

关于形成栅极延伸凹槽432的方法，与上述步骤S16中形成栅极延伸凹槽432的方法相同，可参考上述关于S16的相关描述。

S45、如图17D所示，形成栅极430。

栅极430位于栅极凹槽431和栅极延伸凹槽432内。

在一些实施例中，如图17E所示，形成栅极430之前，还包括：形成栅介质层433，栅介质层433位于栅极延伸凹槽432内，然后再形成栅极430。这样一来，形成介质栅。

关于形成栅极430和栅介质层433的方法，与上述步骤S17中形成栅极430和栅介质层 433的方法相同，可参考上述关于S17的相关描述。

本申请实施例提供的上述制备方法，并不做任何步骤顺序的限制，可以根据需要合理调整。

此外，上述S41-S45的步骤，可以根据需要去除其中的某些步骤，并不限定为每个步骤都必须包含。也可以根据需要增加某些步骤，不限定为仅包含上述步骤。

本申请实施例还提供另一种方法形成源极410和漏极420，基于此，本申请实施例还提供一种半导体结构的制备方法，如图18所示，包括：

S41＇、形成堆叠的氮化镓基材料。

步骤S41＇与上述步骤S11相同，可参考上述关于S11的相关描述。

S42＇、如图19A所示，形成半导体层440、源极410和漏极420。

示例性的，如图19A所示，在盖帽膜406＇上形成第一掩膜层501，第一掩膜层501露出待形成源极410和漏极420的部分盖帽膜406＇。

对未覆盖第一掩膜层501的部分盖帽膜406＇和部分势垒膜404＇进行离子注入，以形成半导体层440。未进行离子注入的部分盖帽膜406＇和部分势垒膜404＇构成盖帽层406和势垒层404。

如图19A所示，在半导体层440上形成源极410和漏极420。

关于形成源极410和漏极420的方法，与上述步骤S14相同，可参考上述关于S14的相关描述。

S43＇、如图19B所示，形成钝化层407。

其中，钝化层407位于源极410和漏极420之间，且设置于盖帽层406上。钝化层407还包括栅极凹槽431，栅极凹槽431贯穿钝化层407。也就是说，栅极凹槽431为连通凹槽。

关于形成钝化层的方法，与上述步骤S15中形成钝化层407的方法相同，可参考上述关于S15的相关描述。

S44＇、如图19C所示，形成栅极延伸凹槽432，并利用湿法刻蚀对栅极延伸凹槽432的底部进行平坦化处理。

栅极延伸凹槽432从盖帽层406表面伸入势垒膜层404a内，且栅极延伸凹槽432与栅极凹槽431连通。

关于形成栅极延伸凹槽432的方法，与上述步骤S16中形成栅极延伸凹槽432的方法相同，可参考上述关于S16的相关描述。

S45＇、如图19D所示，形成栅极430。

栅极430位于栅极凹槽431和栅极延伸凹槽432内。

在一些实施例中，如图19E所示，形成栅极430之前，还包括：形成栅介质层433，栅介质层433位于栅极延伸凹槽432内，然后再形成栅极430。这样一来，形成介质栅。

关于形成栅极430和栅介质层433的方法，与上述步骤S17中形成栅极430和栅介质层 433的方法相同，可参考上述关于S17的相关描述。

本申请实施例提供的上述制备方法，并不做任何步骤顺序的限制，可以根据需要合理调整。

此外，上述S41＇-S45＇的步骤，可以根据需要去除其中的某些步骤，并不限定为每个步骤都必须包含。也可以根据需要增加某些步骤，不限定为仅包含上述步骤。

此处释明的是，还可以通过其他制备方法形成源极410和漏极420，本申请实施例对此不做限定。

本申请实施例提供一种半导体结构，该半导体结构可以利用实施例四提供的半导体结构的制备方法制备得到。

实施例四与实施例一的半导体结构不同之处在于源极410和漏极420的形成方法不同。

在一些实施例中，如图20A所示，源极410和漏极420设置于盖帽层406上。钝化层407 位于源极410和漏极420之间。

栅极430从钝化层407的表面延伸至势垒膜层404a内，且栅极430与势垒膜层404a的接触面平整。

半导体结构400为凹槽栅型，且栅极430为肖特基栅的半导体结构。

示例性的，如图20B所示，半导体结构400还包括栅介质层433，栅介质层433位于栅极430靠近沟道层403一侧。其中，栅极430和栅介质层433与势垒膜层404a的接触面平整。半导体结构400为凹槽栅型，且栅极430为介质栅的半导体结构。

在另一些实施例中，如图21A所示，半导体结构400包括半导体层440，半导体层440设置于沟道层403上，且位于势垒膜层404a相对的两侧。

栅极430从钝化层407的表面延伸至势垒膜层404a内，且栅极430与势垒膜层404a的接触面平整。

半导体结构400为凹槽栅型，且栅极430为肖特基栅的半导体结构。

示例性的，如图21B所示，半导体结构400还包括栅介质层433，栅介质层433位于栅极430靠近沟道层403一侧。其中，栅极430和栅介质层433与势垒膜层404a的接触面平整。半导体结构400为凹槽栅型，且栅极430为介质栅的半导体结构。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何在本申请揭露的技术范围内的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种半导体结构的制备方法，其特征在于，包括：

在衬底上依次形成层叠设置的沟道层和势垒膜；

在所述势垒膜上形成源极凹槽和漏极凹槽；所述源极凹槽和所述漏极凹槽之间具有间隔；

利用湿法刻蚀对所述源极凹槽和所述漏极凹槽的底部进行平坦化处理，形成势垒层；

形成源极和漏极；所述源极位于所述源极凹槽，所述漏极位于所述漏极凹槽，所述源极与所述势垒层欧姆接触，所述漏极与所述势垒层欧姆接触。

2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述势垒膜的材料包括铝，所述湿法刻蚀的蚀刻液包括铝刻蚀液。

3.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述铝刻蚀液包括含氢氧化钾、氢氧化钠、氢氧化铵中任意一种的碱性溶液；

或者，所述铝刻蚀液包括含磷酸的酸性溶液。

4.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述碱性溶液中碱的浓度不低于0.2％；所述酸性溶液中酸的浓度不低于0.2％。

5.根据权利要求1-4任一项所述的半导体结构的制备方法，其特征在于，形成势垒层，包括：

利用湿法刻蚀去除位于所述源极凹槽和所述漏极凹槽底部的部分所述势垒膜，形成势垒层；所述源极与所述源极凹槽的槽底欧姆接触，所述漏极与所述漏极凹槽的槽底欧姆接触。

6.根据权利要求1-4任一项所述的半导体结构的制备方法，其特征在于，形成势垒层，包括：

利用湿法刻蚀去除位于所述源极凹槽和所述漏极凹槽底部的所述势垒膜，形成势垒层；所述源极凹槽和所述漏极凹槽均贯穿所述势垒层。

7.根据权利要求6所述的半导体结构的制备方法，其特征在于，形成源极和漏极之前，所述制备方法还包括：

在所述源极凹槽和所述漏极凹槽内形成半导体层。

8.根据权利要求1-7任一项所述的半导体结构的制备方法，其特征在于，在所述势垒膜上形成源极凹槽和漏极凹槽，包括：

利用电感耦合等离子体干法刻蚀工艺在所述势垒膜上形成源极凹槽和漏极凹槽；刻蚀气体包括氯、氢、氩、氧或者氮中至少一种，刻蚀速率不高于15nm/s。

9.根据权利要求1-8任一项所述的半导体结构的制备方法，其特征在于，利用湿法刻蚀对所述源极凹槽和所述漏极凹槽的底部进行平坦化处理，包括：

湿法刻蚀的时间不小于10秒，刻蚀温度在21℃～100℃范围内。

10.根据权利要求1-9任一项所述的半导体结构的制备方法，其特征在于，所述制备方法还包括：

形成钝化层，所述钝化层设置于所述势垒层上，且避开所述源极凹槽和所述漏极凹槽；所述钝化层还包括栅极凹槽，所述栅极凹槽贯穿所述钝化层；

在所述栅极凹槽内形成栅极。

11.根据权利要求1-9任一项所述的半导体结构的制备方法，其特征在于，所述制备方法还包括：

形成钝化层，所述钝化层设置于所述势垒层上，且避开所述源极凹槽和所述漏极凹槽；所述钝化层还包括栅极凹槽，所述栅极凹槽贯穿所述钝化层；

在所述势垒层上形成栅极延伸凹槽，所述栅极延伸凹槽与所述栅极凹槽连通；所述栅极延伸凹槽在所述势垒层中的厚度与所述势垒膜厚度之差不小于3nm；

形成栅极，所述栅极位于所述栅极凹槽和所述栅极延伸凹槽内。

12.根据权利要求11所述的半导体结构的制备方法，其特征在于，形成栅极凹槽之后，所述制备方法还包括：

利用湿法刻蚀对所述栅极延伸凹槽的底部进行平坦化处理。

13.根据权利要求12所述的半导体结构的制备方法，其特征在于，对所述栅极延伸凹槽的底部进行平坦化处理的刻蚀液与对所述源极凹槽和所述漏极凹槽的底部进行平坦化处理的刻蚀液相同。

14.根据权利要求11-13任一项所述的半导体结构的制备方法，其特征在于，同时对所述源极凹槽、所述漏极凹槽和所述栅极延伸凹槽的底部进行平坦化处理。

15.根据权利要求10-14任一项所述的半导体结构的制备方法，其特征在于，在所述栅极凹槽内形成栅极之前，所述制备方法还包括：

形成栅介质层，所述栅介质层位于所述栅极凹槽或所述栅极延伸凹槽内。

16.一种半导体结构的制备方法，其特征在于，包括：

在衬底上依次形成层叠设置的沟道层和势垒层；

在所述势垒层上形成源极和漏极；所述源极和所述漏极之间具有间隔；

在所述间隔内形成钝化层；所述钝化层设置于所述势垒层上；所述钝化层还包括栅极凹槽，所述栅极凹槽贯穿所述钝化层；

在所述势垒层上形成栅极延伸凹槽，所述栅极延伸凹槽与所述栅极凹槽连通；

利用湿法刻蚀对所述栅极延伸凹槽的底部进行平坦化处理；

形成栅极，所述栅极位于所述栅极凹槽和所述栅极延伸凹槽内。