CN117097310A - 具有下电快速稳定电路的器件及下电快速稳定电路 - Google Patents
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Abstract
本申请实施例提供了一种具有下电快速稳定电路的器件及下电快速稳定电路。器件包括下电快速稳定电路；下电快速稳定电路包括负压第一释放电路，包括：第一NMOS管MN1，第一NMOS管MN1的控制端接地，第一NMOS管MN1的源端接驱动电路的负压端；第二PMOS管MP2，第一NMOS管MN1的漏端和第二PMOS管MP2的漏端连接；第一PMOS管MP1，第二PMOS管MP2的源端和第一PMOS管MP1的漏端连接，第一PMOS管MP1的源端接地；当器件进入关闭状态时，负压第一释放电路放电。本申请实施例解决了传统的器件在电源下电后再次启动时候，等待非常长的时间的技术问题。
Description
技术领域
本申请涉及射频元器件技术领域，具体地，涉及一种具有下电快速稳定电路的器件及下电快速稳定电路。
背景技术
射频开关和Tuner（调谐器）是最常用的射频元器件。在射频链路中用作通道切换、收发状态切换，大量应用于物联网、通信基站、小基站、直放站、测试仪器、雷达、WiFi、RFID等多个领域。射频天线开关，接在天线与射频处理电路之间，用于切换天线工作状态，用于切换频段以及接收、发射信号。通过开关，可以将不同频段、不同制式的信号分离，进而输出至手机的不同系统中进行处理，以减少不同信号之间的互相干扰，帮助提高信号接受灵敏度。射频开关是手机射频前端必不可少的关键器件，性能的优劣直接决定手机终端信号质量。由于SOI工艺具有的高速、高隔离度特性和优良的抗辐射特性，有着GaAs工艺无法媲美的优势。近年来，在无线通讯领域里，SOI工艺已逐渐成为射频开关的首选工艺。射频开关和Tuner（调谐器）需要驱动大尺寸的半导体开关，该大尺寸的半导体开关存在大的寄生电容，因此射频开关和Tuner（调谐器）往往在电源下电后再次启动时候，需要等待非常长的时间。
其中，SOI工艺的中文全称是“硅上绝缘体工艺”，也称为“SOI CMOS工艺”。GaAs工艺的中文全称是“砷化镓工艺”，也称为“GaAs MMIC工艺”，是一种制备微波和毫米波器件的重要工艺。
因此，传统的射频开关和Tuner（调谐器）在电源下电后再次启动时候，需要等待非常长的时间，是本领域技术人员急需要解决的技术问题。
在背景技术中公开的上述信息仅用于加强对本申请的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。
发明内容
本申请实施例提供了一种具有下电快速稳定电路的器件及下电快速稳定电路，以解决传统的器件在电源下电后再次启动时候，需要等待非常长的时间的技术问题。
本申请实施例提供了一种具有下电快速稳定电路的器件，包括下电快速稳定电路、驱动电路和器件电路本体；所述驱动电路的正压端连接正压PVDD且负压端连接负压NVDD，所述驱动电路与所述器件电路本体连接为所述器件电路本体供电；
所述下电快速稳定电路包括负压第一释放电路，负压第一释放电路包括：
第一NMOS管MN1，第一NMOS管MN1的控制端接地，且所述第一NMOS管MN1的源端接所述驱动电路的负压端；
第二PMOS管MP2，所述第一NMOS管MN1的漏端和所述第二PMOS管MP2的漏端连接；
第一PMOS管MP1，所述第二PMOS管MP2的源端和所述第一PMOS管MP1的漏端连接，所述第一PMOS管MP1的源端接地；
当器件进入关闭状态时，第一NMOS管MN1保持导通，控制第二PMOS管MP2导通，控制第一PMOS管MP1导通，使得负压第一释放电路放电。
实施中，当器件正常工作时，第一NMOS管MN1导通，控制第二PMOS管MP2关闭，控制第一PMOS管MP1关闭，使得负压第一释放电路关闭。
实施中，具有下电快速稳定电路的器件还包括：
第一偏置电路，所述第一偏置电路包括在正压PVDD和负压NVDD之间顺序串联的第一电阻R1和第二电阻R2，其中，所述第一电阻R1和第二电阻R2连接处的电压作为第一偏置电压VB1；所述第一PMOS管MP1的控制端连接第一偏置电压VB1；
第二偏置电路，所述第二偏置电路包括在输入电压VDDIN和负压NVDD之间顺序串联的第三电阻R3和第四电阻R4，其中，所述第三电阻R3和第四电阻R4连接处的电压作为第二偏置电压VB2；第二PMOS管MP2的控制端连接第二偏置电压VB2。
实施中，第一电阻R1的阻值等于第二电阻R2的阻值，第三电阻R3的阻值等于第四电阻R4的阻值；
正压PVDD=-负压NVDD，输入电压VDDIN<正压PVDD。
实施中，具有下电快速稳定电路的器件还包括负压第二释放电路，所述负压第二释放电路包括：
第三NMOS管MN3和第四PMOS管MP4，所述第三NMOS管MN3的漏端和所述第四PMOS管MP4的漏端连接，所述第三NMOS管MN3的源端连接所述驱动电路的负压端，第三NMOS管MN3和第四PMOS管MP4的控制端接地；
第三PMOS管MP3和第二NMOS管MN2，所述第三PMOS管MP3的漏端和第二NMOS管MN2的漏端连接，第三PMOS管MP3的源端、所述第三PMOS管MP3的控制端和第二NMOS管MN2的控制端连接输入电压VDDIN，所述第二NMOS管MN2的源端接地；
其中，所述第三PMOS管MP3的漏端和所述第四PMOS管MP4的源端连接。
实施中，具有下电快速稳定电路的器件还包括正压释放电路，所述正压释放电路包括：
反相器INV1；
第五PMOS管MP5，所述第五PMOS管MP5的源端接正压PVDD，所述第五PMOS管MP5的控制端和漏端连接所述反相器INV1的电源；
第四NMOS管MN4，所述第四NMOS管MN4的漏端接正压PVDD，所述第四NMOS管MN4的源端接地；
其中，所述反相器INV1的输入端连接使能信号EN，所述反相器INV1的输出端连接第四NMOS管MN4的控制端。
实施中，具有下电快速稳定电路的器件还包括：
输入电压VDDIN产生电路，所述输入电压VDDIN产生电路由使能信号EN控制，接入电源电压VDD且输出输入电压VDDIN；
正压PVDD产生电路，连接在电源电压VDD和接地之间以产生正压PVDD；
负压NVDD产生电路，连接在电源电压VDD和接地之间以产生负压NVDD。
本申请实施例还提供以下技术方案：
一种下电快速稳定电路，包括负压第一释放电路，负压第一释放电路包括：
第一NMOS管MN1，第一NMOS管MN1的控制端接地，且所述第一NMOS管MN1的源端接所述驱动电路的负压端；
第二PMOS管MP2，所述第一NMOS管MN1的漏端和所述第二PMOS管MP2的漏端连接；
第一PMOS管MP1，所述第二PMOS管MP2的源端和所述第一PMOS管MP1的漏端连接，所述第一PMOS管MP1的源端接地；
当器件进入关闭状态时，第一NMOS管MN1保持导通，控制第二PMOS管MP2导通，控制第一PMOS管MP1导通，使得负压第一释放电路放电；
当器件正常工作时，第一NMOS管MN1导通，控制第二PMOS管MP2关闭，控制第一PMOS管MP1关闭，使得负压第一释放电路关闭。
实施中，下电快速稳定电路还包括：
第一偏置电路，所述第一偏置电路包括在正压PVDD和负压NVDD之间顺序串联的第一电阻R1和第二电阻R2，其中，所述第一电阻R1和第二电阻R2连接处的电压作为第一偏置电压VB1；所述第一PMOS管MP1的控制端连接第一偏置电压VB1；
第二偏置电路，所述第二偏置电路包括在输入电压VDDIN和负压NVDD之间顺序串联的第三电阻R3和第四电阻R4，其中，所述第三电阻R3和第四电阻R4连接处的电压作为第二偏置电压VB2；第二PMOS管MP2的控制端连接第二偏置电压VB2；
第一电阻R1的阻值等于第二电阻R2的阻值，第三电阻R3的阻值等于第四电阻R4的阻值；正压PVDD=-负压NVDD，输入电压VDDIN<正压PVDD。
实施中，下电快速稳定电路还包括负压第二释放电路，所述负压第二释放电路包括：
第三NMOS管MN3和第四PMOS管MP4，所述第三NMOS管MN3的漏端和所述第四PMOS管MP4的漏端连接，所述第三NMOS管MN3的源端连接所述驱动电路的负压端，第三NMOS管MN3和第四PMOS管MP4的控制端接地；
第三PMOS管MP3和第二NMOS管MN2，所述第三PMOS管MP3的漏端和第二NMOS管MN2的漏端连接，第三PMOS管MP3的源端、所述第三PMOS管MP3的控制端和第二NMOS管MN2的控制端连接输入电压VDDIN，所述第二NMOS管MN2的源端接地；
其中，所述第三PMOS管MP3的漏端和所述第四PMOS管MP4的源端连接。
实施中，下电快速稳定电路还包括正压释放电路，所述正压释放电路包括：
反相器INV1；
第五PMOS管MP5，所述第五PMOS管MP5的源端接正压PVDD，所述第五PMOS管MP5的控制端和漏端连接所述反相器INV1的电源；
第四NMOS管MN4，所述第四NMOS管MN4的漏端接正压PVDD，所述第四NMOS管MN4的源端接地；
其中，所述反相器INV1的输入端连接使能信号EN，所述反相器INV1的输出端连接第四NMOS管MN4的控制端。
本申请实施例由于采用以上技术方案，具有以下技术效果：
驱动电路的正压端连接正压PVDD且负压端连接负压NVDD。在器件进入关闭状态时，正压PVDD和输入电压VDDIN都会被使能信号EN快速拉到零电位，驱动电路的负压端的变化速度较慢。第一NMOS管MN1的源端连接依然保持负压，第一NMOS管MN1的控制端接地，此时第一NMOS管MN1继续保持导通。第二偏置电压VB2控制第二PMOS管MP2导通，第一偏置电压VB1控制第一PMOS管MP1导通，使得负压第一释放电路放电。即在器件进入关闭状态时，第一NMOS管MN1继续保持导通，第二PMOS管MP2被控导通，第一PMOS管MP1被控导通，整个负压第一释放电路连通，驱动电路的负压端被连接接地使得电位被降低到零，即驱动电路的负压端这个节点快速放电。驱动电路和器件电路本体连接，使得驱动电路和器件电路本体作为一个整体通过负压第一释放电路进行负压快速放电。因此器件在电源下电后很短的时间能够将器件内的寄生电容进行放电，使得能够再次快速启动。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1为本申请实施例的具有下电快速稳定电路的器件为Tuner（调谐器）/射频开关的示意图；
图2为图1所示的下电快速稳定电路的负压第一释放电路、第一偏置电路和第二偏置电路的示意图；
图3为图1所示的下电快速稳定电路的负压第二释放电路的示意图；
图4为图1所示的下电快速稳定电路的正压释放电路的示意图；
图5为具有下电快速稳定电路的Tuner（调谐器）/射频开关下电再上电控制电压的输出波形；
图6为传统的Tuner（调谐器）/射频开关下电再上电控制电压的输出波形；
图7为具有下电快速稳定电路的Tuner（调谐器）/射频开关下电再上电二次启动成功的波形图；
图8为传统的Tuner（调谐器）/射频开关下电再上电二次启动成功的波形图；
图9为传统的Tuner（调谐器）/射频开关下电再上电后的二次启动失败的波形图。
具体实施方式
为了使本申请实施例中的技术方案及优点更加清楚明白，以下结合附图对本申请的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本申请的一部分实施例，而不是所有实施例的穷举。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
实施例一
本申请实施例提供一种具有下电快速稳定电路的器件。器件可以是如图1所示的具有下电快速稳定电路的射频开关、还可以是具有下电快速稳定电路的Tuner（调谐器）。需要说明的是，本申请实施例的具有下电快速稳定电路的器件，不限于射频开关和Tuner（调谐器），只要是器件在下电后短时间又需要进行开启的各种器件都可以设置下电快速稳定电路，成为具有下电快速稳定电路的器件。
如图1所示，具有下电快速稳定电路的器件包括：
下电快速稳定电路；
正压PVDD产生电路；
负压NVDD产生电路；
驱动电路和射频开关核心管（RF switch core）等电路构成；其中，驱动电路连接在正压PVDD和负压NVDD之间，所述驱动电路与所述器件电路本体连接为所述器件电路本体供电，射频开关核心管作为器件电路本体。
图1所示的具有下电快速稳定电路的射频开关，是在传统的射频开关的基础之上，增加了下电快速稳定电路。当图1所示的射频开关下电的时候，下电快速稳定电路（fastdischarge circuit）就会启动，将射频开关核心管（RF switch core）中寄生电容里的电荷进行释放，从而能快速恢复射频开关下电后各个节点的电压。
实施中，如图1所示，正压PVDD产生电路，连接在电源电压VDD和接地之间以产生正压PVDD；
负压NVDD产生电路，连接在电源电压VDD和接地之间以产生负压NVDD。
下电快速稳定电路包括图2和图3。
实施中，如图1所示，所述驱动电路的正压端连接正压PVDD且负压端连接负压NVDD。
如图2所示，下电快速稳定电路包括负压第一释放电路。
如图2所示，所述负压第一释放电路DS1包括：
第一NMOS管MN1，第一NMOS管MN1的控制端接地，且所述第一NMOS管MN1的源端接所述驱动电路的负压端；
第二PMOS管MP2，所述第一NMOS管MN1的漏端和所述第二PMOS管MP2的漏端连接；第二PMOS管MP2的控制端连接第二偏置电压VB2；
第一PMOS管MP1，所述第二PMOS管MP2的源端和所述第一PMOS管MP1的漏端连接，所述第一PMOS管MP1的源端接地，所述第一PMOS管MP1的控制端连接第一偏置电压VB1；
当器件进入关闭状态时，第一NMOS管MN1保持导通，第二偏置电压VB2控制第二PMOS管MP2导通，第一偏置电压VB1控制第一PMOS管MP1导通，使得负压第一释放电路放电。
本申请实施例的具有下电快速稳定电路的器件，
在器件正常工作时：
驱动电路的正压端连接正压PVDD且负压端连接负压NVDD。器件正常工作时，由于第一NMOS管MN1的源端连接驱动电路的负压端，第一NMOS管MN1的控制端接地，此时第一NMOS管MN1导通。第二偏置电压VB2控制第二PMOS管MP2关闭，第一偏置电压VB1控制第一PMOS管MP1关闭。即器件正常工作时，第一NMOS管MN1导通，第二PMOS管MP2关闭，第一PMOS管MP1关闭，整个负压第一释放电路关闭，驱动电路的负压端不会通过负压第一释放电路DS1对接地漏电。
在器件进入关闭状态时，正压PVDD和输入电压VDDIN都会被使能信号EN快速拉到零电位，驱动电路的负压端的变化速度较慢。第一NMOS管MN1的源端连接依然保持负压，第一NMOS管MN1的控制端接地，此时第一NMOS管MN1继续保持导通。第二偏置电压VB2控制第二PMOS管MP2导通，第一偏置电压VB1控制第一PMOS管MP1导通，使得负压第一释放电路放电。即在器件进入关闭状态时，第一NMOS管MN1继续保持导通，第二PMOS管MP2被控导通，第一PMOS管MP1被控导通，整个负压第一释放电路连通，驱动电路的负压端被连接接地使得电位被降低到零，即驱动电路的负压端这个节点快速放电。驱动电路和器件电路本体连接，使得驱动电路和器件电路本体作为一个整体通过负压第一释放电路进行负压快速放电。因此器件在电源下电后很短的时间能够将器件内的寄生电容进行放电，使得能够再次快速启动。
实施中，如图2所示，下电快速稳定电路还包括：
第一偏置电路，所述第一偏置电路包括在正压PVDD和负压NVDD之间顺序串联的第一电阻R1和第二电阻R2，其中，第一电阻R1的阻值等于第二电阻R2的阻值，所述第一电阻R1和第二电阻R2连接处的电压作为第一偏置电压VB1；所述第一PMOS管MP1的控制端连接第一偏置电压VB1；
第二偏置电路，所述第二偏置电路包括在输入电压VDDIN和负压NVDD之间顺序串联的第三电阻R3和第四电阻R4，其中，第三电阻R3的阻值等于第四电阻R4的阻值，所述第三电阻R3和第四电阻R4连接处的电压作为第二偏置电压VB2；第二PMOS管MP2的控制端连接第二偏置电压VB2；
正压PVDD=-负压NVDD，输入电压VDDIN<正压PVDD。
对应的，VB1=（PVDD+NVDD）/2，VB2=（VDDIN+NVDD）/2。
对于负压第一释放电路DS1，当器件正常工作时：
由于第一NMOS管MN1的源端连接驱动电路的负压端，第一NMOS管MN1的控制端接地，此时第一NMOS管MN1导通；
由于正压PVDD=-负压NVDD ，VB1=（PVDD+NVDD）/2=0，即此时第一PMOS管MP1关闭；
由于输入电压VDDIN<正压PVDD，则第二偏置电压VB2<第一偏置电压VB1，VB2<0，则此时第二PMOS管MP2关闭。
即当具有下电快速稳定电路的器件正常工作时，第一NMOS管MN1导通，第一PMOS管MP1关闭，第二PMOS管MP2关闭，整个负压第一释放电路DS1关闭。这样，驱动电路的负压端和负压NVDD不会通过负压第一释放电路DS1对接地漏电。
对于负压第一释放电路DS1，当器件进入关闭状态时：
正压PVDD和输入电压VDDIN都会被使能信号EN快速拉到零电位，负压NVDD的变化速度较慢。因此，VB1=（PVDD+NVDD）/2=（0+NVDD）/2= NVDD/2，即此时第一PMOS管MP1导通；
VB2=（VDDIN+NVDD）/2=（0+NVDD）/2= NVDD/2，则此时第二PMOS管MP2导通；
由于第一NMOS管MN1的源端连接驱动电路的负压端，负压NVDD的变化速度较慢，导致第一NMOS管MN1继续保持导通。
即当器件进入关闭状态时，第一NMOS管MN1导通，第一PMOS管MP1导通，第二PMOS管MP2导通，整个负压第一释放电路DS1导通，这样，驱动电路的负压端和负压NVDD被连接接地使得电位被降低，即驱动电路的负压端这个节点快速放电。当降低到零时，第一NMOS管MN1关闭。
实施中，如图3所示，下电快速稳定电路还包括负压第二释放电路DS2，所述负压第二释放电路DS2包括：
第三NMOS管MN3和第四PMOS管MP4，所述第三NMOS管MN3的漏端和所述第四PMOS管MP4的漏端连接，所述第三NMOS管MN3的源端连接所述驱动电路的负压端，第三NMOS管MN3和第四PMOS管MP4的控制端接地；
第三PMOS管MP3和第二NMOS管MN2，所述第三PMOS管MP3的漏端和第二NMOS管MN2的漏端连接，第三PMOS管MP3的源端、所述第三PMOS管MP3的控制端和第二NMOS管MN2的控制端连接输入电压VDDIN，所述第二NMOS管MN2的源端接地；
其中，所述第三PMOS管MP3的漏端和所述第四PMOS管MP4的源端连接。
对于负压第二释放电路DS2，当具有下电快速稳定电路的器件正常工作时：
驱动电路的正压端连接正压PVDD且负压端连接负压NVDD。器件正常工作时，由于第三NMOS管MN3的源端连接驱动电路的负压端，第三NMOS管MN3的控制端接地，此时第三NMOS管MN3导通。
第三PMOS管MP3关闭，第二NMOS管MN2处于导通状态，第三PMOS管MP3和第二NMOS管MN2构成的反相器输出电压为0V，即第四PMOS管MP4的源端输入为零，因此第四PMOS管MP4处于关闭状态。
即当具有下电快速稳定电路的器件正常工作时，第三PMOS管MP3关闭，第二NMOS管MN2导通，第四PMOS管MP4关闭，第三NMOS管MN3导通，整个负压第二释放电路DS2关闭。这样，负压NVDD不会通过负压第二释放电路DS2对输入电压VDDin漏电。
当具有下电快速稳定电路的器件进入关闭状态时，正压PVDD和输入电压VDDIN都会被使能信号EN快速拉到零电位。在输入电压VDDIN被快速下拉到零电位的过程中，第三PMOS管MP3会被短暂的导通，导致第四PMOS管MP4进入导通状态。第二NMOS管MN2处于关闭状态，第三NMOS管MN3处于导通状态，整个负压第二释放电路DS2导通。这样，实现了驱动电路的负压端和负压NVDD通过负压第二释放电路DS2的放电过程。第三PMOS管MP3会被短暂的导通的原因在于：电路设计过程中，第三PMOS管MP3的连接到输入电压VDDin主线的走线会较长，而第三PMOS管MP3和第二NMOS管MN2 栅端走线会较短，因此输入电压VDDin被拉到地的时候，第三PMOS管MP3的栅端会先拉到地，第三PMOS管MP3会有短暂的导通。第三PMOS管MP3被短暂的导通，导致第四PMOS管MP4进入导通状态的原因在于：第三PMOS管MP3被短暂的导通，第二NMOS管MN2短暂关闭，导致第四PMOS管MP4的源端电压升高，从而导致第四PMOS管MP4导通。
实施中，如图4所示，下电快速稳定电路还包括正压释放电路，所述正压释放电路包括：
反相器INV1；
第五PMOS管MP5，所述第五PMOS管MP5的源端接驱动电路的正压端，所述第五PMOS管MP5的控制端和漏端连接所述反相器INV1的电源；
第四NMOS管MN4，所述第四NMOS管MN4的漏端接驱动电路的正压端，所述第四NMOS管MN4的源端接地；
其中，所述反相器INV1的输入端连接使能信号EN，所述反相器INV1的输出端连接第四NMOS管MN4的控制端。
正压PVDD对地的放电通过电源下电释放电路的第四NMOS管MN4，第五PMOS管MP5和反相器INV1三个器件实现。
当具有下电快速稳定电路的器件正常工作时，使能信号EN的电压Ven为高电压，此时反相器INV1的输出端的输出为0V，第四NMOS管MN4为关闭状态。驱动电路的正压端无法通过电源下电释放电路进行放电。
当具有下电快速稳定电路的器件的电源进入下电状态，使能信号EN的电压Ven为0V电压，此时反相器INV1输出端的输出电压为PVDD -第五PMOS管MP5的阈值电压Vth，因此第四NMOS管MN4进入开启状态，从而驱动电路的正压端对地进行快速放电。即驱动电路的正压端这个节点快速放电。驱动电路和器件电路本体连接，使得驱动电路和器件电路本体作为一个整体通过正压释放电路进行正压快速放电。因此器件在电源下电后很短的时间能够将器件内的寄生电容进行放电，使得能够再次快速启动。
实施中，如图1所示，下电快速稳定电路还包括输入电压VDDIN产生电路，所述输入电压VDDIN产生电路由使能信号EN控制，接入电源电压VDD且输出输入电压VDDIN。
在集成电路中，下电和关机是两个不同的操作。下电是指通过控制外部电源或内部电源管理电路将芯片的电源关闭，完全断开芯片与外界的电气连接，使其不再工作。而关机通常是指通过软件或硬件控制来使芯片的一些功能或模块停止工作，从而减少功耗并增强可靠性。
本申请中的下电，是指通过控制外部电源或内部电源管理电路将具有下电快速稳定电路的器件的电源关闭。
图5为具有下电快速稳定电路的Tuner（调谐器）/射频开关下电再上电控制电压的输出波形；图6为传统的Tuner（调谐器）/射频开关下电再上电控制电压的输出波形。
由图5可知，在具有下电快速稳定电路的Tuner（调谐器）/射频开关正常工作时，NVDD的电压为-2.7V且时间点为50微秒。在具有下电快速稳定电路的Tuner（调谐器）/射频开关下电后，NVDD的电压下降且在时间点342.1947us下降到-1.263329v。即NVDD的电压在时间间隔342.1947-50=292.1947us，下降了2.7-1.263329=1.436671v。
图6中，NVDD的电压在时间间隔345.9735-50=295.9735 us，下降了2.7-1.557216=1.142784 v。
这样，图5和图6中，图5中NVDD的电压在更短的时间下降了更大的电压。即在同样的时间间隔下，采用具有下电快速稳定电路的Tuner（调谐器）/射频开关下电再上电控制电压更快的恢复到初始状态。
图7为具有下电快速稳定电路的Tuner（调谐器）/射频开关下电再上电二次启动成功的波形图。如图7所示，具有下电快速稳定电路的Tuner（调谐器）/射频开关在使能信号的下降沿二次启动，最终启动成功，启动电压比较平缓。
图8为传统的Tuner（调谐器）/射频开关下电再上电二次启动成功的波形图。如图8所示，传统的Tuner（调谐器）/射频开关在使能信号的下降沿二次启动，最终启动成功，启动电压比较陡峭。
由图7和图8可知，同时二次启动时候具有下电快速稳定电路的Tuner（调谐器）/射频开关的启动电压更为平滑。
图9为传统的Tuner（调谐器）/射频开关下电再上电后的二次启动失败的波形图。如图9所示，传统的Tuner（调谐器）/射频开关在使能信号的下降沿二次启动，二次启动开始后，由于NVDD的电压最终没有回到-2.8V，PVDD的电压最终也没有回到2.8V，二次启动失败。
在本申请及其实施例的描述中，需要理解的是，术语“顶”、“底”、“高度”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
在本申请及其实施例中，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
在本申请及其实施例中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
上文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，上文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。
Claims (11)
1.一种具有下电快速稳定电路的器件，其特征在于，包括下电快速稳定电路、驱动电路和器件电路本体；所述驱动电路的正压端连接正压PVDD且负压端连接负压NVDD，所述驱动电路与所述器件电路本体连接为所述器件电路本体供电；
所述下电快速稳定电路包括负压第一释放电路，负压第一释放电路包括：
第一NMOS管MN1，第一NMOS管MN1的控制端接地，且所述第一NMOS管MN1的源端接所述驱动电路的负压端；
第二PMOS管MP2，所述第一NMOS管MN1的漏端和所述第二PMOS管MP2的漏端连接；
第一PMOS管MP1，所述第二PMOS管MP2的源端和所述第一PMOS管MP1的漏端连接，所述第一PMOS管MP1的源端接地；
当器件进入关闭状态时，第一NMOS管MN1保持导通，控制第二PMOS管MP2导通，控制第一PMOS管MP1导通，使得负压第一释放电路放电。
2.根据权利要求1所述的具有下电快速稳定电路的器件，其特征在于，当器件正常工作时，第一NMOS管MN1导通，控制第二PMOS管MP2关闭，控制第一PMOS管MP1关闭，使得负压第一释放电路关闭。
3.根据权利要求2所述的具有下电快速稳定电路的器件，其特征在于，所述下电快速稳定电路还包括：
第一偏置电路，所述第一偏置电路包括在正压PVDD和负压NVDD之间顺序串联的第一电阻R1和第二电阻R2，其中，所述第一电阻R1和第二电阻R2连接处的电压作为第一偏置电压VB1；所述第一PMOS管MP1的控制端连接第一偏置电压VB1；
第二偏置电路，所述第二偏置电路包括在输入电压VDDIN和负压NVDD之间顺序串联的第三电阻R3和第四电阻R4，其中，所述第三电阻R3和第四电阻R4连接处的电压作为第二偏置电压VB2；第二PMOS管MP2的控制端连接第二偏置电压VB2。
4.根据权利要求3所述的具有下电快速稳定电路的器件，其特征在于，第一电阻R1的阻值等于第二电阻R2的阻值，第三电阻R3的阻值等于第四电阻R4的阻值；
正压PVDD=-负压NVDD，输入电压VDDIN<正压PVDD。
5.根据权利要求4所述的具有下电快速稳定电路的器件，其特征在于，所述下电快速稳定电路还包括负压第二释放电路，所述负压第二释放电路包括：
第三NMOS管MN3和第四PMOS管MP4，所述第三NMOS管MN3的漏端和所述第四PMOS管MP4的漏端连接，所述第三NMOS管MN3的源端连接所述驱动电路的负压端，第三NMOS管MN3和第四PMOS管MP4的控制端接地；
第三PMOS管MP3和第二NMOS管MN2，所述第三PMOS管MP3的漏端和第二NMOS管MN2的漏端连接，第三PMOS管MP3的源端、所述第三PMOS管MP3的控制端和第二NMOS管MN2的控制端连接输入电压VDDIN，所述第二NMOS管MN2的源端接地；
其中，所述第三PMOS管MP3的漏端和所述第四PMOS管MP4的源端连接。
6.根据权利要求5所述的具有下电快速稳定电路的器件，其特征在于，所述下电快速稳定电路还包括正压释放电路，所述正压释放电路包括：
反相器INV1；
第五PMOS管MP5，所述第五PMOS管MP5的源端接正压PVDD，所述第五PMOS管MP5的控制端和漏端连接所述反相器INV1的电源；
第四NMOS管MN4，所述第四NMOS管MN4的漏端接正压PVDD，所述第四NMOS管MN4的源端接地；
其中，所述反相器INV1的输入端连接使能信号EN，所述反相器INV1的输出端连接第四NMOS管MN4的控制端。
7.根据权利要求1至6任一所述的具有下电快速稳定电路的器件，其特征在于，还包括：
输入电压VDDIN产生电路，所述输入电压VDDIN产生电路由使能信号EN控制，接入电源电压VDD且输出输入电压VDDIN；
正压PVDD产生电路，连接在电源电压VDD和接地之间以产生正压PVDD；
负压NVDD产生电路，连接在电源电压VDD和接地之间以产生负压NVDD。
8.一种下电快速稳定电路，其特征在于，包括负压第一释放电路，负压第一释放电路包括：
第一NMOS管MN1，第一NMOS管MN1的控制端接地，且所述第一NMOS管MN1的源端接具有下电快速稳定电路器件的驱动电路的负压端；
第二PMOS管MP2，所述第一NMOS管MN1的漏端和所述第二PMOS管MP2的漏端连接；
第一PMOS管MP1，所述第二PMOS管MP2的源端和所述第一PMOS管MP1的漏端连接，所述第一PMOS管MP1的源端接地；
当器件进入关闭状态时，第一NMOS管MN1保持导通，控制第二PMOS管MP2导通，控制第一PMOS管MP1导通，使得负压第一释放电路放电；
当器件正常工作时，第一NMOS管MN1导通，控制第二PMOS管MP2关闭，控制第一PMOS管MP1关闭，使得负压第一释放电路关闭。
9.根据权利要求8所述的下电快速稳定电路，其特征在于，还包括：
第一偏置电路，所述第一偏置电路包括在正压PVDD和负压NVDD之间顺序串联的第一电阻R1和第二电阻R2，其中，所述第一电阻R1和第二电阻R2连接处的电压作为第一偏置电压VB1；所述第一PMOS管MP1的控制端连接第一偏置电压VB1；
第二偏置电路，所述第二偏置电路包括在输入电压VDDIN和负压NVDD之间顺序串联的第三电阻R3和第四电阻R4，其中，所述第三电阻R3和第四电阻R4连接处的电压作为第二偏置电压VB2；第二PMOS管MP2的控制端连接第二偏置电压VB2；
第一电阻R1的阻值等于第二电阻R2的阻值，第三电阻R3的阻值等于第四电阻R4的阻值；正压PVDD=-负压NVDD，输入电压VDDIN<正压PVDD。
10.根据权利要求9所述的下电快速稳定电路，其特征在于，还包括负压第二释放电路，所述负压第二释放电路包括：
第三NMOS管MN3和第四PMOS管MP4，所述第三NMOS管MN3的漏端和所述第四PMOS管MP4的漏端连接，所述第三NMOS管MN3的源端连接所述驱动电路的负压端，第三NMOS管MN3和第四PMOS管MP4的控制端接地；
第三PMOS管MP3和第二NMOS管MN2，所述第三PMOS管MP3的漏端和第二NMOS管MN2的漏端连接，第三PMOS管MP3的源端、所述第三PMOS管MP3的控制端和第二NMOS管MN2的控制端连接输入电压VDDIN，所述第二NMOS管MN2的源端接地；
其中，所述第三PMOS管MP3的漏端和所述第四PMOS管MP4的源端连接。
11.根据权利要求10所述的下电快速稳定电路，其特征在于，还包括正压释放电路，所述正压释放电路包括：
反相器INV1；
第五PMOS管MP5，所述第五PMOS管MP5的源端接正压PVDD，所述第五PMOS管MP5的控制端和漏端连接所述反相器INV1的电源；
第四NMOS管MN4，所述第四NMOS管MN4的漏端接正压PVDD，所述第四NMOS管MN4的源端接地；
其中，所述反相器INV1的输入端连接使能信号EN，所述反相器INV1的输出端连接第四NMOS管MN4的控制端。
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