CN117096178A - 一种耐高压的平面型半导体装置 - Google Patents
一种耐高压的平面型半导体装置 Download PDFInfo
- Publication number
- CN117096178A CN117096178A CN202311338754.3A CN202311338754A CN117096178A CN 117096178 A CN117096178 A CN 117096178A CN 202311338754 A CN202311338754 A CN 202311338754A CN 117096178 A CN117096178 A CN 117096178A
- Authority
- CN
- China
- Prior art keywords
- layer
- arc
- jte
- planar semiconductor
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000011810 insulating material Substances 0.000 claims description 16
- 230000004888 barrier function Effects 0.000 claims description 10
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 239000000919 ceramic Substances 0.000 claims description 5
- 238000010030 laminating Methods 0.000 claims description 5
- 230000005684 electric field Effects 0.000 abstract description 27
- 238000005036 potential barrier Methods 0.000 abstract description 24
- 230000015556 catabolic process Effects 0.000 abstract description 13
- 230000001965 increasing effect Effects 0.000 abstract description 9
- 239000012141 concentrate Substances 0.000 abstract 1
- 241001270131 Agaricus moelleri Species 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- 238000012545 processing Methods 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 241001391944 Commicarpus scandens Species 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002648 laminated material Substances 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明公开了一种耐高压的平面型半导体装置，包括：有源区层，所述有源区层的四个拐角处设置为弧形结构，所述有源区层的每个拐角处的弧形结构数量设置为三个以上；衬底层，所述衬底层的顶端设置有安装有源区层的安装槽，所述有源区层通过安装槽嵌入衬底层的顶面；其中，每个所述弧形结构的一侧设置有弧形JTE结构。所述弧形结构包括：中部圆弧结构和侧圆弧结构。通过在每个拐角处的设置多个弧形结构，可增加电势障垒的区域；通过降低圆角处的电场强度，提高器件的击穿电压，增强器件的耐压能力。改善器件的可靠性和稳定性；圆角处的电势障垒得以展宽并变得更平坦。使得电场强度能够更均匀地分布在圆角处，不会集中在局部区域。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种耐高压的平面型半导体装置。
背景技术
平面型半导体装置是一种将不同材料和掺杂区域以平面形式组成的半导体器件。它的结构在水平方向上由层叠的材料和区域组成，具有平坦的表面。通过将不同材料、掺杂区域和电极层以平面形式组合，平面型半导体装置可以实现各种功能，如场效应晶体管（FET）、二极管、集成电路等。它们广泛应用于电子设备和集成电路的制造中，以实现逻辑功能、放大电路、存储器等。平面型结构的特点是制造过程简单、面积小、高集成度和较低的功耗，使其成为现代电子产品的重要组成部分。
常规N型衬底和P型衬底的平面型半导体装置通常采用方形芯片设计，有源区形状通常为包含圆角的方形或长方形。而圆弧形拐角由于曲率大于平边处，故有源区与衬底形成的PN结的击穿电压通常发生在拐角的顶点处，使得平面型半导体的拐角处易发生击穿，降低了平面型半导体装置耐压性能。
发明内容
本发明的目的在于提供一种耐高压的平面型半导体装置，解决以下技术问题：
现有的N型衬底和P型衬底的平面型半导体装置通常采用方形芯片设计，有源区与衬底形成的PN结的击穿电压通常发生在拐角的顶点处，使得平面型半导体的拐角处易发生击穿，降低了平面型半导体装置耐压性能。
本发明的目的可以通过以下技术方案实现：
一种耐高压的平面型半导体装置，包括：
有源区层，所述有源区层的四个拐角处设置为弧形结构，所述有源区层的每个拐角处的弧形结构数量设置为三个以上；
衬底层，所述衬底层的顶端设置有安装有源区层的安装槽，所述有源区层通过安装槽嵌入衬底层的顶面；
其中，每个所述弧形结构的一侧设置有弧形JTE结构。
作为本发明进一步的方案：所述弧形结构包括：中部圆弧结构和侧圆弧结构，所述有源区层的四个拐角处均设置有中部圆弧结构，所述中部圆弧结构的两侧设置有侧圆弧结构。
作为本发明进一步的方案：所述中部圆弧结构与侧圆弧结构的曲率相同，所述中部圆弧结构的弧度大于侧圆弧结构的弧度。
作为本发明进一步的方案：所述弧形JTE结构包括：中部弧形JTE结构和侧弧形JTE结构，所述中部弧形JTE结构设置于中部圆弧结构的一侧，所述侧弧形JTE结构的一侧贴合设置于侧圆弧结构的一侧。
作为本发明进一步的方案：所述中部弧形JTE结构与中部圆弧结构之间存在间隙。
作为本发明进一步的方案：所述中部弧形JTE结构的底端设置有阻挡层，所述阻挡层的底端设置有底端弧形JTE层。
作为本发明进一步的方案：所述阻挡层设置为高禁带材料层。
作为本发明进一步的方案：所述衬底层的顶端设置下沉槽，所述下沉槽设置在中部弧形JTE结构和有源区层外周，所述下沉槽的截面为“L”型，所述下沉槽的内侧均匀设置有高介电强度绝缘材料层，所述高介电强度绝缘材料层的内部设置有导热层。
作为本发明进一步的方案：所述导热层设置于高介电强度绝缘材料层的末端，并延伸至高介电强度绝缘材料层的侧壁，所述导热层的顶端与衬底层的顶面齐平。
作为本发明进一步的方案：所述高介电强度绝缘材料层设置为氧化铝层，所述导热层设置为耐高压陶瓷层。
本发明的有益效果：
本发明通过在有源区圆形拐角处采用圆弧过渡，可以减少电场浓度，圆弧过渡可以使电场分布均匀，减少电压梯度，提高半导体装置的耐高压性能。每个所述弧形结构的一侧设置有弧形JTE结构，JTE结构可以在有源区与终端区之间形成一个平顶的电势障垒；在有源区承受反向耐压时，电势障垒起到了限制电场强度的作用。当电场强度过高时，可能会导致击穿，造成器件失效。通过设计JTE结构，圆角处的电势障垒得以展宽并变得更平坦。这样一来，电场强度能够更均匀地分布在圆角处，不会集中在局部区域，从而降低了圆角处的电场强度。
本发明通过有源区层的四个拐角处设置为弧形结构，有源区层的每个拐角处的弧形结构数量设置为三个以上，有源区圆角处设计了弧形JTE结构，弧形JTE结构即为Junction Termination Extension结构。JTE结构可以在有源区与终端区之间形成平顶的电势障垒，以减少电场强度集中在圆角处的情况；通过在每个拐角处的设置多个弧形结构，可增加电势障垒的区域；通过降低圆角处的电场强度，提高器件的击穿电压，增强器件的耐压能力。改善器件的可靠性和稳定性。同时，拐角处每个所述弧形结构的一侧设置一个弧形JTE结构，进一步使得圆角处的电势障垒得以展宽，提高器件的电压调制能力和功率处理能力。
附图说明
下面结合附图对本发明作进一步的说明。
图1是本发明的结构示意图；
图2是本发明中部弧形JTE结构处的截面图。
图中：1、衬底层；2、有源区层；3、侧圆弧结构；4、中部圆弧结构；5、侧弧形JTE结构；6、中部弧形JTE结构；7、底端弧形JTE层；8、阻挡层；9、导热层；10、高介电强度绝缘材料层；11、下沉槽。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图1-2所示，本发明为一种耐高压的平面型半导体装置，包括：
有源区层2，有源区层2的四个拐角处设置为弧形结构，有源区层2的每个拐角处的弧形结构数量设置为三个以上；
衬底层1，衬底层1的顶端设置有安装有源区层2的安装槽，有源区层2通过安装槽嵌入衬底层1的顶面；
其中，每个弧形结构的一侧设置有弧形JTE结构。
具体的，在有源区圆形拐角处采用圆弧过渡，可以减少电场浓度，圆弧过渡可以使电场分布均匀，减少电压梯度，提高半导体装置的耐高压性能。每个弧形结构的一侧设置有弧形JTE结构，JTE结构可以在有源区与终端区之间形成一个平顶的电势障垒；在有源区承受反向耐压时，电势障垒起到了限制电场强度的作用。当电场强度过高时，可能会导致击穿，造成器件失效。通过设计JTE结构，圆角处的电势障垒得以展宽并变得更平坦。这样一来，电场强度能够更均匀地分布在圆角处，不会集中在局部区域，从而降低了圆角处的电场强度。
有源区层2的四个拐角处设置为弧形结构，有源区层2的每个拐角处的弧形结构数量设置为三个以上，有源区圆角处设计了弧形JTE结构，弧形JTE结构即为JunctionTermination Extension结构。JTE结构可以在有源区与终端区之间形成平顶的电势障垒，以减少电场强度集中在圆角处的情况；通过在每个拐角处的设置多个弧形结构，可增加电势障垒的区域；通过降低圆角处的电场强度，提高器件的击穿电压，增强器件的耐压能力。改善器件的可靠性和稳定性。同时，拐角处每个弧形结构的一侧设置一个弧形JTE结构，进一步使得圆角处的电势障垒得以展宽，提高器件的电压调制能力和功率处理能力。
在本发明其中一个实施例中，弧形结构包括：中部圆弧结构4和侧圆弧结构3，有源区层2的四个拐角处均设置有中部圆弧结构4，中部圆弧结构4的两侧设置有侧圆弧结构3。
具体的，每个弧形JTE结构都可以增加电势障垒的宽度，并使其更平顶。这样可以使得电场在圆角处更均匀地分布，减少电场强度的集中。通过多个弧形JTE结构的叠加，可以进一步提高电势障垒的平顶度，从而降低电场强度。
在本发明其中一个实施例中，中部圆弧结构4与侧圆弧结构3的曲率相同，中部圆弧结构4的弧度大于侧圆弧结构3的弧度。
具体的，以中部圆弧结构4为主要圆弧，侧圆弧结构3在中部圆弧结构4两侧，使得中部圆弧结构4与有源区层2的过度更加平滑，同时可以增加圆弧数量，同时使得设置弧形JTE结构相应增加，可增加电势障垒的区域，进一步提高器件的电压调制能力和功率处理能力。
在本发明其中一个实施例中，弧形JTE结构包括：中部弧形JTE结构6和侧弧形JTE结构5，中部弧形JTE结构6设置于中部圆弧结构4的一侧，侧弧形JTE结构5的一侧贴合设置于侧圆弧结构3的一侧。
具体的，多个弧形JTE结构的组合可以有效提高器件的击穿电压，从而增强器件的耐压能力。通过增加电势障垒的展宽，电场强度在圆角处能够更均匀地分布，减少击穿的风险，提高器件的可靠性。由于电势障垒得到了有效的扩展，在正向电压情况下，漏电流得到了更好地抑制。这可以减少漏电流带来的功耗和热量，并提高器件的效率。通过多个弧形JTE结构的组合，可以减少器件中的电场梯度，并降低电压调制带来的畸变。这有助于提高器件的线性特性，使得更准确的信号传输和处理成为可能。
在本发明其中一个实施例中，中部弧形JTE结构6与中部圆弧结构4之间存在间隙。
具体的，由于存在间隙，弧形JTE结构与有源区域之间形成了一个绝缘层，可以有效降低漏电流。这是因为绝缘层可以阻止电流在弧形JTE结构和有源区域之间的漏电，从而减少功耗和热量的损失。
同时，存在间隙可以增加弧形JTE结构与有源区域之间的电势障垒宽度，从而提高器件的耐压能力。电势障垒宽度的增加能够减少电场强度的集中，降低击穿的风险，提高器件的可靠性。
由于间隙产生了电场集中的缓冲作用，可以更好地控制电场分布。这样可以减少电场的泄漏，降低传输过程中的信号失真，从而提高信号传输速度和质量。
而配合侧弧形JTE结构5的一侧贴合设置于侧圆弧结构3的一侧，弧形JTE结构与有源区域的贴合使得器件可以更紧密地组合在一起，减少了器件的尺寸和体积，从而实现更高的集成度，同时侧弧形JTE结构5和中部弧形JTE结构6不贴合，并不会影响到中部弧形JTE结构6的效果，也增加了JTE结构设置的区域，实现更好的对电势障垒宽度的增加效果。
在本发明其中一个实施例中，中部弧形JTE结构6的底端设置有阻挡层8，阻挡层8的底端设置有底端弧形JTE层7。
具体的，在PN结前后添加阻挡层，阻挡层由高禁带材料构成，可以增加击穿电压；同时，阻挡层的存在可以增加器件的击穿电压，减少电流在JTE层之间的击穿现象，提高器件的可靠性和耐压能力，而底端弧形JTE层7可进一步增加电势障垒的宽度，并使其更平顶。
在本发明其中一个实施例中，阻挡层8设置为高禁带材料层。
在本发明其中一个实施例中，衬底层1的顶端设置下沉槽11，下沉槽11设置在中部弧形JTE结构6和有源区层2外周，下沉槽11的截面为“L”型，下沉槽11的内侧均匀设置有高介电强度绝缘材料层10，高介电强度绝缘材料层10的内部设置有导热层9。
在本发明其中一个实施例中，导热层9设置于高介电强度绝缘材料层10的末端，并延伸至高介电强度绝缘材料层10的侧壁，导热层9的顶端与衬底层1的顶面齐平。
在本发明其中一个实施例中，高介电强度绝缘材料层10设置为氧化铝层，导热层9设置为耐高压陶瓷层。
具体的，氧化铝层和耐高压陶瓷层都具有绝缘性能，耐高压陶瓷层能够更好的将下沉槽11内部的热量导出。
在本发明的描述中，需要理解的是，术语“上”、“下”、“左”、“右”等指示方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以及特定的方位构造和操作，因此，不能理解为对本发明的限制。此外，“第一”、“第二”仅由于描述目的，且不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。因此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者多个该特征。本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”“相连”“连接”等应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接连接，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
以上对本发明的一个实施例进行了详细说明，但所述内容仅为本发明的较佳实施例，不能被认为用于限定本发明的实施范围。凡依本发明申请范围所作的均等变化与改进等，均应仍归属于本发明的专利涵盖范围之内。
Claims (10)
1.一种耐高压的平面型半导体装置，其特征在于，包括：
有源区层（2），所述有源区层（2）的四个拐角处设置为弧形结构，所述有源区层（2）的每个拐角处的弧形结构数量设置为三个以上；
衬底层（1），所述衬底层（1）的顶端设置有安装有源区层（2）的安装槽，所述有源区层（2）通过安装槽嵌入衬底层（1）的顶面；
其中，每个所述弧形结构的一侧设置有弧形JTE结构。
2.根据权利要求1所述的一种耐高压的平面型半导体装置,其特征在于，所述弧形结构包括：中部圆弧结构（4）和侧圆弧结构（3），所述有源区层（2）的四个拐角处均设置有中部圆弧结构（4），所述中部圆弧结构（4）的两侧设置有侧圆弧结构（3）。
3.根据权利要求2所述的一种耐高压的平面型半导体装置,其特征在于，所述中部圆弧结构（4）与侧圆弧结构（3）的曲率相同，所述中部圆弧结构（4）的弧度大于侧圆弧结构（3）的弧度。
4.根据权利要求2所述的一种耐高压的平面型半导体装置,其特征在于，所述弧形JTE结构包括：中部弧形JTE结构（6）和侧弧形JTE结构（5），所述中部弧形JTE结构（6）设置于中部圆弧结构（4）的一侧，所述侧弧形JTE结构（5）的一侧贴合设置于侧圆弧结构（3）的一侧。
5.根据权利要求4所述的一种耐高压的平面型半导体装置,其特征在于，所述中部弧形JTE结构（6）与中部圆弧结构（4）之间存在间隙。
6.根据权利要求5所述的一种耐高压的平面型半导体装置,其特征在于，所述中部弧形JTE结构（6）的底端设置有阻挡层（8），所述阻挡层（8）的底端设置有底端弧形JTE层（7）。
7.根据权利要求6所述的一种耐高压的平面型半导体装置,其特征在于，所述阻挡层（8）设置为高禁带材料层。
8.根据权利要求6所述的一种耐高压的平面型半导体装置,其特征在于，所述衬底层（1）的顶端设置下沉槽（11），所述下沉槽（11）设置在中部弧形JTE结构（6）和有源区层（2）外周，所述下沉槽（11）的截面为“L”型，所述下沉槽（11）的内侧均匀设置有高介电强度绝缘材料层（10），所述高介电强度绝缘材料层（10）的内部设置有导热层（9）。
9.根据权利要求8所述的一种耐高压的平面型半导体装置,其特征在于，所述导热层（9）设置于高介电强度绝缘材料层（10）的末端，并延伸至高介电强度绝缘材料层（10）的侧壁，所述导热层（9）的顶端与衬底层（1）的顶面齐平。
10.根据权利要求9所述的一种耐高压的平面型半导体装置,其特征在于，所述高介电强度绝缘材料层（10）设置为氧化铝层，所述导热层（9）设置为耐高压陶瓷层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311338754.3A CN117096178B (zh) | 2023-10-17 | 2023-10-17 | 一种耐高压的平面型半导体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311338754.3A CN117096178B (zh) | 2023-10-17 | 2023-10-17 | 一种耐高压的平面型半导体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN117096178A true CN117096178A (zh) | 2023-11-21 |
| CN117096178B CN117096178B (zh) | 2024-01-16 |
Family
ID=88770253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311338754.3A Active CN117096178B (zh) | 2023-10-17 | 2023-10-17 | 一种耐高压的平面型半导体装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117096178B (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN202839620U (zh) * | 2012-02-29 | 2013-03-27 | 比亚迪股份有限公司 | 一种超级结mosfet元器件 |
| CN103268886A (zh) * | 2013-05-13 | 2013-08-28 | 电子科技大学 | 一种横向高压功率器件的结终端结构 |
| US20140001534A1 (en) * | 2012-07-02 | 2014-01-02 | Shenqing Fang | Apparatus and method for rounded ono formation in a flash memory device |
| CN104134687A (zh) * | 2014-07-08 | 2014-11-05 | 成都星芯微电子科技有限公司 | 一种半导体器件终端环的拐角结构、制造工艺及光掩膜板 |
| CN107170836A (zh) * | 2017-05-17 | 2017-09-15 | 扬州扬杰电子科技股份有限公司 | 元胞版图、元胞结构及碳化硅结势垒肖特基二极管的制作方法 |
| WO2020043927A1 (es) * | 2018-08-31 | 2020-03-05 | Consejo Superior De Investigaciones Científicas | Transistor de efecto de campo de unión, método de obtención y uso del mismo |
-
2023
- 2023-10-17 CN CN202311338754.3A patent/CN117096178B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN202839620U (zh) * | 2012-02-29 | 2013-03-27 | 比亚迪股份有限公司 | 一种超级结mosfet元器件 |
| US20140001534A1 (en) * | 2012-07-02 | 2014-01-02 | Shenqing Fang | Apparatus and method for rounded ono formation in a flash memory device |
| CN103268886A (zh) * | 2013-05-13 | 2013-08-28 | 电子科技大学 | 一种横向高压功率器件的结终端结构 |
| CN104134687A (zh) * | 2014-07-08 | 2014-11-05 | 成都星芯微电子科技有限公司 | 一种半导体器件终端环的拐角结构、制造工艺及光掩膜板 |
| CN107170836A (zh) * | 2017-05-17 | 2017-09-15 | 扬州扬杰电子科技股份有限公司 | 元胞版图、元胞结构及碳化硅结势垒肖特基二极管的制作方法 |
| WO2020043927A1 (es) * | 2018-08-31 | 2020-03-05 | Consejo Superior De Investigaciones Científicas | Transistor de efecto de campo de unión, método de obtención y uso del mismo |
Also Published As
| Publication number | Publication date |
|---|---|
| CN117096178B (zh) | 2024-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10749043B2 (en) | Semiconductor device including a trench structure | |
| KR100878288B1 (ko) | 절연 게이트형 반도체장치 | |
| CN102280493A (zh) | 半导体装置 | |
| US10756193B2 (en) | Gate driver integrated circuit | |
| US8907374B2 (en) | Insulated gate bipolar transistor | |
| CN117096178B (zh) | 一种耐高压的平面型半导体装置 | |
| US20070075376A1 (en) | Semiconductor device | |
| CN110429133B (zh) | 一种绝缘栅双极型晶体管 | |
| WO2022247322A1 (zh) | 横向绝缘栅双极型晶体管 | |
| CN112599587B (zh) | 一种具有缓冲层结构的半导体器件 | |
| CN110212021B (zh) | 一种集成金属氧化物半导体的混合PiN肖特基二极管 | |
| CN115377070A (zh) | 一种低反向导通压降的SiC MOSFET器件 | |
| CN107256857B (zh) | 一种栅金属汇流条芯片结构设计及其制作方法 | |
| CN219144183U (zh) | 一种抑制寄生开启的高速igbt元胞结构 | |
| CN215896410U (zh) | 一种集成肖特基的屏蔽栅沟槽功率半导体结构 | |
| CN215896411U (zh) | 一种集成肖特基的功率器件 | |
| CN116646353B (zh) | 一种二极管esd保护器件、集成电路及电子设备 | |
| CN217062101U (zh) | 功率半导体器件的终端结构 | |
| CN210325809U (zh) | 一种具有浮岛结构的沟槽型垂直氮化镓功率器件 | |
| CN116632059B (zh) | 一种发射极伸入衬底凹槽的igbt芯片 | |
| US20230299143A1 (en) | Semiconductor power device | |
| CN216213474U (zh) | 一种屏蔽栅半导体功率器件 | |
| CN213782021U (zh) | 一种具有缓冲层结构的半导体器件 | |
| CN101355072A (zh) | 门极换流晶闸管 | |
| US20230268405A1 (en) | Trench power semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |