CN117059472A - 半导体元件的制备方法 - Google Patents

半导体元件的制备方法 Download PDF

Info

Publication number
CN117059472A
CN117059472A CN202310204368.9A CN202310204368A CN117059472A CN 117059472 A CN117059472 A CN 117059472A CN 202310204368 A CN202310204368 A CN 202310204368A CN 117059472 A CN117059472 A CN 117059472A
Authority
CN
China
Prior art keywords
layer
isolation layer
plasma oxide
forming
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310204368.9A
Other languages
English (en)
Inventor
林立涵
王治权
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN117059472A publication Critical patent/CN117059472A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本公开提供一种半导体元件的制备方法。首先，具有一导电接触点的一第一隔离层形成在一基底上，以及具有一开口的一第二隔离层形成在该第一隔离层上，其中该开口对应且暴露该导电接触点的一上表面。一导电线结构形成在该开口中，其中一接触孔形成在该第二隔离层与该导电线结构之间，然后一等离子体氧化物层共形地沉积在该基底上。然后，通过使用包含多个带负电荷离子的一水溶液而执行一湿式清洗工艺。一罩盖层形成在该等离子体氧化物层上，该罩盖层填满该接触孔，以及执行一回蚀工艺以移除在该接触孔上的该罩盖层。

Description

半导体元件的制备方法
交叉引用
本申请案主张美国第17/741,589及17/741,619号专利申请案的优先权(即优先权日为“2022年5月11日”)，其内容以全文引用的方式并入本文中。
技术领域
本公开关于一种半导体结构的制备方法。特别涉及一种可避免或减少粒子诱发缺陷的半导体结构的制备方法。
背景技术
半导体元件广泛用于电子产业。半导体元件可具有相对较小的尺寸、多功能特性及/或相对较低的制造成本。半导体元件技术的发展不断进步，新一代半导体元件的设计比上一代更小、更复杂。依据创新产品的要求，元件的数量与密度不断增加，每个元件的尺寸也必须相对应变小。随着元件尺寸的变小，制造方法期间所产生的杂质所引起的缺陷的影响会变得更加严重，并可据此影响制造良率。
上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明揭示本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一实施例提供一种半导体结构的制备方法，包括形成一第一隔离层在一基底上；形成一导电接触点在该第一隔离层中；形成具有一开口的一第二隔离层在该第一隔离层上，该开口暴露该导电接触点的一上表面；形成一导电线结构在该第二隔离层的该开口中，该导电线结构覆盖该导电接触点的该暴露的上表面的一部分，借此形成一接触孔在该第二隔离层与该导电线结构之间；形成一等离子体氧化物层以覆盖该导电线结构、该第二隔离层以及该导电接触点的各暴露的表面；通过使用包含带有多个负电荷离子的一水溶液而执行一湿式清洗工艺；形成一罩盖层在该等离子体氧化物层上，该罩盖层填满该接触孔；以及执行一回蚀工艺以移除在该接触孔上的该罩盖层。
本公开的另一实施例提供一种半导体元件的制备方法，包括形成一绝缘组件在一基底中，该绝缘组件界定一主动区；形成一第一隔离层在该基底上，该第一隔离层具有一位元线接触点；形成一第二隔离层在该第一隔离层上，该第二隔离层具有一位元线开口；形成一位元线结构在该位元线开口中，该位元线结构电性连接到该位元线接触点，且形成一接触孔以围绕该位元线结构并暴露该位元线接触点的一部分；共形地形成一氮化物间隙子层在该位元线结构、该第二隔离层以及该导电接触点上；共形地形成一等离子体氧化物层在该氮化物间隙子层上；以及通过包含带有多个负电荷离子的一水溶液而执行一湿式清洗工艺。
在一些实施例中，该等带负电荷离子选自包含多个碳酸根离子(carbonateions)、碳酸氢根离子(bicarbonate ions)以及其组合的群组。
在一些实施例中，包含带有该等负电荷离子的该水溶液选自包含用二氧化碳溶解的去离子水、用碳酸钠溶解的去离子水、用碳酸氢钠溶解的去离子水，以及其组合的群组。
在一些实施例中，通过使用包括亚磷酸(phosphorus acid)的一湿式蚀刻剂而执行该回蚀工艺。
在一些实施例中，通过使用包括亚磷酸以及硅酸(silicic acid)的一湿式蚀刻剂而执行该回蚀工艺。
在一些实施例中，形成具有一开口的一第二隔离层在该第一隔离层上的该制备方法包括：形成一第二隔离层在该第一隔离层上；以及形成一开口在该第二隔离层中以暴露该导电接触点的一上表面，其中该开口的一宽度大于该导电接触点的该上表面的一宽度。
在一些实施例中，该导电接触点的一上表面完全通过该开口而暴露。
在一些实施例中，形成在该开口中的该接触孔围绕该导电线结构。
在一些实施例中，在形成该等离子体氧化物层之前，该制备方法还包括共形地沉积一氮化物间隙子层在该基底上。
在一些实施例中，该等离子体氧化物层共形地设置在氮化物间隙子层。
在一些实施例中，在执行该湿式清洗工艺之前，该等离子体氧化物层包括在其表面上的多个带正电荷离子。
在一些实施例中，在执行该湿式清洗工艺之后，该等离子体氧化物层在其表面上没有带正电荷离子。
在一些实施例中，通过使用该等离子体氧化物层作为一蚀刻终止层而执行该回蚀工艺。
在一些实施例中，在执行该回蚀工艺以移除在该接触孔上的该罩盖层之后，该等离子体氧化物层在其表面上没有结晶硅酸盐粒子。
在该半导体结构或该半导体元件的该等制备方法中，在该等离子体氧化物层形成之后，使用含有该等负电荷离子的一水溶液进行一湿式清洗工艺。该湿式清洗工艺不仅可以去除化学与粒子杂质，还可以去除该等离子体氧化物层形成期间所产生的多个带正电离子。否则，在该等离子体氧化物层形成期间所形成的该等带正电的离子将与在该后续的回蚀工艺中所产生的该等带负电的离子结合形成未期望的晶体或粒子。通过在该回蚀工艺之前使用该湿式清洗工艺，可避免或减少由未期望的晶体或粒子所引起的缺陷，并且可据此提高制造良率。因此，可以提高该元件的效能。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
当结合附图考虑时，可以通过参考详细描述以及权利要求来获得对本公开的更完整的理解，其中相同的元件编号在整个附图中是代类似的元件。
图1是流程示意图，例示本公开一些实施的半导体结构的制备方法。
图2到图9是剖视示意图，例示本公开一些实施例的半导体结构的制备方法的一或多个阶段。
图10是流程示意图，例示本公开一些实施的半导体元件的制备方法。
图11到图19是剖视示意图，例示本公开一些实施例的半导体元的制备方法的一或多个阶段。
附图标记说明：
10：制备方法
100：制备方法
101：基底
103：第一隔离层
105：导电接触点
107：第二隔离层
109：开口
111：下导电材料层
113：上导电材料层
114：导电线结构
115：下导电线结构
117：上导电线结构
119：接触孔
121：氮化物间隙子层
123：等离子体氧化物层
124：湿式清洗工艺
125：罩盖层
127：重新填满接触孔
201：基底
203：绝缘组件
205：主动区
207：字元线
209：下层
211：上层
213：第一掺杂区
215：第二掺杂区
217：第一隔离层
219：位元线接触点
221：第二隔离层
223：位元线开口
225：下导电材料层
227：上导电材料层
228：位元线结构
229：下位元线结构
231：上位元线结构
233：接触孔
235：氮化物间隙子层
237：等离子体氧化物层
238：湿式清洗工艺
239：罩盖层
241：重新填满接触孔
S11：步骤
S13：步骤
S15：步骤
S17：步骤
S19：步骤
S21：步骤
S23：步骤
S25：步骤
S31：步骤
S33：步骤
S35：步骤
S37：步骤
S39：步骤
S41：步骤
S43：步骤
具体实施方式
以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
本文中使用的术语仅是为了实现描述特定实施例的目的，而非意欲限制本发明。如本文中所使用，单数形式“一(a)”、“一(an)”，及“该(the)”意欲亦包括多个形式，除非上下文中另作明确指示。将进一步理解，当术语“包括(comprises)”及/或“包括(comprising)”用于本说明书中时，该等术语规定所陈述的特征、整数、步骤、操作、元件，及/或组件的存在，但不排除存在或增添一或更多个其他特征、整数、步骤、操作、元件、组件，及/或上述各者的群组。
应当理解，当一元件被称为形成在另一个元件“上(on)”或“上方(over)”时，其可通过生长、沉积、蚀刻、附着、连接或耦接而直接或间接地形成在所给定的元件上。
应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进步性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。
除非内容中另有所指，否则当代表定向(orientation)、布局(layout)、位置(location)、形状(shapes)、尺寸(sizes)、数量(amounts)，或其他测量(measures)时，则如在本文中所使用的例如“同样的(same)”、“相等的(equal)”、“平坦的(planar)”，或是“共面的(coplanar)”等术语(terms)并非必要意指一精确地完全相同的定向、布局、位置、形状、尺寸、数量，或其他测量，但其意指在可接受的差异内，包含差不多完全相同的定向、布局、位置、形状、尺寸、数量，或其他测量，而举例来说，所述可接受的差异可因为制造流程(manufacturing processes)而发生。术语“大致地(substantially)”可被使用在本文中，以表现出此意思。举例来说，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，为精确地相同的、相等的，或是平坦的，或者是其可为在可接受的差异内的相同的、相等的，或是平坦的，而举例来说，所述可接受的差异可因为制造流程而发生。
图1是流程示意图，例示本公开一些实施的半导体结构的制备方法10。制备方法10可避免或显著减少粒子所引起的缺陷。制备方法10可以例如多个步骤来执行。可注意到，制备方法10可包括相同、更多或更少的步骤。可注意到，制备方法10可由一件或多件半导体制造设备或制造工具来执行。在一些实施例中，制备方法10包括多个操作(步骤)S11、S13、S15、S17、S19、S21、S23以及S25。图1的步骤S11到步骤S25是结合下列附图进行详细说明。
图2到图9是剖视示意图，例示本公开一些实施例的半导体结构的制备方法的一或多个阶段。请参考图1及图2，在步骤S11，提供一基底101，以及一第一隔离层103形成在基底101上。基底101可包含一半导体材料，例如硅、掺杂硅、硅锗、绝缘体上覆硅、蓝宝石上覆硅或是碳化硅，但并不以此为限。第一隔离层103可包含氮化硅、氧化硅、氮氧化硅或其组合，但并不以此为限。
请参考图1及图3，在步骤S13，一导电接触点105形成在第一隔离层103中。可形成多个导电接触点(图未示)，但在图3中仅显示一个导电接触点105。请参考图3，制备方法可通过使用一光刻工艺来执行，以图案化第一隔离层103，进而界定导电接触点105的位置。在光刻工艺之后可执行一蚀刻工艺，例如一非等向性干蚀刻工艺，以形成一接触孔(图未示)在第一隔离层103中。在蚀刻工艺之后，通过一沉积工艺而沉积一导电材料层(图未示)在用于形成导电接触点105的接触孔中，举例来说，导电材料层例如铝、铜、钨、钴或其他适合的金属或金属合金，而沉积工艺例如化学气相沉积、物理气相沉积、喷溅或类似工艺。在沉积工艺之后，执行一平坦化工艺，例如化学机械研磨，以移除多于沉积材料，并提供一大致平坦表面给接下来的处理步骤。
请参考图1及图4，在步骤S15，具有一开口109的一第二隔离层107形成在第一隔离层103上，以使导电接触点105的一上表面经由开口109而暴露。多个开口(图未示)可形成在一相对应的导电接触点上，但在图4中仅显示一个开口109。请参考图4，通过形成一第二隔离层107在第一隔离层103上而执行该制备方法。第二隔离层107可包含与第一隔离层103相同的材料，但并不以此为限。一光刻工艺可用于图案化第二隔离层107，以界定开口109的位置。在光刻工艺之后，可执行一蚀刻工艺，例如一非等向性干蚀刻工艺，以形成开口109在第二隔离层107中。开口109可视为一位元线开口。开口109具有一开口，其宽于或大致相同于导电接触点105，以使导电接触点105的一上表面完全通过开口109而暴露。在一些实施例中，开口109的一最小宽度大于导电接触点105的上表面的一宽度。开口109足够宽以有利于在后续步骤中在其中形成一导电线结构。开口109可具有一剖面形状，例如一矩形、一正方形、一上宽下窄的形状，但并不以此为限。开口109亦可具有一类孔形状或类井形状。开口109可具有一倾斜的侧壁、一大致垂直的侧壁，但并不以此为限。
请参考图1、图5及图6，在步骤S17，一导电线结构114形成在第二隔离层107的开口109中，其中导电线结构114覆盖导电接触点105的上表面的一部分，借此形成一接触孔119在第二隔离层107与导电线结构114之间。导电线结构114可为一单层或是一堆叠。在图5及图6中显示包括两个导电材料层的导电线结构114。请参考图5，可执行该制备方法以经由一沉积工艺而形成一下导电材料层111在开口109中以及在第二隔离层107上，并形成一上导电材料层113在下导电材料层111上。下导电材料层111可为一单层，其包括掺杂多晶硅、一金属、一金属硅化物或是一金属化合物，或是其可为一多层，包括上述材料的任何组合，但并不以此为限。上导电材料层113可包括一金属或示一金属化合物，但并不以此为限。一阻障层(图未示)可形成在下导电材料层111与上导电材料层113之间。该阻障层包含氮化钛或是氮化钛钨，但并不以此为限。
请参考图6，可执行该制备方法以通过经由蚀刻工艺依次地图案化上导电材料层113与下导电材料层111而形成具有一下导电线结构115以及一上导电线结构117的一导电线结构114。通过使用一图案化遮罩层(图未示)作为一遮罩而执行一蚀刻工艺，以图案化上导电材料层113以及下导电材料层111。因此，二图案化导电材料层一起形成导电线结构114。下导电线结构115以及上导电线结构117可具有在一维水平延伸的一线形状，或是一类栓塞或一类柱形形状。导电线结构114具有比导电接触点105更窄的一宽度，以便暴露导电接触点105的上表面的一部分。在形成导电线结构114之后，一接触孔119形成在第二隔离层107与导电线结构114之间，并围绕导电线结构114。导电接触点105的上表面亦经由接触孔119而部分暴露。为了避免接触孔119影响该半导体结构的电性或特性，必须在后续步骤中重新填满接触孔119。
请参考图1及图7，在步骤S19及步骤S21，形成一等离子体氧化物层123，以覆盖导电线结构114、第二隔离层107以及导电接触点105的各暴露的表面。在形成等离子体氧化物层123之前，一氮化物间隙子层121可共形地沉积在基底101上，然后等离子体氧化物层123共形地设置在氮化物间隙子层121上。氮化物间隙子层121可形成在导电线结构114的多个侧壁上。氮化物间隙子层121可包含氮化硅。等离子体氧化物层123可包括氧化硅、二氧化硅、氟氧化硅或是氮氧化硅，但并不以此为限。等离子体氧化物层123的制作技术可包含等离子体加强化学气相沉积、高密度等离子体化学气相沉积或是热等离子体化学气相沉积，但并不以此为限。
在等离子体氧化物层123的形成期间，多个带正电荷的离子e+可以被诱导到等离子体氧化物层123的表面。带正电荷的离子e+可为带正电荷的功能基、带正电荷的残基、带正电荷的自由基或类似物。在等离子体氧化物层123的形成期间所产生的带正电荷的离子e+将与带负电荷的离子结合，例如在随后的回蚀工艺中所产生的那些，以形成未预期的晶体或粒子。为了避免随后形成未期望的晶体或粒子，带正电荷的离子e+必须被带负电荷的离子中和。为达此目的，在等离子体氧化物层123形成后，使用含有负电荷离子的水溶液进行湿式清洗工艺124。合适的带负电荷的离子选自碳酸根离子(carbonate ions)、碳酸氢根离子(bicarbonate ions)及其组合。含有负电荷离子的水溶液选自溶解有二氧化碳的去离子水、溶解有碳酸钠的去离子水、溶解有碳酸氢钠的去离子水及其组合。水溶液中带负电荷离子的数量或浓度足以中和等离子体氧化物层123的表面上的带正电荷离子。在执行湿式清洗工艺之后，等离子体氧化物层123上的带正电荷离子或其他杂质的数量可明显减少，或等离子体氧化物层123的表面大致上没有或没有带正电荷离子。
请参考图1及图8，在步骤S23，一罩盖层125形成在等离子体氧化物层123上，且罩盖层填充到接触孔119中。罩盖层125形成在接触孔119中以及在等离子体氧化物层123上。罩盖层125是足够厚，使得接触孔119被完全重新填满。罩盖层125可包含氮化硅或类似物。
请参考图1及图9，在步骤S25，执行一回蚀工艺以移除在接触孔119上的罩盖层125。执行回蚀工艺以移除罩盖层125，直到等离子体氧化物层123暴露为止，并形成一重新填满接触孔127。等离子体氧化物层123用于当作一蚀刻终止层。重新填满接触孔127的表面为一大致平坦表面。通过使用包括亚磷酸(phosphorus acid)的一湿式蚀刻剂而执行回蚀工艺。回蚀工艺在温度超过约160℃，例如约165℃的浸浴中用热磷酸蚀刻执行的一非等向性移除工艺。由于可实现的选择性要低得多，所以不能使用干式(等离子体)蚀刻。在回蚀工艺之前，可以执行一预湿式清洗。在湿式回蚀工艺期间，罩盖层125对等离子体氧化物层123的选择性可能在回蚀工艺期间发生变化，因此较佳者，将硅酸盐离子源HSiO3-添加到磷酸浴中以有助于确保非常高的氮化物对氧化物的选择性。为了提高氮化物对氧化物的选择性，可以在磷酸浴中增加硅酸盐源的浓度，其亦可避免氧化物的损失。已经发现，氧化物的蚀刻率是由硅酸的浓度所决定，而硅酸的浓度对氮化物的蚀刻率基本上没有影响。通过用硅酸预先加载镀液，氮化物对氧化物的选择性非常良好。硅酸盐源可维一液体，例如四乙氧基硅烷(TEOS)。硅酸可溶解于热磷酸中以产生多个硅酸盐离子。
然而，硅酸盐源所增加的数量可能会增加形成未预期的晶体或粒子的机会。未预期的晶体或粒子的数量取决于热磷酸浴中的硅酸盐离子的浓度。因此，在热磷酸中蚀刻后，带负电荷的硅酸盐离子可与带正电荷的离子键合，在半导体结构的表面上形成电中性材料，即未预期的结晶硅酸盐粒子。未预期的结晶硅酸盐粒子可能导致缺陷并影响半导体结构的电性或其他特性。为了避免这种情况，请参考图7，湿式清洗工艺124必须在形成等离子体氧化物层123之后进行，以去除带正电荷的离子。请再参考图9，在执行回蚀工艺之后，暴露的等离子体氧化物层123在其表面上大致上没有或没有结晶硅酸盐粒子。通过在回蚀工艺之前使用湿式清洗工艺，可以避免在后续工艺中产生缺陷，并且暴露的等离子体氧化物层123的表面不会受到损伤。由于可有效避免或减少由未预期的晶体或粒子所引起的缺陷，因此可提高制造良率。
图10是流程示意图，例示本公开一些实施的半导体元件的制备方法100。制备方法100可避免或显著减少粒子所引起的缺陷。制备方法100可例如多个步骤来执行。可注意到，制备方法10可包括相同、更多或更少的步骤。可注意到，制备方法100可由一件或多件半导体制造设备或制造工具来执行。在一些实施例中，制备方法100包括多个操作(步骤)S31、S33、S35、S37、S39、S41以及S43。图10的步骤S31到步骤S43是结合下列附图进行详细说明。
图11到图19是剖视示意图，例示本公开一些实施例的半导体元的制备方法的一或多个阶段。在一些实施例中，图11到图19中的一些事对应到图2到图9，并且在这些附图中，省略关于相同部件或元件的类似描述。请参考图10及图11，在步骤S31，界定一主动区205的一绝缘组件203形成在一基底201中。当在附图中显示两个隔离组件203以及一个主动区205时，则应当理解，基底201可包括任何合适数量的隔离组件203以及主动区205。其他部件或元件可包括该半导体元件中的任何合适数量。在一剖视图中，多个隔离组件203是彼此分离，并界定出多个主动区205。可通过执行一浅沟隔离(STI)工艺实现该等隔离组件203的形成。多个隔离组件203可包含一隔离材料，例如诸如氧化硅、氮化硅、氮氧化硅、氧化氮化硅或掺氟硅酸盐，但并不以此为限。
请参考图10及图12，一字元线207可形成在基底201中。当在附图中显示两条字元线207时，则应当理解，基底201可包括任何合适数量的字元线207。在一些实施例中，每一条字元线207可包括一下层209以及一上层211。举例来说，该等下层209可包含氧化硅、氮氧化硅、氧化氮化硅或是氮化硅，但并不以此为限。举例来说，上层211可包含掺杂多晶硅、金属材料、金属硅化物，但并不以此为限。然后，多个掺杂区可形成在基底201的该等主动区205中。多个掺杂区可包括一第一掺杂区213以及一第二掺杂区215。第一掺杂区213设置在二相邻的字元线207之间。该等第二掺杂区215分别设置在多个绝缘组件203与多个字元线207之间。第一掺杂区213与该等第二掺杂区215分别掺杂有一掺杂物，例如磷、砷或锑。
请参考图10及图13，在步骤S33，一第一隔离层217形成在基底201上，以及一位元线接触点219形成在第一隔离层217上。位元线接触点219设置在基底201的第一掺杂区213上。位元线接触点219设置在第一掺杂区213上且电性连接到第一掺杂区213。
请参考图10及图14，在步骤S35，具有一位元线开口223的一第二隔离层221形成在第一隔离层217上，以使位元线接触点219的一上表面经由位元线开口223而暴露。请参考图14，通过形成一第二隔离层221在第一隔离层217上而执行该制备方法。一光刻工艺可用于图案化该第二隔离层221以界定位元线开口223的位置。在光刻工艺之后，可执行一蚀刻工艺，例如一非等向性蚀刻工艺，以形成位元线开口223在第二隔离层221中。位元线开口223可视为一位元线开口。位元线开口223具有比该导电接触点更宽或大致相同的一宽度，以使位元线接触点219的一上表面完全通过位元线开口223而暴露。在一些实施例中，位元线开口223的一最小宽度大于位元线接触点219的上表面的一宽度。位元线开口223足够宽以有利于在后续步骤中在其中形成一导电线结构。位元线开口223可具有一剖面形状，例如一矩形、一正方形、一上宽下窄的形状，但并不以此为限。位元线开口223的下表面的一宽度大致上等于或大于位元线接触电219的上表面的一宽度。位元线开口223亦可具有一类孔形状或类井形状。位元线开口223可具有一倾斜的侧壁、一大致垂直的侧壁，但并不以此为限。
请参考图10、图15及图16，在步骤S37，一位元线结构228形成在第二隔离层221的位元线开口223中，其中位元线结构228覆盖位元线接触点219的上表面的一部分，借此形成一接触孔233在第二隔离层221与位元线结构228之间。位元线结构228可为一单层或是一堆叠。在图15及图16中显示包括两个导电材料层的位元线结构228。请参考图15，可执行该制备方法以经由一沉积工艺而形成一下导电材料层225在位元线开口223中以及在第二隔离层221上，以及形成一上导电材料层227在下导电材料层225上。下导电材料层225可为一单层，包括掺杂多晶硅、一金属、一金属硅化物或是一金属化合物，或者是其可为一多层，包括上述材料的任何组合，但并不以此为限。上导电材料层227可包括一金属或一金属化合物，但并不以此为限。一阻障层(图未示)可形成在下导电材料层225与上导电材料层227之间。阻障层包含氮化钛或是氮化钛钨，但并不以此为限。
请参考图16，可执行该制备方法以经由一蚀刻工艺而通过依次图案化上导电材料层227以及下导电材料层225而形成具有一下位元线结构229以及一上位元线结构231的一位元线结构228。通过使用一图案化遮罩层(图未示)作为一遮罩而执行一蚀刻工艺，以图案化上导电材料层227以及下导电材料层225。因此，二图案化的导电材料层一起形成位元线结构228。下位元线结构229与上位元线结构231可具有在一为水平延伸的一线形状，或是一类栓塞或是类柱形形状。位元线结构228可具有避位元线接触点219更窄的一宽度，以便暴露位元线接触点219的上表面的一部分。在形成位元线结构228之后，一接触孔233形成在第二隔离层221与位元线结构228之间并围绕位元线结构228。位元线接触点219的上表面亦部分经由接触孔233而暴露。为了避免接触孔233影响该半导体结构的电性或特性，必须在后续步骤中重新填满接触孔233。
请参考图10及图17，在步骤S39及步骤S41，一氮化物间隙子层235共形地形成在位元线结构228、第二隔离层221以及位元线接触点219上，然后一等离子体氧化物层237共形地形成在氮化物间隙子层235上。氮化物间隙子层235可形成在位元线结构228的各侧壁上。氮化物间隙子层235可包含氮化硅。等离子体氧化物层237可包括氧化硅、二氧化硅、氟氧化硅或是氮氧化硅，但并不以此为限。等离子体氧化物层237的制作技术可包含等离子体加强化学气相沉积、高密度等离子体化学气相沉积或是热等离子体化学气相沉积，但并不以此为限。
在形成等离子体氧化物层237期间，多个带正电荷离子e+可诱导到等离子体氧化物层123的表面。该等带正电荷离子e+可为带正电荷的功能基、带正电荷的残基、带正电荷的自由基或类似物。在等离子体氧化物层237的形成期间所产生的带正电荷的离子e+将与带负电荷的离子结合，例如在随后的回蚀工艺中所产生的那些，以形成未预期的晶体或粒子。为了避免随后形成未期望的晶体或粒子，带正电荷的离子e+必须被带负电荷的离子中和。为达此目的，在等离子体氧化物层237形成后，使用含有负电荷离子的水溶液进行湿式清洗工艺238。合适的带负电荷的离子选自碳酸根离子(carbonate ions)、碳酸氢根离子(bicarbonate ions)及其组合。含有负电荷离子的水溶液选自溶解有二氧化碳的去离子水、溶解有碳酸钠的去离子水、溶解有碳酸氢钠的去离子水及其组合。水溶液中带负电荷离子的数量或浓度足以中和等离子体氧化物层237的表面上的带正电荷离子。在执行湿式清洗工艺之后，等离子体氧化物层237上的带正电荷离子或其他杂质的数量可明显减少，或等离子体氧化物层237的表面大致上没有或没有带正电荷离子。
请参考图17及图18，该制备方法还包括形成一罩盖层239在等离子体氧化物层237上，且罩盖层填充到接触孔233中。罩盖层239形成在接触孔233中以及在等离子体氧化物层237上。罩盖层239足够厚以便完全重新填满接触孔233。罩盖层239可包含氮化硅或类似物。
请参考图19，该制备方法还包括执行一回蚀工艺以移除在接触孔233上的罩盖层239。执行该回蚀工艺以移除罩盖层239，直到等离子体氧化物层237暴露并形成一重新填满接触孔241为止。等离子体氧化物层237用来作为一蚀刻终止层。重新填满接触孔241的表面为一大致平坦表面。通过使用包括亚磷酸的一湿式蚀刻剂而执行该回蚀工艺。该蚀刻工艺是在温度超过约160℃，例如约165℃的浸浴中用热磷酸蚀刻执行的一非等向性移除工艺。在回蚀工艺之前，可以执行一预湿式清洗。在湿式回蚀工艺期间，罩盖层239对等离子体氧化物层237的选择性可能在回蚀工艺期间发生变化，因此较佳者，将硅酸盐离子源HSiO3-添加到磷酸浴中以有助于确保非常高的氮化物对氧化物的选择性。由于图17中所示的湿式清洗工艺238已经去除在形成等离子体氧化物层237期间所产生的带正电荷离子e+，所以在回蚀工艺中将不会形成未预期的结晶硅酸盐粒子。请参考图19，在执行回蚀工艺之后，暴露的等离子体氧化物层237在其表面上大致上没有或没有结晶硅酸盐粒子。通过在回蚀工艺之前使用湿式清洗工艺，可避免在后续工艺中产生缺陷，并且暴露的等离子体氧化物层237的表面不会被损坏。由于可有效避免或减少由未预期的晶体或粒子所引起的缺陷，因此可以提高制造良率。
在该半导体结构或该半导体元件的该等制备方法中，在该等离子体氧化物层形成之后，使用含有该等负电荷离子的一水溶液进行一湿式清洗工艺。该湿式清洗工艺不仅可以去除化学与粒子杂质，还可以去除该等离子体氧化物层形成期间所产生的多个带正电离子。因此，在形成该等离子体氧化次层时所形成的带正电荷的离子将不会在后续的工艺中存在，且不会在后续的回蚀工艺中将带正电荷的离子与带负电荷的离子结合而产生未预期的晶体或粒子。通过在该回蚀工艺之前使用该湿式清洗工艺，可避免或减少由未期望的晶体或粒子所引起的缺陷，并且可据此提高制造良率。
与现有技术相比，本公开的制造程序克服了避免或减少粒子所引起的缺陷。因此，可加强元件效能。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本申请案的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本申请案的权利要求内。

Claims (14)

1.一种半导体结构的制备方法，包括：
形成一第一隔离层在一基底上；
形成一导电接触点在该第一隔离层中；
形成具有一开口的一第二隔离层在该第一隔离层上，该开口暴露该导电接触点的一上表面；
形成一导电线结构在该第二隔离层的该开口中，该导电线结构覆盖该导电接触点的该暴露的上表面的一部分，借此形成一接触孔在该第二隔离层与该导电线结构之间；
形成一等离子体氧化物层以覆盖该导电线结构、该第二隔离层以及该导电接触点的各暴露的表面；
通过使用包含带有多个负电荷离子的一水溶液而执行一湿式清洗工艺；
形成一罩盖层在该等离子体氧化物层上，该罩盖层填满该接触孔；以及
执行一回蚀工艺以移除在该接触孔上的该罩盖层。
2.如权利要求1所述的半导体结构的制备方法，其中该等带负电荷离子选自包含多个碳酸根离子、碳酸氢根离子以及其组合的群组。
3.如权利要求1所述的半导体结构的制备方法，其中包含带有该等负电荷离子的该水溶液选自包含用二氧化碳溶解的去离子水、用碳酸钠溶解的去离子水、用碳酸氢钠溶解的去离子水，以及其组合的群组。
4.如权利要求1所述的半导体结构的制备方法，其中通过使用包括亚磷酸的一湿式蚀刻剂而执行该回蚀工艺。
5.如权利要求4所述的半导体结构的制备方法，其中该亚磷酸包括多个硅酸盐离子。
6.如权利要求1所述的半导体结构的制备方法，其中形成具有一开口的一第二隔离层在该第一隔离层上包括：
形成一第二隔离层在该第一隔离层上；以及
形成一开口在该第二隔离层中以暴露该导电接触点的一上表面，其中该开口的一宽度大于该导电接触点的该上表面的一宽度。
7.如权利要求6所述的半导体结构的制备方法，其中该导电接触点的一上表面完全通过该开口而暴露。
8.如权利要求1所述的半导体结构的制备方法，其中该接触孔围绕该导电线结构。
9.如权利要求1所述的半导体结构的制备方法，其中在形成该等离子体氧化物层之前，该制备方法还包括共形地沉积一氮化物间隙子层在该基底上。
10.如权利要求9所述的半导体结构的制备方法，其中该等离子体氧化物层共形地设置在氮化物间隙子层。
11.如权利要求1所述的半导体结构的制备方法，其中在执行该湿式清洗工艺之前，该等离子体氧化物层包括在其表面上的多个带正电荷离子。
12.如权利要求11所述的半导体结构的制备方法，其中在执行该湿式清洗工艺之后，该等离子体氧化物层在其表面上没有带正电荷离子。
13.如权利要求1所述的半导体结构的制备方法，其中通过使用该等离子体氧化物层作为一蚀刻终止层而执行该回蚀工艺。
14.如权利要求13所述的半导体结构的制备方法，其中在执行该回蚀工艺以移除在该接触孔上的该罩盖层之后，该等离子体氧化物层在其表面上没有结晶硅酸盐粒子。
CN202310204368.9A 2022-05-11 2023-03-06 半导体元件的制备方法 Pending CN117059472A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US17/741,619 US20230369105A1 (en) 2022-05-11 2022-05-11 Method for manufacturing semiconductor device
US17/741,619 2022-05-11
US17/741,589 2022-05-11

Publications (1)

Publication Number Publication Date
CN117059472A true CN117059472A (zh) 2023-11-14

Family

ID=88661473

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202310204368.9A Pending CN117059472A (zh) 2022-05-11 2023-03-06 半导体元件的制备方法
CN202310279217.XA Pending CN117059567A (zh) 2022-05-11 2023-03-21 半导体元件的制备方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202310279217.XA Pending CN117059567A (zh) 2022-05-11 2023-03-21 半导体元件的制备方法

Country Status (2)

Country Link
US (1) US20230369105A1 (zh)
CN (2) CN117059472A (zh)

Also Published As

Publication number Publication date
CN117059567A (zh) 2023-11-14
US20230369105A1 (en) 2023-11-16

Similar Documents

Publication Publication Date Title
US11121256B2 (en) Semiconductor device integrating backside power grid and related integrated circuit and fabrication method
CN102148236B (zh) 半导体元件及其制造方法
CN110176443A (zh) 用于减小接触电阻的双金属通孔
JP2006526509A5 (zh)
JP2011530812A (ja) シリコン貫通ビアおよびこれを製作する方法
CN112563273B (zh) 半导体元件及其制备方法
CN109801914A (zh) 衬底和隔离结构之间的蚀刻停止层
CN112563274B (zh) 半导体元件及其制备方法
CN101140852A (zh) 形成精细图形的方法
US20120098132A1 (en) Semiconductor device and method of manufacturing the same
US7649218B2 (en) Lateral MOS transistor and method for manufacturing thereof
CN112582416A (zh) 具有纳米线接触点的半导体元件及其制备方法
CN117059472A (zh) 半导体元件的制备方法
TWI826174B (zh) 半導體元件的製備方法
US20230369104A1 (en) Method for manufacturing semiconductor device
CN110571189B (zh) 导电插塞及其形成方法、集成电路
CN114334958A (zh) 半导体结构与其形成方法
TWI841057B (zh) 半導體元件的製備方法
CN117153772A (zh) 半导体元件的制备方法
US12034076B2 (en) Semiconductor device integrating backside power grid and related integrated circuit and fabrication method
CN109300847A (zh) 半导体结构及其形成方法
EP4080557A1 (en) Semiconductor devices and methods of manufacturing the same
TW202349519A (zh) 半導體元件的製備方法
CN114156228A (zh) 半导体结构及其形成方法
US20070148877A1 (en) Semiconductor device and method for fabricating the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination