CN117012804A - 半导体器件和用于制造半导体器件的方法 - Google Patents

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R·埃尔佩特
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Abstract

一种半导体器件(10)包括晶体管(120)。所述晶体管(120)包括在半导体衬底(100)中形成且在第一水平方向上延伸的多个栅沟槽(111)。所述栅沟槽(111)将所述半导体衬底(100)图案化成脊(114)，所述脊(114)被分别布置在两个邻近栅沟槽(111)之间。所述晶体管进一步包括在所述栅沟槽中的至少一个中布置的栅电极(110)、第一导电类型的源区(124)、沟道区(122)、以及所述第一导电类型的漂移区(126)。所述源区(124)、所述沟道区(122)、和所述漂移区(126)的部分被布置在所述脊(114)中。所述栅电极(110)与所述沟道区(122)和所述漂移区(126)绝缘。所述沟道区(122)包括第二导电类型的掺杂部分，并且所述掺杂部分的掺杂浓度在与所述第一水平方向相交的从与所述栅电极接近的区到所述脊的中央部分的第二水平方向上降低。

Description

半导体器件和用于制造半导体器件的方法
技术领域
本公开的示例涉及半导体器件，具体涉及包括晶体管的半导体器件和制造半导体器件的方法。
背景技术
广泛地使用晶体管，其中栅电极被布置在与沟道区邻近的沟槽中。正在作出进一步改进这些晶体管的特性的尝试。
本申请涉及包括改进的晶体管的半导体器件，该改进的晶体管可以被有益地应用于例如碳化硅衬底。
发明内容
根据示例，一种半导体器件包括晶体管，所述晶体管包括在半导体衬底中形成且在第一水平方向上延伸的多个栅沟槽。所述栅沟槽将所述半导体衬底图案化成脊，所述脊被分别布置在两个邻近栅沟槽之间。所述晶体管进一步包括在所述栅沟槽中的至少一个中布置的栅电极、第一导电类型的源区、沟道区、以及所述第一导电类型的漂移区。所述源区、所述沟道区、和所述漂移区的部分被布置在所述脊中。所述栅电极与所述沟道区和所述漂移区绝缘。所述沟道区包括第二导电类型的掺杂部分，并且所述掺杂部分的掺杂浓度在与所述第一水平方向相交的从与所述栅电极接近的区到所述脊的中央部分的第二水平方向上降低。
根据示例，制造包括晶体管的半导体器件的方法包括：在半导体衬底中形成栅沟槽。所述栅沟槽在第一水平方向上延伸。所述栅沟槽将所述半导体衬底图案化成脊。所述脊被分别布置在两个邻近栅沟槽之间。所述方法进一步包括：形成第一导电类型的源区；形成沟道区；以及形成所述第一导电类型的漂移区。所述源区、所述沟道区、和所述漂移区的部分被形成在所述脊中。形成所述沟道区包括：利用第二导电类型的掺杂剂对所述脊的部分进行掺杂，使得掺杂部分的掺杂浓度在与所述第一水平方向相交的从与所述栅电极接近的区到所述脊的中央部分的第二水平方向上降低。所述方法进一步包括：在所述栅沟槽中形成栅电极。所述栅电极与所述沟道区和所述漂移区绝缘。
本领域技术人员将在阅读了以下具体实施方式时以及在查看了附图时认识到附加特征和优势。
附图说明
附图被包括以提供实施例的进一步理解，且被并入到本说明书中并构成本说明书的部分。附图图示了碳化硅器件和制造碳化硅器件的方法的实施例，且与描述一起服务于解释实施例的原理。在以下具体实施方式和权利要求书中描述进一步实施例。
图1示出了根据示例的半导体器件的示意垂直横截面视图。
图2A示出了根据示例的半导体器件的部分的水平横截面视图。
图2B示出了根据示例的半导体器件的部分的垂直横截面视图。
图2C至2E示出了根据示例的半导体器件的另外部分的横截面视图。
图3A示出了根据示例的半导体器件的部分的水平横截面视图。
图3B至3D示出了根据示例的半导体器件的部分的垂直横截面视图。
图4A和4B示出了根据示例的在器件的不同垂直位置处取得的半导体器件的水平横截面视图。
图4C至4F分别示出了在不同位置处且沿不同方向取得的半导体器件的垂直横截面视图。
图5A至5E图示了根据示例的制造半导体器件的方法的工艺。
图6A至6F图示了根据进一步示例的制造半导体器件的方法的工艺。
图7A至7F图示了根据再进一步示例的制造半导体器件的工艺。
图8总结了根据示例的方法。
图9A至9C图示了根据进一步示例的半导体器件的横截面视图。
图10A至10C图示了根据进一步示例的半导体器件的横截面视图。
具体实施方式
在以下具体实施方式中，参考附图，这些附图形成以下具体实施方式的部分，并且在这些附图中作为图示而示出了其中可实践本发明的具体实施例。应当理解，可以利用其他实施例，并且在不脱离本发明的范围的情况下可以作出结构或逻辑改变。例如，针对一个实施例而图示或描述的特征可以在其他实施例上使用或结合其他实施例而使用，以产生又一实施例。意图在于，本发明包括这种修改和变型。使用不应被理解为限制所附权利要求书的范围的具体语言来描述示例。附图不是按比例绘制的，而是仅用于图示性目的。为了清楚，已经通过不同附图中的对应附图标记来指明相同元件，如果未以其他方式声明的话。
术语“具有”、“包含”、“包括”、“含有”等等是开放的，并且这些术语指示存在所声明的结构、元件或特征，但不排除存在附加元件或特征。冠词“一”、“一个”和“该”意在包括复数以及单数，除非上下文以其他方式清楚地指示。
针对物理尺寸而给出的范围包括边界值。例如，针对从a到b的参数y的范围读作a≤y≤b。具有至少c的值的参数y读作c≤y，并且具有至多d的值的参数y读作y≤d。
术语“在……上”不应被理解为仅意指“直接在……上”。而是，如果一个元件被定位“在”另一元件“上”(例如，层“在”另一层“上”或者“在”衬底或半导体主体“上”)，则另外的部件(例如，另外的层)可以被定位在这两个元件之间(例如，另外的层可以被定位在层与衬底之间，如果该层“在”所述衬底“上”的话)。
遍及本说明书，描述了场效应晶体管的晶体管单元的元件。一般地，场效应晶体管可以包括并联连接的多个晶体管单元。例如，每个单个晶体管单元可以包括单个栅电极、单个沟道区和另外部件。单个晶体管单元的栅电极可以被连接(例如，电连接)和/或由相同材料形成。例如，单个晶体管单元的栅电极可以连接到公共端子，例如栅极端子。单个晶体管单元的另外部件(例如，源区)可以分别连接到公共源极端子。单个晶体管单元的再另外部件(例如，漂移区)可以是在晶体管单元中的至少一些之间共享的。本说明书主要描述了单个晶体管单元的功能和结构。如应当容易理解的那样，该描述可以同样适用于另外的单个晶体管单元。将晶体管的一般元件和凭借单个晶体管单元的元件进行的结构实现进行合并的描述(诸如，“在栅沟槽中布置的栅电极”)意在表示相应晶体管单元的单个栅电极被布置在相应栅沟槽中。
半导体器件的示例包括晶体管。晶体管包括在半导体衬底中形成且在第一水平方向上延伸的多个栅沟槽。栅沟槽将半导体衬底图案化成脊。脊被分别布置在两个邻近栅沟槽之间。晶体管进一步包括在栅沟槽中的至少一个中布置的栅电极。
根据示例，栅沟槽和栅电极可以是沿第一水平方向中断的。此外，邻近栅沟槽的栅电极可以是电连接的，例如凭借在栅沟槽上面(例如，在脊上面)布置的导电材料。例如，这可以是在半导体器件的中央部分中完成的。根据进一步示例，邻近栅沟槽的栅电极可以在边缘部分中或在半导体器件的任何其他合适位置处电连接。
半导体器件可以进一步包括第一导电类型的源区、沟道区、以及第一导电类型的漂移区。源区、沟道区、和漂移区的部分被布置在脊中。
从源区到漂移区的电流路径可以在半导体衬底的深度方向上延伸。例如，深度方向可以对应于垂直方向，例如z方向。根据进一步实施例，深度方向可以是与垂直方向不同的方向。一般地，深度方向是与横向或水平方向不同的方向。例如，深度方向可以具有与横向方向垂直的分量。例如，深度方向可以相对于垂直方向而倾斜。
根据进一步示例，电流路径可以具有水平方向上的分量。例如，源区可以被布置在半导体衬底的第一主要表面处。半导体器件可以进一步包括：漏区，其可以被布置在半导体衬底的第二主要表面处或者是邻近于半导体衬底的第二主要表面布置的。第二主要表面可以不同于第一主要表面。作为示例，从源区到漏区的电流路径可以具有水平分量。例如，从源区到漂移区的电流路径可以具有水平分量。从源区到漏区的电流路径可以进一步具有垂直分量。
根据进一步示例，源区可以被布置在半导体衬底的第一主要表面处。半导体器件可以进一步包括半导体衬底的第一主要表面处的漏区。根据该示例，从源区到漂移区的电流路径在水平方向上延伸。进一步地，从源区到漏区的电流路径可以在水平方向上延伸。例如，电流路径可以排他地在水平方向上延伸，而没有垂直分量。
如本公开内采用的术语“脊”意在表示具有两个侧壁和侧壁之间的顶部分的结构。侧壁在深度方向上延伸。例如，侧壁可以相对于垂直方向而倾斜。根据进一步解释，术语“脊”还可以被理解成实现“鳍”。由于晶体管的沟道被布置在脊内，因此晶体管也被称作“鳍FET”。
本文描述的晶体管可以具体包括IGFET(“绝缘栅场效应晶体管”)。IGFET是包括MOSFET(“金属氧化物半导体FET”)的电压控制器件以及包括基于掺杂半导体材料的栅电极和/或包括不基于或不排他地基于氧化物的栅极电介质的其他FET。如应当清楚理解的那样，另外的晶体管可以与IGBT(“绝缘栅双极晶体管”)相关。
栅电极可以与沟道区和漂移区绝缘。例如，栅电极可以凭借栅极电介质(诸如例如氧化硅、氮化硅或这些材料的组合)而与沟道区和漂移区绝缘。根据进一步示例，可以使用任何其他电介质材料，例如高k电介质。
沟道区可以包括第二导电类型的掺杂部分。掺杂部分的掺杂浓度在与第一水平方向相交的从与栅电极接近的区到脊的中央部分的第二水平方向上降低。术语“脊的中央部分”指代沿第二水平方向测量的中央部分。
由此，脊内的掺杂分布可以不同于恒定掺杂分布。更详细地，第二导电类型的掺杂剂的浓度在脊与例如栅极电介质之间的界面处具有其最大值。进一步地，第二导电类型的掺杂剂的掺杂浓度在脊的中央部分中具有其最小值。
根据示例，沟道区可以在脊的中央部分中进一步包括第一导电类型的掺杂部分。在该情况下，脊的中央可以具有与第一导电类型的掺杂相对应的负p掺杂。
例如，掺杂分布可以被选择成使得沟道区具有第二导电类型的净掺杂。更详细地，
脊的中央部分具有第二导电类型(例如，p型)的比边缘部分低的掺杂浓度。因此，将p型称作第二导电类型，导带在中央处比在界面处具有更低能量。由此，当例如正栅电压被应用时，比在脊的中央处更难将电子吸引到界面。这导致脊的中央处的提高的电子密度，且因而导致更大电导率。
由于在脊的中央部分中利用第二导电类型对脊进行轻掺杂，因此与均匀掺杂的沟道区相比，较低掺杂级别导致较大电子移动性。这甚至进一步增强了电导率。
当沟道区在脊的中央部分中进一步包括第一导电类型的掺杂部分时，达到针对脊的甚至更大宽度的有效移动性的增强是可能的。由此，可以进一步改进晶体管的特性。更详细地，当宽度不太大(例如，小于200nm)时，晶体管可以保持通常关断。同时，在接通状态中提供大电导率。例如，可以通过第一和第二导电类型的掺杂的经调整的设计以及适当沟道长度来增强短路鲁棒性。
在以下描述中使用的术语“晶片”、“衬底”或“半导体衬底”可以包括具有半导体表面的任何基于半导体的结构。晶片和结构应被理解成包括硅、绝缘体上硅(SOI)、蓝宝石上硅(SOS)、掺杂和非掺杂半导体、由基础半导体基金会支持的硅外延层、以及其他半导体结构。半导体不必是硅基的。半导体也可以是硅锗、锗或砷化镓。
根据进一步示例，半导体衬底可以是碳化硅(SiC)衬底。根据示例，碳化硅衬底可以具有六方晶格，该六方晶格具有c平面和另外主要平面。该另外主要平面可以包括a平面或m平面。
作为示例，碳化硅衬底的材料可以是任何六角多型的结晶碳化硅，例如2H-SiC、4H-SiC或6H-SiC。除主要成分硅和碳外，碳化硅主体还可以包括掺杂剂，例如氮N、磷P、铍Be、硼B、铝Al和/或镓Ga。碳化硅衬底可以包括另外的杂质，例如氢、氟和/或氧。碳化硅衬底可以包括通过外延而生长的碳化硅层，或由通过外延而生长的碳化硅层构成。
碳化硅衬底可以具有相同形状和大小的两个实质上平行的主要表面以及将两个主要表面的边缘相连接的横向表面区域。例如，碳化硅衬底可以具有带有或没有圆形边缘的多边形(例如，矩形或六边形)棱柱、直圆柱体或略斜圆柱体的形状，其中侧面中的一些可以以至多8°、至多5°或至多3°的角度倾斜。
碳化硅衬底的前侧处的第一主要表面可以是平面的或有棱纹的(ribbed)。第一主要表面的平均表面平面沿水平方向延伸。平面第一主要表面的平均表面平面与平面第一主要表面相同。有棱纹的第一主要表面的平均表面平面由有棱纹的第一主要表面的平面最小二乘平面定义。平面最小二乘平面的位置和取向被定义成使得有棱纹的第一主要表面的表面点从平面最小二乘平面的偏差的平方和具有最小值。
碳化硅衬底可以沿由水平方向横跨的平面水平地延伸。相应地，碳化硅主体可以具有沿两个水平方向的表面延伸，且可以具有沿与水平方向垂直的垂直方向的厚度。换言之，垂直方向垂直于到平均表面平面上的表面法线。
术语“第一水平方向”和“第二水平方向”定义相交的水平方向。尽管图中的一些——作为图示——示出了x方向和y方向作为第一和第二水平方向的示例，但应当清楚理解，第一水平方向和第二水平方向不需要彼此垂直。术语“深度方向”定义具有与平均表面平面垂直的分量的方向。术语“深度方向”涵盖垂直方向和与水平方向不同的任何其他方向。
c平面是{0001}晶格平面。另外的主要平面可以包括a平面(晶格平面的{11-20}族)和m平面(晶格平面的{1-100}族)。a平面包括六个不同取向的晶格平面(11-20)、(1-210)、(-2110)、(-1-120)、(-12-10)和(2-1-10)。m平面包括六个不同取向的晶格平面(1-100)、(10-10)、(01-10)、(-1100)、(-1010)和(0-110)。
碳化硅衬底的平均表面平面可以以离轴角倾斜到c平面。换言之，c轴可以以离轴角倾斜到垂直方向。离轴角可以处于从2度到8度的范围内，例如处于从3度到5度的范围内。特别地，离轴角可以是近似4度。例如，c轴可以倾斜，使得由垂直方向和c轴横跨的平面平行于<11-20>方向。根据另一示例，c轴可以倾斜，使得由垂直方向和c轴横跨的平面平行于<1-100>方向。在碳化硅衬底的背侧处，碳化硅衬底的第二主要表面可以平行于或近似平行于前侧处的平均表面平面而延伸。
碳化硅衬底可以包括具有柱侧壁的柱状部分。作为示例，柱侧壁的数目可以是四、五或六。在一些示例中，柱状部分的形状可以是或可以近似于棱柱或棱锥(例如，直棱柱、斜棱柱、截棱锥、截棱柱；或者这种形状的组合，例如直棱柱和截棱锥的组合或两个截棱锥的组合)，例如具有多边形基底区域，典型地以规则多边形的形状存在，具有四个、五个或六个侧面。然而，基底区域的其他形状可以是可能的，例如不规则多边形(例如，像梯形一样的形状或不规则三角形)或甚至椭圆形(例如，圆形)形状。相邻柱侧壁(如果适用的话)可以经由连结边缘而连接。
连结边缘可以彼此平行地伸展。可替换地，连结边缘中的至少一个可以具有与至少一个其他连结边缘相比到垂直方向的另一倾斜角。例如，第一连结边缘可以以第一垂直倾斜角倾斜到垂直方向。第二连结边缘可以以第二垂直倾斜角倾斜到垂直方向。第一垂直倾斜角与第二垂直倾斜角之间的最大角度差可以等于或小于离轴角。柱侧壁中的至少一个(例如，至少两个或至少三个)可以沿另外主要平面中相应的一个而取向。换言之，柱侧壁中的至少一个(例如，至少两个或至少三个)可以被完全形成在晶格的另外主要平面中或者被完全形成在仅稍微水平和/或稍微垂直倾斜到晶格的另外主要平面的平面中。术语“稍微倾斜”包括在任何空间方向上从相应主要平面的处于小于5度的范围内的角偏差。
例如，至少一个(例如，一个、两个、三个、四个、五个或六个)柱侧壁在晶格平面的{11-20}族的平面中或沿该平面取向，其中如果多于一个侧壁在晶格平面的{11-20}族的平面中或沿该平面取向，则每个柱侧壁在晶格平面的{11-20}族的平面中不同的一个平面中或沿该不同的一个平面取向。根据另一示例，至少一个(例如，一个、两个、三个、四个、五个或六个)柱侧壁在晶格平面的{1-100}族的平面中或沿该平面取向，其中如果多于一个侧壁在晶格平面的{1-100}族的平面中或沿该平面取向，则每个柱侧壁在晶格平面的{1-100}族的平面中不同的一个平面中或沿该不同的一个平面取向。根据又一示例，柱侧壁中的一个或多个可以被取向到晶格平面的{11-20}族的平面，并且至少一个另外柱侧壁可以在晶格平面的{1-100}族的平面中的一个平面中或沿该一个平面取向。
栅沟槽可以将碳化硅衬底的第一部分图案化成脊。作为示例，脊和栅沟槽的侧壁中的至少一个可以平行于(1-100)或(-1100)平面。
在第二方向上测量的脊的宽度可以是任意的。根据示例，脊的宽度可以大于50nm。
例如，脊中的每一个的宽度可以小于2×L，其中L标示沟道区与邻近栅极电介质之间的界面处的耗尽区的长度。例如，耗尽区的宽度可以被确定为：
其中εs标示半导体材料的介电常数(取决于晶体结构，对于碳化硅，9.66*ε0到10.0*ε0)，k标示玻尔兹曼常数(1.38066*10-23J/K)，T标示温度，ln标示自然对数，NA标示半导体主体的杂质浓度，ni标示本征载流子浓度(例如，强烈取决于晶体结构，在27℃处，对于碳化硅，6.7*10-11cm-3)，q标示基本电荷(～1.6*10-19C)。
一般地，假定：在晶体管中，与阈值电压相对应的栅电压处的耗尽区的长度对应于耗尽区的最大宽度。
根据示例，脊中的每一个包括沿第一水平方向交替布置的第一部分和第二部分。沟道区被布置在第一部分中，并且用于电接触沟道区的体接触部分可以被布置在第二部分中。源导电层可以电连接到体接触部分。
体接触部分可能抑制或恶化原本可在沟道区中形成的寄生双极晶体管。
例如，脊的第二部分中的至少一个中的掺杂浓度可以大于脊的第一部分中的至少一个中的掺杂浓度。由此，沟道区可以在较低电阻处连接到源导电层。
根据进一步示例，脊的第一部分中的至少一个中的沿第二水平方向的掺杂分布可以与脊的第二部分中的至少一个中的沿第二水平方向的掺杂分布相同。例如，沟道区可以凭借栅沟槽的底部分中的接触区而连接到源导电层。
根据示例，半导体器件可以进一步包括在栅沟槽下面布置的第二导电类型的屏蔽部分。
屏蔽部分可以有助于屏蔽对抗可在碳化硅主体的背侧处应用的电势的栅极电介质。在碳化硅器件的阻塞模式中，屏蔽部分可以减小栅极电介质中的电场，且可以因而有助于提高器件可靠性。
例如，屏蔽部分可以电连接到沟道区的第二导电类型的相邻掺杂部分。
例如，栅电极可以沿脊而延伸。沟道区可以凭借在栅电极的分别被指派给相邻脊的部分之间延伸的接触区而与源导电层电接触。在该情况下，沟道区的整个长度可以对有源沟道区作出贡献。
作为示例，一种制造包括晶体管的半导体器件的方法包括：在半导体衬底中形成栅沟槽。栅沟槽在第一水平方向上延伸。栅沟槽将半导体衬底图案化成脊，脊被分别布置在两个邻近栅沟槽之间。该方法进一步包括：形成第一导电类型的源区；形成沟道区；以及形成第一导电类型的漂移区。源区、沟道区、和漂移区的部分被形成在脊中。从源区到漂移区的电流路径可以在半导体衬底的深度方向上延伸。形成沟道区可以包括：利用第二导电类型的掺杂剂对脊的部分进行掺杂以使得掺杂部分的掺杂浓度在与第一水平方向相交的从与栅电极接近的区到脊的中央部分的第二水平方向上降低。该方法进一步包括：在栅沟槽中形成栅电极。
例如，利用第二导电类型的掺杂剂对脊的部分进行掺杂以使得掺杂部分的掺杂浓度在从与栅电极接近的区到脊的中央部分的第二水平方向上降低可以包括离子注入工艺。例如，离子注入工艺的注入能量可以被设定成使得掺杂浓度从脊的边缘起降低。
作为示例，掺杂工艺可以包括使用第二导电类型的掺杂剂的倾斜离子注入工艺。
根据进一步示例，可以依赖于栅沟槽的宽度和栅沟槽的深度来选择注入角，使得利用减小的剂量对脊的下部分进行注入。以该方式，可以任意设定掺杂分布。
根据示例，形成沟道区包括使用第一导电类型的掺杂剂的另一离子注入工艺。使用该另一离子注入工艺，可以利用第一导电类型对脊的中央部分进行掺杂。
例如，使用第一导电类型的掺杂剂的离子注入工艺可以包括另一倾斜离子注入工艺。在该工艺期间，可以采用与使用第二导电类型的掺杂剂的倾斜离子注入工艺的注入角不同的注入角。
例如，使用第一导电类型的掺杂剂的离子注入工艺可以包括第一注入子工艺和第二注入子工艺。第一注入子工艺可以是在形成栅沟槽之前执行的，并且第二注入子工艺可以是在形成栅沟槽之后执行的。例如，源区可以由第一注入子工艺定义。第二注入子工艺可以是倾斜离子注入工艺。
图1示出了根据示例的半导体器件的垂直横截面视图。图1的横截面视图是沿与脊和栅沟槽相交的第二水平方向取得的。
在半导体衬底100的第一主要表面101中形成栅沟槽111。栅沟槽111可以具有相同的宽度和距彼此相同的距离。栅沟槽111将半导体衬底100图案化成脊114，使得一个脊114被布置在两个邻近栅沟槽111之间。栅电极110可以被布置在栅沟槽111中的至少一个中。栅电极110可以凭借栅极电介质112而与邻近半导体材料绝缘。半导体器件包括可在脊114的上部分中布置的源区124。例如，源区124可以是邻近于脊的第一主要表面101布置的。源区124是利用第一导电类型的掺杂剂掺杂的。半导体器件进一步包括在脊114中布置的沟道区122。
半导体器件进一步包括第一导电类型的漂移区126。沟道区122沿深度方向而布置在源区124与漂移区126之间。漏区125可以是邻近于半导体衬底100的第二主要表面102布置的。例如，漏区125可以电连接到漏极端子129。漏区125可以是利用第一导电类型的掺杂剂掺杂的。
图1的下部分图示了沟道区122的掺杂剂的掺杂浓度。掺杂浓度C是依赖于距脊114的中央部分的距离d来图示的。如例如曲线图(a)和(b)所图示，掺杂浓度可以从脊114的中央部分到相应边缘区而提高。如曲线图(b)具体图示的那样，掺杂浓度可以在脊114的中央部分中为负。换言之，在该情况下，净掺杂浓度在中央部分中是第一导电类型的。第二导电类型的掺杂浓度向着脊114的边缘区提高。脊114可以具有从脊的上主要表面101到栅沟槽111的底侧116测量的高度s。
图2A至2E图示了半导体器件的示例的进一步细节以便图示相应接触部分。
图2A示出了用于图示布局的半导体器件的示例的水平横截面视图。如所示的那样，栅沟槽111和脊114可以在第一水平方向(例如，y方向)上延伸。进一步地，源导电层127和栅电极110的条纹可以在第二水平方向(例如，x方向)上延伸。
图2B示出了如也在图2A中图示的I和I'之间取得的垂直横截面视图。更详细地，图2B的横截面视图是沿着沿栅沟槽111的第一方向取得的。
图2B示出了包括形成漂移区126的第一导电类型的部分的半导体衬底100。屏蔽部分118被布置在漂移区126上方。栅电极110被形成为与图的平面垂直地(例如，在第二水平方向上)延伸的条纹。源导电层127被布置在栅电极110的邻近条纹之间。源导电层127的条纹在第二水平方向上延伸。进一步地，源导电层127的部分可以被布置在栅电极110上方。源导电层127可以凭借夹层电介质138而与栅电极110绝缘。
利用第二导电类型掺杂的屏蔽部分118被布置在栅沟槽111下面。
图2C示出了如也在图2A中图示的II和II'之间取得的横截面视图。更详细地，图2C的横截面视图是在栅电极110的区中沿第二方向取得的。图2C的横截面视图是在与图1的横截面视图类似的位置处取得的，且示出脊114的第一部分103。如所示的那样，源区124被布置在相应脊114的上部分中。沟道区122包括第二导电类型的掺杂部分，其中掺杂分布可以如图1的下部分中图示的那样。漂移区126可以被布置在脊114的下部分中。栅电极110被布置在栅沟槽111中，以便邻近于脊114的三个侧。栅电极110凭借栅极电介质112而与脊114绝缘。如所图示的那样，栅电极110被形成在栅沟槽111中且还被形成在脊114上方。源导电层127被布置在栅电极110上方。源导电层127凭借夹层电介质而与栅电极110绝缘。
图2D示出了以与图2C类似的方式也在II与II'之间取得的进一步示例的横截面视图。图2D中所示的结构与图2C中所示的结构相同，除了在源区124上方形成的金属层141。由于金属层141的部分的存在，可以降低源区124中的导电损耗。进一步地，不同于图2C中图示的示例，在图2D中，第一导电类型的掺杂部分140可以被布置在脊的中央部分中。进一步地，第二导电类型的掺杂部分145被布置在脊的边缘部分处。第二导电类型的掺杂剂的掺杂浓度从对栅极电介质112的界面向着脊114的中央部分降低。进一步地，根据图2D的示例，边缘部分处的掺杂部分145与屏蔽部分118绝缘。
图2E示出了脊114的第二部分105的横截面视图。图2E的横截面视图在第二方向上延伸。更详细地，图2E的横截面视图是如也在图2A中图示的III和III'之间取得的。相应地，横截面视图是在其中没有栅电极110邻近于脊114的部分中取得的。如所示的那样，源区124被布置在脊的上部分中。下部分是利用第二导电类型的掺杂剂掺杂的。下部分电连接到源导电层127，且因而实现体接触部分121。经由脊的侧壁和栅沟槽111的底部分来完成下部分与源导电层127之间的接触。脊的第二部分105的下部分的掺杂浓度可以大于第一部分103的掺杂浓度。由此，沟道区与源导电层127之间的接触的电阻可以减小。脊中的第二部分105中的第二导电类型的掺杂部分与栅沟槽下面的屏蔽部分电连接，如也可从图2B取得的那样。
如已参考图2A至2E描述的那样，根据示例，通过将脊114与源导电层127进行卷绕，可以创建大接触区域。由此，可以减小接触电阻。
图3A示出了根据进一步示例的用于图示半导体器件的布局的另一水平横截面视图。该布局类似于图2A的布局。
图3A的水平横截面视图可以是在IV与IV'之间取得的，如也在图3D中所图示。
图3B示出了I与I'之间的横截面视图，如也在图3A中所示。图3B中图示的部件类似于图2B中所示的部件，使得其讨论被省略。
图3C示出了II与II'之间的横截面视图，如也在图3A中所示。
在图3C的示例中，第一导电类型的掺杂部分140被布置在脊的中央部分中，并且第二导电类型的掺杂部分145被布置在脊的边缘部分中。进一步地，第二导电类型的掺杂剂的浓度从对栅极电介质112的界面到脊的中央部分降低。图3C中所示的另外部件类似于图2C中图示的那些部件。然而，不同于图2C中所示的视图，在脊的边缘部分处布置的第二导电类型的掺杂部分145延伸到屏蔽部分118，且与屏蔽部分118电连接。
图3D示出了在图3A中的III和III'之间取得的横截面视图。如所图示的那样，脊的第一和第二部分可以彼此相同。例如，如所图示的那样，第一导电类型的掺杂部分140可以被布置在脊114的中央部分中。根据进一步示例，在脊114的中央部分中不存在掺杂部分140。进一步地，沟道区112与屏蔽区118电连接。
图4A至4F图示了半导体器件的进一步示例的横截面视图。
图4A示出了垂直位置处的半导体器件的水平横截面视图。图4A的横截面视图是如也在图4F中图示的IV和IV'之间取得的。
在第一垂直位置处，栅电极110的条纹和源导电层127的条纹在第二方向上延伸。栅电极110的条纹和源导电材料127的条纹是沿第一方向交替布置的。
图4B示出了在V与V'之间在第二垂直位置处取得的横截面，如也在图4F中所图示。图4B的横截面视图被取得，以便与脊相交。如图4B中所图示，在第二垂直位置处，源导电层127未被布置在条纹中，而是被布置在栅电极110的材料中嵌入的隔离岛中。
图4C示出了在I与I'之间取得的垂直横截面视图，如图4A中所图示。图4C的横截面视图对应于图3B和2B的横截面视图，并且其描述在此处被省略。
图4D示出了在VI与VI'之间取得的垂直横截面视图。图4D的横截面视图是在脊与源导电层127的岛之间取得的，如也在图4B中所图示。如所示的那样，栅电极110沿第一方向而延伸。
图4E示出了如图4A中图示的II和II'之间取得的半导体器件的横截面视图。图4E的横截面视图对应于图3C的横截面视图，并且其描述在此处被省略。
图4F示出了如也在图4A中图示的III和III'之间的半导体器件的垂直横截面视图。如可从图4F的横截面视图与图3D的横截面视图的比较中认识到的那样，栅电极110是邻近于脊布置的，甚至在图4A中图示的栅电极110的邻近条纹之间布置的脊的部分中。相应地，脊的整个长度对有源沟道区作出贡献。该构思可以是针对更大沟槽宽度而采用的。可以经由在邻近脊114与第二导电类型的掺杂部分之间布置的接触区133来完成用于将沟道区122电连接到源导电材料127的体接触部分。
以下，将描述用于制造半导体器件的各种方法。图5A示出了可利用第一导电类型的掺杂剂轻掺杂的半导体衬底100的部分。栅沟槽110已经被形成在半导体衬底的第一主要表面101中。栅沟槽111将半导体衬底100图案化成脊114，使得脊114被布置在两个邻近栅沟槽111之间。图5A的横截面视图是在II与II'之间取得的，如例如在图2A中所图示。
此后，执行利用第二导电类型的掺杂剂的第一掺杂工艺150。掺杂工艺150可以是作为倾斜离子注入步骤而执行的，其中第二导电类型的掺杂剂是以注入角α注入的，注入角α被测量为脊的侧壁与注入方向之间的较小角度。脊具有距离w和高度s。高度s对应于栅沟槽111的深度。如图5B中所图示，从右侧执行倾斜离子注入工艺150，使得脊114中的每一个的右侧被掺杂以形成掺杂部分145。当使用相对低注入能量时，掺杂浓度远离脊的表面而衰减。
注入角α可以被选择成使得邻近脊的遮蔽出现。例如，注入角α可以满足以下公式：
α～arctan(w/s)
其中w标示邻近脊114之间的距离并且s标示脊114的高度。
如图5B中所图示，由于遮蔽，掺杂部分145的下界面具有到栅沟槽111的底部分的距离d。在该区中，掺杂部分145的掺杂浓度相对于上部分而降低。由于该具体掺杂分布，可以避免沟道区的夹断。
进一步地，可以执行利用第二导电类型的掺杂剂的垂直注入工艺，以便对栅沟槽111的底侧116下面的部分进行掺杂。
进一步地，如图5C中所图示，可以从左侧执行利用第二导电类型的掺杂剂的另一第一注入工艺150，使得脊114的左侧壁被掺杂。该另一第一注入工艺150的角度可以是以与从右侧的第一注入工艺150相同的方式设定的。
此后，如图5D中所示，可选地，可以执行利用第一导电类型的掺杂剂的掺杂。可以使用可比第一注入角α小的注入角β将该第二掺杂工艺151实现为倾斜注入工艺。由此，第一导电类型的掺杂部分140可以延伸到比第二导电类型的掺杂部分145更大的深度。可以在比利用第二导电类型的注入工艺150更高的能量处执行利用第一导电类型的掺杂剂的注入工艺151。由此，第一导电类型的掺杂剂穿透脊114的整个宽度。
注入能量一般依赖于脊114的宽度。根据示例，第一注入工艺150的注入能量可以小于80keV，例如小于60keV，例如处于20至50keV的范围内。进一步地，第二注入工艺151的注入能量可以大于80keV，例如100keV或更多。
如图5E中所图示，可以从左侧执行利用第一导电类型的掺杂剂的另一注入工艺151。
由此，可以获得图5E中图示的工件。如所图示的那样，可以利用第一导电类型的掺杂剂对脊114的中央部分进行掺杂。进一步地，栅沟槽的底部分116附近的脊114的下部分中的掺杂浓度可以低于脊114的上部分中的掺杂浓度。例如，可以仅利用第一导电类型对脊的下部分进行掺杂。进一步地，在掺杂部分145中，第二导电类型的掺杂剂的浓度从脊的边缘部分到脊114的中央部分降低。
可以利用第二导电类型的掺杂剂执行0°倾斜角处的垂直注入工艺，以在栅沟槽的底部分116处形成屏蔽部分。
此后，可以执行另外处理步骤以用于形成半导体器件的另外部件。
图6A至6F图示了制造半导体器件的方法的进一步示例。根据该示例，可以在对栅沟槽进行蚀刻之前形成用于形成源区的第一导电类型的掺杂部分。
开始点可以是碳化硅衬底100，其可以是利用第一导电类型轻掺杂的，如图6A中所图示。可以执行掺杂工艺，以便利用第一导电类型的掺杂剂对与半导体衬底100的第一主要表面101邻近的区进行掺杂。由此，邻近于半导体衬底的第一主要表面101而形成第一导电类型的掺杂部分153，如也在图6B中所示。可选地，可以在执行掺杂工艺之前在衬底100上方形成杂散氧化物152。杂散氧化物152的存在可以导致更均质的注入工艺和第一主要表面101处的更高掺杂浓度。
此后，参考图6C，在半导体衬底的第一主要表面101中形成栅沟槽111。第一导电类型的掺杂部分实现要形成的半导体器件的源区124。此后，可以执行利用第二导电类型的掺杂剂的掺杂工艺150。特别地，掺杂工艺可以是如上面已参考图5B讨论的注入角α处的倾斜离子注入工艺。图6D示出了用于图示该处理步骤的工件的横截面视图的示例。
可以以如上面已参考图5B至5E讨论的类似方式执行参考图6D和6E描述的注入工艺，使得其详细描述和相应注入工艺的参数的详细描述被省略。例如，图6D中图示的掺杂工艺的能量可以处于与参考图6B描述的掺杂工艺的范围相比相同或稍小的范围内。由此，脊的顶部分中的第二导电类型的不期望掺杂可以被参考图6B描述的掺杂工艺过度补偿。
进一步地，可选地，可以如图6E中图示的那样执行利用第一导电类型的掺杂剂的第二注入工艺151。进一步地，可以执行利用第一导电类型的掺杂剂的垂直注入工艺150，以便形成屏蔽部分118。例如，可以在脊114上方形成杂散氧化物152。杂散氧化物152可以保护沟槽侧壁对抗来自该注入工艺的杂散粒子。例如，可以在相对低能量处执行用于形成屏蔽部分的掺杂工艺。图6F示出了所得结构的示例。一般地，由于采用相对低能量的掺杂工艺，可以降低器件的缺陷浓度。进一步地，可以降低成本，并且由于大的射束强度而可以实现高吞吐量。
图7A至7F图示了制造半导体器件的方法的进一步示例。根据该方法，在形成栅沟槽之前，将第一导电类型的掺杂剂注入到脊的下部分，以便避免或减小夹断效应。
首先，参考图7A，以如已参考图6B讨论的类似方式，执行利用第一导电类型的掺杂剂的离子注入工艺151，以形成第一导电类型的掺杂部分153。
可选地，可以执行另一离子注入工艺151，以便形成第一导电类型的掺杂部分140。该掺杂部分140将形成沟道区122的一部分。该离子注入工艺151可以是在较高能量处执行的。图7B示出了所得结构的示例。
如图7C中所图示，在再高的能量处执行利用第一导电类型的掺杂剂的另一离子注入工艺151，以在部分140下面形成第一导电类型的另一掺杂部分153。图7C示出了所得结构的示例。部分140下面的第一导电类型的该另一掺杂部分153可以具有更高掺杂级别。例如，更高掺杂级别可以减小将在下一处理步骤中形成的脊124的下部分中的电阻率。更详细地，该部分153可以形成在沟道区下面布置的电流扩散结构，且可以将电流引导出脊。
此后，如图7D中所图示，在半导体衬底100的第一主要表面101中形成栅沟槽111。栅沟槽在深度方向上延伸到该另一掺杂部分153。
已由参考图7A至7C描述的工艺形成的第一导电类型的掺杂部分在栅沟槽111的底部分处实现了源区124、第一导电类型的掺杂部分140和第一导电类型的掺杂部分153。此后，如图7E中所图示，从全部两侧执行利用第二导电类型的掺杂剂的倾斜注入工艺150。该掺杂工艺可以是在不设定用于实现邻近脊的遮蔽效应的注入方向的具体角度的情况下执行的。由于掺杂部分153存在于脊114的底部分中，因此可以避免或减小夹断效应。例如，可以在源区124上方形成掩蔽层154，以便避免由于使用第二导电类型的掺杂剂的注入工艺所致的源区124的反掺杂。根据进一步示例，该工艺还可以是在没有掩蔽层154的情况下执行的。在该情况下，例如，可以在执行倾斜离子注入工艺150之后移除覆盖源区124的第二导电类型的反掺杂部分。
图7F示出了在从左侧执行第二倾斜离子注入工艺150并移除掩蔽层154或源区124的反掺杂部分之后的所得结构的示例。
图8总结了根据示例的方法。
一种制造包括晶体管的半导体器件的方法包括：在半导体衬底中形成(S100)栅沟槽。栅沟槽在第一水平方向上延伸并将半导体衬底图案化成脊，脊被分别布置在两个邻近栅沟槽之间。该方法进一步包括：形成(S110)第一导电类型的源区；形成(S120)沟道区；以及形成(S130)第一导电类型的漂移区。源区、沟道区、和漂移区的部分被形成在脊中。形成(S120)沟道区包括：利用第二导电类型的掺杂剂对脊的部分进行掺杂(S122)，使得掺杂部分的掺杂浓度在与第一水平方向相交的从与栅电极接近的区到脊的中央部分的第二水平方向上降低。该方法进一步包括：在栅沟槽中形成(S140)栅电极。栅电极与沟道区和漂移区绝缘。
图9A至9C图示了根据进一步示例的半导体器件的各种横截面视图。特别地，如以下将讨论的那样，图9A至9C中图示的示例实现了水平或横向晶体管。图9A是图示了图9B和9C的横截面视图的位置的半导体器件的水平横截面视图。如图9A中所示，栅沟槽111将半导体衬底图案化成脊。栅沟槽111在第一方向(例如，x方向)上延伸。栅电极110被布置在栅沟槽111中。栅电极110凭借栅极电介质112而与沟道区122绝缘。源区124可以在第二水平方向(例如，y方向)上横向延伸。第一导电类型的源区124可以在第二方向上连续延伸。根据进一步示例，源区124可以被中断。进一步地，源导电层127的部分可以在第二方向上延伸。第一导电类型的漂移区126是邻近于半导体衬底的第一主要表面布置的。沟道区122被布置在邻近栅沟槽111之间。沟道区被布置在脊114中。在图9A的右手部分中图示了沟道区的掺杂分布。如所示的那样，第二导电类型的掺杂剂的掺杂浓度沿从与栅电极111接近的区到脊114的中央部分的第二水平方向降低。根据进一步示例，第一导电类型的掺杂部分140可以被布置在脊114的中央部分中。
图9B的横截面视图是在沿栅沟槽111的第一方向上取得的。如所示的那样，源区124是邻近于半导体衬底的第一主要表面101布置的。根据进一步示例，源区124可以在深度方向上延伸。体接触部分121被形成为与源导电层127相接触。体接触部分121可以从半导体衬底的第一主要表面101延伸到栅电极110下面和栅沟槽111下面的部分。源区124电连接到体接触部分121。例如，可以形成源导电层127，以便与源区124和体接触部分121重叠。
如图9C中进一步图示，沟道区122被布置在源区124与漂移区126之间。漏区125可以是邻近于半导体衬底100的第二主要表面102布置的。漏极端子129可以电连接到漏区125。
沟道区122可以延伸到栅电极110的下边界下面的位置。例如，在栅电极110的下边界下面布置的沟道区122的部分可以屏蔽被应用于漏极端子129的电势。进一步地，不同于上文中讨论的示例，漂移区126的部分被布置，以便邻近于半导体衬底100的第一主要表面101。
当合适电压被应用于栅电极时，在沟道区122中形成导电沟道。因此，在源区124、沟道区122和漂移区126之间形成具有水平分量的电流路径。电流路径进一步被形成在漂移区126与漏区125之间，且因而具有垂直分量。相应地，从源区124到漏区125的电流路径具有垂直和水平分量。
图10A至10C图示了根据进一步示例的半导体器件的各种视图。图10A至10C中图示的示例实现了水平或横向晶体管，其中源区和漏区124、125是邻近于半导体衬底100的第一主要表面101布置的。图10A至10C图示了半导体器件的一些部件。如应当清楚理解的那样，可以存在另外元件(特别地，第二导电类型的屏蔽部分)，以便如上面已提及的那样保护栅极电介质。
图10A是图示了图10B和10C的横截面视图的位置的半导体器件的水平横截面视图。如图10A中所示，栅沟槽111将半导体衬底图案化成脊。栅沟槽111在第一方向(例如，x方向)上延伸。栅电极110被布置在栅沟槽111中。栅电极110凭借栅极电介质112而与沟道区122绝缘。源区124可以在第二水平方向(例如，y方向)上横向延伸。第一导电类型的源区124可以在第二方向上连续延伸。根据进一步示例，源区124可以被中断。进一步地，源导电层127的部分可以在第二方向上延伸。
第一导电类型的漏区125可以是邻近于半导体衬底100的第一主要表面101布置的。漏接触部130可以电连接到漏区125。漏接触部130可以沿第二水平方向连续延伸。
第一导电类型的漂移区126是邻近于半导体衬底的第一主要表面布置的。沟道区122被布置在邻近栅沟槽111之间。进一步地，沟道区122被布置在源区124与漂移区126之间。
沟道区被布置在脊114中。在图10A的右手部分中图示了沟道区的掺杂分布。如所示的那样，第二导电类型的掺杂剂的掺杂浓度沿从与栅电极111接近的区到脊114的中央部分的第二水平方向降低。根据进一步示例，第一导电类型的掺杂部分140可以被布置在脊114的中央部分中。
图10B的横截面视图是在沿栅沟槽111的第一方向上取得的。如所示的那样，源区124是邻近于半导体衬底的第一主要表面101布置的。根据进一步示例，源区124可以在深度方向上延伸。体接触部分121被形成为与源导电层127相接触。体接触部分121可以从半导体衬底的第一主要表面101延伸到栅电极110下面和栅沟槽111下面的部分。源区124电连接到体接触部分121。例如，可以形成源导电层127，以便与源区124和体接触部分121重叠。
当合适电压被应用于栅电极时，在沟道区122中形成导电沟道。因此，在源区124、沟道区122和漂移区126之间形成水平电流路径。例如，电流路径可以排他地在水平方向上延伸，而没有垂直分量。
图10C示出了沿第二方向的脊114的横截面视图。栅电极110邻近于脊114的侧壁。栅电极110凭借栅极电介质112而与沟道区122绝缘。例如，第一导电类型的掺杂部分140可以被布置在脊114的中央部分中。
尽管上面已经描述了本发明的实施例，但明显的是，可以实现进一步实施例。例如，进一步实施例可以包括在权利要求书中记载的特征的任何子组合或在上面给出的示例中描述的元素的任何子组合。相应地，所附权利要求书的该精神和范围不应当限于本文包含的实施例的描述。

Claims (19)

1.一种包括晶体管(120)的半导体器件(10)，所述晶体管(120)包括：
在半导体衬底(100)中形成且在第一水平方向上延伸的多个栅沟槽(111)，所述栅沟槽(111)将所述半导体衬底(100)图案化成脊(114)，所述脊(114)被分别布置在两个邻近栅沟槽(111)之间；
在所述栅沟槽中的至少一个中布置的栅电极(110)；
第一导电类型的源区(124)、沟道区(122)、以及所述第一导电类型的漂移区(126)，所述源区(124)、所述沟道区(122)、和所述漂移区(126)的部分被布置在所述脊(114)中，所述栅电极(110)与所述沟道区(122)和所述漂移区(126)绝缘，
其中所述沟道区(122)包括第二导电类型的掺杂部分，并且所述掺杂部分的掺杂浓度在与所述第一水平方向相交的从与所述栅电极接近的区到所述脊的中央部分的第二水平方向上降低。
2.根据权利要求1所述的半导体器件，其中所述沟道区(122)进一步包括所述脊(114)的中央部分中的所述第一导电类型的掺杂部分。
3.根据权利要求1或2所述的半导体器件，其中所述半导体衬底(100)是碳化硅衬底。
4.根据权利要求1至3中任一项所述的半导体器件，其中所述脊(114)的宽度大于50nm。
5.根据前述权利要求中任一项所述的半导体器件，其中从所述源区(124)到所述漂移区(126)的电流路径在所述半导体衬底(100)的深度方向上延伸。
6.根据前述权利要求中任一项所述的半导体器件，其中所述脊(114)中的每一个包括沿所述第一水平方向交替布置的第一部分(103)和第二部分(105)，所述沟道区(122)被布置在所述第一部分(103)中，并且用于电接触所述沟道区(122)的体接触部分(121)被布置在所述第二部分(105)中，其中源导电层(127)电连接到所述体接触部分(121)。
7.根据权利要求6所述的半导体器件(10)，其中所述脊(114)的第二部分(105)中的至少一个中的掺杂浓度大于所述脊(114)的第一部分(103)中的至少一个中的掺杂浓度。
8.根据权利要求6所述的半导体器件(10)，其中所述脊(114)的第一部分(103)中的至少一个中的沿所述第二水平方向的掺杂分布与所述脊(114)的第二部分(105)中的至少一个中的沿所述第二水平方向的掺杂分布相同。
9.根据前述权利要求中任一项所述的半导体器件(10)，进一步包括在所述栅沟槽(111)下面布置的所述第二导电类型的屏蔽部分(118)。
10.根据权利要求9所述的半导体器件(10)，其中所述屏蔽部分(118)电连接到所述沟道区(122)的所述第二导电类型的相邻掺杂部分。
11.根据权利要求1至5中任一项所述的半导体器件(10)，其中所述栅电极(110)沿所述脊(114)延伸，所述沟道区(122)凭借接触区(133)而与源导电层(127)电接触，所述接触区(133)在所述栅电极(110)的分别被指派给相邻脊(114)的部分之间延伸。
12.根据前述权利要求中任一项所述的半导体器件，其中所述源区(124)被布置在所述半导体衬底(100)的第一主要表面(101)处，所述半导体器件进一步包括所述半导体衬底(100)的第二主要表面(102)处的漏区(125)，其中从所述源区(124)到所述漏区(126)的电流路径具有水平分量。
13.根据权利要求1至4中任一项所述的半导体器件，其中所述源区(124)被布置在所述半导体衬底(100)的第一主要表面(101)处，所述半导体器件进一步包括所述半导体衬底(100)的第一主要表面(101)处的漏区(125)，其中从所述源区(124)到所述漏区(125)的电流路径在水平方向上延伸。
14.一种制造包括晶体管(120)的半导体器件(10)的方法，所述方法包括：
在半导体衬底(100)中形成(S100)栅沟槽(111)，所述栅沟槽(111)在第一水平方向上延伸，所述栅沟槽(111)将所述半导体衬底(100)图案化成脊(114)，所述脊(114)被分别布置在两个邻近栅沟槽(111)之间；
形成(S110)第一导电类型的源区(124)；
形成(S120)沟道区(122)；以及
形成(S130)所述第一导电类型的漂移区(126)，所述源区(124)、所述沟道区(122)、和所述漂移区(126)的部分被形成在所述脊(114)中，
其中形成(S120)所述沟道区(122)包括：利用第二导电类型的掺杂剂对所述脊的部分进行掺杂(S122)，使得掺杂部分的掺杂浓度在与所述第一水平方向相交的从与所述栅电极接近的区到所述脊的中央部分的第二水平方向上降低；以及
在所述栅沟槽(111)中形成(S140)栅电极(110)，所述栅电极(110)与所述沟道区(122)和所述漂移区(126)绝缘。
15.根据权利要求14所述的方法，其中掺杂包括使用所述第二导电类型的掺杂剂的倾斜离子注入工艺。
16.根据权利要求15所述的方法，其中依赖于所述栅沟槽的宽度和所述栅沟槽的深度来选择注入角，使得利用减小的剂量对所述脊的下部分进行注入。
17.根据权利要求14至16中任一项所述的方法，其中形成所述沟道区(S120)包括使用所述第一导电类型的掺杂剂的另一离子注入工艺。
18.根据权利要求17所述的方法，其中使用所述第一导电类型的掺杂剂的离子注入工艺包括：另一倾斜离子注入工艺，使用与使用所述第二导电类型的掺杂剂的倾斜离子注入工艺的注入角不同的注入角。
19.根据权利要求17所述的方法，其中使用所述第一导电类型的掺杂剂的离子注入工艺包括在形成所述栅沟槽之前的第一注入子工艺和在形成所述栅沟槽之后的第二注入子工艺。
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