CN117012624A - 一种氟掺杂氧化铟薄膜、薄膜晶体管及其制备方法 - Google Patents

一种氟掺杂氧化铟薄膜、薄膜晶体管及其制备方法 Download PDF

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Abstract

本发明公开一种氟掺杂氧化铟薄膜、薄膜晶体管及其制备方法,所述氟掺杂氧化铟薄膜的制备方法包括步骤:在通过原子层沉积法制备氧化铟薄膜的过程中进行含氟等离子体处理,或在通过原子层沉积法制备得到氧化铟薄膜后进行含氟等离子体处理,得到氟掺杂氧化铟薄膜。本发明中采用原子层沉积结合含氟等离子体处理,制备得到超薄均匀致密的氟掺杂氧化铟薄膜。氟掺杂可稳定氧化铟的晶体结构并有效抑制氧化铟的施主缺陷态密度;同时,氟掺杂不会对氧化铟导带底附近能态产生贡献,因此氟掺杂在抑制施主缺陷态的同时维持了氧化铟的高迁移率特性。薄膜晶体管采用本发明的氟掺杂氧化铟薄膜作为沟道层时,具有较高的场效应迁移率、阈值电压和电学稳定性。

Description

一种氟掺杂氧化铟薄膜、薄膜晶体管及其制备方法
技术领域
本发明涉及薄膜晶体管技术领域,尤其涉及一种氟掺杂氧化铟薄膜、薄膜晶体管及其制备方法。
背景技术
氧化物半导体是一种低热预算的薄膜晶体管沟道材料,将氧化物半导体作为沟道材料的晶体管器件具有极低的关态漏电流、陡峭的亚阈值摆幅和良好的场效应迁移率,在新型显示、柔性电子器件、低功耗存算一体电路和单片三维集成中具有较大的应用潜力。在常见的氧化物半导体中,氧化铟因其较高的场效应迁移率受到广泛关注,然而极高的本征载流子浓度导致其难以被栅极电场控制,极大限制了氧化铟在薄膜晶体管中的应用。同时,由于氧化铟具有较高的缺陷态密度,且较低的键能导致其在偏压应力下极易产生额外的缺陷态,偏压稳定性较差,进一步限制了其在薄膜晶体管中的应用。传统的金属阳离子掺杂,如镓、钨和铝,它们与氧具有更高的结合键能,可以作为氧空位抑制剂,有效降低氧化铟薄膜的本征载流子浓度,然而金属阳离子掺杂通常会导致氧化铟晶体结构的改变,扰乱其原有的电子传输通道,从而导致迁移率的劣化。氢掺杂近年来被提出可以用于抑制氧化铟的本征缺陷浓度,同时不会降低其迁移率,然而氢的高迁移性导致其在偏压应力下的稳定性较差。因此,迁移率和稳定性的权衡仍然是氧化铟在薄膜晶体管应用时所面临的一项重大挑战。
因此,现有技术还有待于改进和发展。
发明内容
鉴于上述现有技术的不足,本发明的目的在于提供一种氟掺杂氧化铟薄膜、薄膜晶体管及其制备方法,旨在解决现有氧化铟具有较高的缺陷态密度,限制了其在薄膜晶体管中的应用的问题。
本发明的技术方案如下:
本发明的第一方面,提供一种氟掺杂氧化铟薄膜的制备方法,其中,包括步骤:
在通过原子层沉积法制备氧化铟薄膜的过程中进行含氟等离子体处理,得到所述氟掺杂氧化铟薄膜;或,在通过原子层沉积法制备得到氧化铟薄膜后,进行含氟等离子体处理,得到所述氟掺杂氧化铟薄膜。
可选地,所述在通过原子层沉积法制备氧化铟薄膜的过程中进行含氟等离子体处理,得到所述氟掺杂氧化铟薄膜的步骤具体包括:
步骤S11、在原子层沉积系统中,进行n次原子层沉积循环,得到氧化铟薄膜;
步骤S12、对所述氧化铟薄膜进行第一含氟等离子体处理,然后进行吹扫;
步骤S13、重复步骤S11至S12若干次,得到所述氟掺杂氧化铟薄膜;
其中,n大于等于1,每次原子层沉积循环包括依次进行通入铟源、吹扫、通入氧源、吹扫的步骤。
可选地,所述第一含氟等离子处理的工艺条件为:
原子层沉积系统腔体气压为0.05-1Torr,处理温度为100-200℃,含氟等离子体流量为10-400sccm,含氟等离子体功率为10-100W,含氟等离子体处理时间为5-30s。
可选地,所述在通过原子层沉积法制备得到氧化铟薄膜后,进行含氟等离子体处理,得到所述氟掺杂氧化铟薄膜的步骤具体包括:
步骤S21、在原子层沉积系统中,进行m次原子层沉积循环,得到氧化铟薄膜;
步骤S22、对所述氧化铟薄膜进行第二含氟等离子体处理,然后进行吹扫,得到所述氟掺杂氧化铟薄膜;
其中m大于等于1,每次原子层沉积循环包括依次进行通入铟源、吹扫、通入氧源、吹扫的步骤。
可选地,所述第二含氟等离子处理的工艺条件为:
原子层沉积系统腔体气压为0.1-1Torr,处理温度为100-200℃,含氟等离子体流量为10-400sccm,含氟等离子体功率为10-100W,含氟等离子体处理时间为10-1500s。
可选地,所述铟源包括环戊二烯铟、三甲基铟、三乙基铟、三氯化铟、(N,N’-二异丙基乙脒基)铟(III)、(N,N’-二叔丁基乙脒基)铟(III)、二乙基(N,N-双(三甲基硅基)胺)铟中的至少一种;
和/或,所述氧源包括氧等离子体、笑气等离子体、水、氧气、过氧化氢中的至少一种;
和/或,所述含氟等离子包括四氟化碳等离子体、六氟化硫等离子体、三氟化氮等离子体中的至少一种;
和/或,所述吹扫采用的气体为惰性气体。
可选地,每次原子层沉积循环的工艺参数为:
原子层沉积系统腔体气压为0.3-3Torr,沉积温度为100-200℃,铟源的暴露量为0.01-10Torr·s;氧等离子体流量为10-400sccm,氧等离子体功率为50-300W,氧等离子体暴露时间为5-30s。
本发明的第二方面,提供一种氟掺杂氧化铟薄膜,其中,采用本发明如上所述的制备方法制备得到,所述氟掺杂氧化铟薄膜的厚度小于10nm。
本发明的第三方面,提供一种薄膜晶体管,包括沟道层,其中,所述沟道层包括本发明如上所述的氟掺杂氧化铟薄膜。
本发明的第四方面,提供一种薄膜晶体管的制备方法,其中,包括步骤:
提供待制备沟道层的薄膜晶体管;
在所述待制备沟道层的薄膜晶体管中制备氟掺杂氧化铟薄膜,形成沟道层;
所述氟掺杂氧化铟薄膜的制备方法采用本发明如上所述的制备方法。
有益效果:本发明中采用原子层沉积结合含氟等离子体处理,制备得到超薄均匀致密的氟掺杂氧化铟薄膜。氟掺杂可稳定氧化铟的晶体结构并有效抑制氧化铟的施主缺陷态密度;同时,氟掺杂不会对氧化铟导带底附近能态产生贡献,因此氟掺杂在抑制施主缺陷态的同时维持了氧化铟的高迁移率特性。采用本发明提供的制备方法制备得到的氟掺杂氧化铟薄膜非常适用于作为薄膜晶体管的沟道层,将本发明制备得到的氟掺杂氧化铟薄膜作为薄膜晶体管的沟道层时,可使薄膜晶体管具有较高的场效应迁移率、阈值电压和电学稳定性,可使薄膜晶体管在未来的新型显示、柔性电子器件、低功耗存算一体电路和单片三维集成中具有广阔的应用前景和潜力。
附图说明
图1为本发明实施例薄膜晶体管的结构示意图,其中A为底栅顶接触型薄膜晶体管的的结构示意图,B为底栅底接触型薄膜晶体管的结构示意图,C为顶栅底接触型薄膜晶体管的结构示意图,D为顶栅顶接触型薄膜晶体管的结构示意图,E为顶栅自对准型薄膜晶体管的结构示意图,F为底栅自对准型薄膜晶体管的结构示意图,G为双栅型薄膜晶体管的结构示意图,H为垂直沟道型薄膜晶体管的结构示意图,I为垂直环形沟道型薄膜晶体管的结构示意图,J为双栅垂直环形沟道型薄膜晶体管的结构示意图,K为围栅型薄膜晶体管的结构示意图,L为双栅围栅型薄膜晶体管的结构示意图。
图2为本发明实施例1中不同四氟化碳等离子体处理时间的氟掺杂氧化铟薄膜的原子力显微镜形貌图,其中A为四氟化碳等离子体处理0s,B为四氟化碳等离子体处理200s,C为四氟化碳等离子体处理500s,D为四氟化碳等离子体处理1000s,E为四氟化碳等离子体处理1500s。
图3为本发明实施例1中不同四氟化碳等离子体处理时间的氟掺杂氧化铟薄膜的X射线光电子能谱图。
图4中A为对比例1中制备得到的纯氧化铟薄膜晶体管的转移特性曲线图,B为实施例2中制备得到的氟掺杂氧化铟薄膜晶体管的转移特性曲线图。
图5中A为本发明实施例2中沟道长度为10μm的氟掺杂氧化铟薄膜晶体管的转移特性曲线图,B为本发明实施例2中沟道长度为10μm的氟掺杂氧化铟薄膜晶体管的输出特性曲线图,C为本发明实施例2中不同沟道长度的氟掺杂薄膜晶体管在不同栅压下的归一化总电阻随沟道长度的变化图,D为本发明实施例2中不同沟道长度的氟掺杂氧化铟薄膜晶体管的跨导和开态电流随沟道长度的变化图。
图6为本发明对比例1中纯氧化铟薄膜晶体管和实施例2中氟掺杂氧化铟薄膜晶体管阈值电压、亚阈值摆幅和场效应迁移率的统计图。
图7中A为本发明对比例1中纯氧化铟薄膜晶体管在负偏压应力下的转移特性曲线随时间的变化图,B为本发明对比例1中纯氧化铟薄膜晶体管在正偏压应力下的转移特性曲线随时间的变化图,C本发明实施例2中氟掺杂氧化铟薄膜晶体管在负偏压应力下的转移特性曲线随时间的变化图,D为发明实施例2中氟掺杂氧化铟薄膜晶体管在正偏压应力下的转移特性曲线随时间的变化图。
图8为本发明实施例3中制备得到的不同沟道层长度的氟掺杂氧化铟薄膜晶体管的转移特性曲线图。
图9中A为本发明实施例3中制备得到的沟道层长度为10μm的氟掺杂氧化铟薄膜晶体管的转移特性曲线图,B为本发明实施例3中沟道层长度为10μm的氟掺杂氧化铟薄膜晶体管的输出特性曲线图。
图10为本发明实施例4中制备得到的不同沟道层长度的氟掺杂氧化铟薄膜晶体管的转移特性曲线图。
图11中A为本发明实施例4中制备得到的沟道长度为10μm的氟掺杂氧化铟薄膜晶体管的转移特性曲线图,B为本发明实施例4中制备得到的沟道长度为10μm的氟掺杂氧化铟薄膜晶体管的输出特性曲线图。
图12为本发明实施例5中不同沟道层长度的氟掺杂氧化铟薄膜晶体管的转移特性曲线图。
图13中A为本发明实施例5中沟道长度为10μm的氟掺杂氧化铟薄膜晶体管的转移特性曲线图,B为本发明实施例5中沟道长度为10μm的氟掺杂氧化铟薄膜晶体管的输出特性曲线图。
图1中标号说明:
1、衬底;2、栅极;3、介质层;4、沟道层;5、源极;6、漏极。
具体实施方式
本发明提供一种氟掺杂氧化铟薄膜、薄膜晶体管及其制备方法,为使本发明的目的、技术方案及效果更加清楚、明确,以下对本发明进一步详细说明。应当理解,此处所描述的具体实施例仅用以解释本发明,并不用于限定本发明。
除非另有定义,本文所使用的所有的技术术语和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施方式的目的,不是旨在于限制本发明。
本发明实施例提供一种氟掺杂氧化铟薄膜的制备方法,其中,包括步骤:
在通过原子层沉积法制备氧化铟薄膜的过程中进行含氟等离子体处理,得到所述氟掺杂氧化铟薄膜;或,在通过原子层沉积法制备得到氧化铟薄膜后,进行含氟等离子体处理,得到所述氟掺杂氧化铟薄膜。
本发明中采用原子层沉积结合含氟等离子体处理,制备得到超薄均匀致密的氟掺杂氧化铟薄膜。氟掺杂可稳定氧化铟的晶体结构并有效抑制氧化铟的施主缺陷态密度;同时,氟掺杂不会对氧化铟导带底附近能态产生贡献,因此氟掺杂在抑制施主缺陷态的同时维持了氧化铟的高迁移率特性。本发明实施例制备得到的氟掺杂氧化铟薄膜非常适用于作为薄膜晶体管的沟道层,将本发明实施例制备得到的氟掺杂氧化铟薄膜作为薄膜晶体管的沟道层时,可使薄膜晶体管具有较高的场效应迁移率、阈值电压和电学稳定性,可使薄膜晶体管在未来的新型显示、柔性电子器件、低功耗存算一体电路和单片三维集成中具有广阔的应用前景和潜力。
在一些实施方式中,所述在通过原子层沉积法制备氧化铟薄膜的过程中进行含氟等离子体处理,得到所述氟掺杂氧化铟薄膜的步骤具体包括:
步骤S11、在原子层沉积系统中,进行n次原子层沉积循环,得到氧化铟薄膜;
步骤S12、对所述氧化铟薄膜进行第一含氟等离子体处理,然后进行吹扫;
步骤S13、重复步骤S11至S12若干次,得到所述氟掺杂氧化铟薄膜;
其中,n大于等于1,每次原子层沉积循环包括依次进行通入铟源、吹扫、通入氧源、吹扫的步骤。
本实施方式中,n大于等于1,作为举例n=1、2、3、4或5等。
当n=1时,即在每次原子层沉积循环后都进行第一含氟等离子体处理。因此,此时可以理解为:每次原子层沉积循环包括依次进行通入铟源、吹扫、通入氧源、吹扫、通入氟等离子体、吹扫的步骤。也就是说,当n等于1时,所述在通过原子层沉积法制备氧化铟薄膜的过程中进行含氟等离子体处理,得到所述氟掺杂氧化铟薄膜的步骤具体包括:在原子层沉积系统中,进行n次原子层沉积循环,得到所述氟掺杂氧化铟薄膜;其中,每次原子层沉积循环包括依次进行通入铟源、吹扫、通入氧源、吹扫、通入氟等离子体、吹扫的步骤。在每次原子层沉积循环后都进行第一含氟等离子体处理或在每次原子层沉积循环的过程中都进行第一含氟等离子体的步骤,可使得氟掺杂更加均匀、且氟掺杂效率高。
当n=2时,即每进行2次原子层沉积循环进行一次氟等离子体处理。
当n=3时,即每进行3次原子层沉积循环进行一次氟等离子体处理。
当n=4时,即每进行4次原子层沉积循环进行一次氟等离子体处理。
当n=5时,即每进行5次原子层沉积循环进行一次氟等离子体处理。
可以理解的是,可将衬底置于原子层沉积系统中,进行n次原子层沉积循环,在所述衬底上制备得到所述氟掺杂氧化铟薄膜。
步骤S13中,根据所需要的氟掺杂氧化铟薄膜的厚度,确定需要重复步骤S11至S12的次数。可以理解的是,当需要重复步骤S11至S12一次时,整个制备过程中一共进行了两次从步骤S11至步骤S12的步骤。当需要重复步骤S11至S12两次时,整个制备过程中一共进行了三次从步骤S11至步骤S12的步骤
在一些实施方式中,所述第一含氟等离子处理的工艺条件为:
原子层沉积系统腔体气压为0.05-1Torr(例如,可以是0.05Torr、0.1Torr、0.2Torr、0.3Torr、0.4Torr、0.5Torr、0.6Torr、0.7Torr、0.8Torr、0.9Torr或1Torr等),处理温度为100-200℃(例如,可以是100℃、110℃、120℃、130℃、140℃、150℃、160℃、170℃、180℃、190℃或200℃等),含氟等离子体流量为10-400sccm(例如,可以是10sccm、50sccm、80sccm、100sccm、150sccm、200sccm、250sccm、300sccm、350sccm或400sccm等),含氟等离子体功率为10-100W(例如可以是10W、20W、30W、40W、50W、60W、70W、80W、90W或100W等),含氟等离子体处理时间为5-30s(例如,可以是5s、8s、10s、15s、20s、25s或30s等)。
在一些实施方式中,所述在通过原子层沉积法制备得到氧化铟薄膜后,进行含氟等离子体处理,得到所述氟掺杂氧化铟薄膜的步骤具体包括:
步骤S21、在原子层沉积系统中,进行m次原子层沉积循环,得到氧化铟薄膜;
步骤S22、对所述氧化铟薄膜进行第二含氟等离子体处理,然后进行吹扫,得到所述氟掺杂氧化铟薄膜;
其中m大于等于1,每次原子层沉积循环包括依次进行通入铟源、吹扫、通入氧源、吹扫的步骤。
本实施方式中,在制备得到氧化铟薄膜后,再进行含氟等离子体处理的步骤,为了更好地实现氟掺杂,需要更长的含氟等离子体处理时间。
因此,在一些实施方式中,所述第二含氟等离子处理的工艺条件为:
原子层沉积系统腔体气压为0.1-1Torr(例如,可以是0.05Torr、0.1Torr、0.2Torr、0.3Torr、0.4Torr、0.5Torr、0.6Torr、0.7Torr、0.8Torr、0.9Torr或1Torr等),处理温度为100-200℃(例如,可以是100℃、110℃、120℃、130℃、140℃、150℃、160℃、170℃、180℃、190℃或200℃等),含氟等离子体流量为10-400sccm(例如,可以是10sccm、50sccm、80sccm、100sccm、150sccm、200sccm、250sccm、300sccm、350sccm或400sccm等),含氟等离子体功率为10-100W(例如可以是10W、20W、30W、40W、50W、60W、70W、80W、90W或100W等),含氟等离子体处理时间为10-1500s(例如,可以是10s、20s、50s、100s、200s、300s、400s、500s、600s、700s、800s、900s、1000s、1100s、1200s、1300s、1400s或1500s等)。
步骤S11和步骤S21中,在一些实施方式中,每次原子层沉积循环的工艺参数为:
原子层沉积系统腔体气压为0.3-3Torr(例如,可以是0.3Torr、0.4Torr、0.5Torr、0.6Torr、0.7Torr、0.8Torr、0.9Torr、1Torr、1.5Torr、2Torr、2.5Torr或3Torr等),沉积温度为100-200℃(例如,可以是100℃、110℃、120℃、130℃、140℃、150℃、160℃、170℃、180℃、190℃或200℃等),铟源的暴露量为0.01-10Torr·s(例如,可以是0.01Torr·s、0.05Torr·s、0.1Torr·s、1Torr·s、2Torr·s、3Torr·s、4Torr·s、5Torr·s、6Torr·s、7Torr·s、8Torr·s、9Torr·s或10Torr·s);氧等离子体流量为10-400sccm(例如,可以是10sccm、50sccm、80sccm、100sccm、150sccm、200sccm、250sccm、300sccm、350sccm或400sccm等),氧等离子体功率为50-300W(例如可以是50W、60W、70W、80W、90W、100W、150W、200W、250W或300W等),氧等离子体暴露时间为5-30s(例如,可以是5s、8s、10s、15s、20s、25s或30s等)。
在一些实施方式中,所述铟源包括环戊二烯铟、三甲基铟、三乙基铟、三氯化铟、(N,N’-二异丙基乙脒基)铟(III)、(N,N’-二叔丁基乙脒基)铟(III)、二乙基(N,N-双(三甲基硅基)胺)铟中的至少一种,但不限于此。
在一些实施方式中,所述氧源包括氧等离子体、笑气等离子体、水、氧气、过氧化氢中的至少一种,但不限于此。
在一些实施方式中,所述含氟等离子包括四氟化碳等离子体、六氟化硫等离子体、三氟化氮等离子体中的至少一种,但不限于此。
在一些实施方式中,所述吹扫采用的气体为惰性气体。在一些具体的实施方式中,所述惰性气体包括氮气或氩气,但不限于此。
本发明实施例还提供一种氟掺杂氧化铟薄膜,其中,采用本发明实施例如上所述的制备方法制备得到,所述氟掺杂氧化铟薄膜的厚度小于10nm,例如可以是10nm、9nm、8nm、7nm、6nm、5nm、4nm、3nm、2nm或1nm等。氧化铟具有较高的缺陷态密度,本发明实施例提供的氟掺杂氧化铟相比氧化铟具有更低的缺陷态密度。
本发明实施还提供一种薄膜晶体管,包括沟道层,其中,所述沟道层包括本发明实施例如上所述的氟掺杂氧化铟薄膜。本发明并不限定薄膜晶体管的具体类型,作为举例,如图1中A-L所示,所述薄膜晶体管可以是底栅顶接触型薄膜晶体管、底栅底接触型薄膜晶体管、顶栅底接触型薄膜晶体管、顶栅顶接触型薄膜晶体管、顶栅自对准型薄膜晶体管、底栅自对准型薄膜晶体管、双栅型薄膜晶体管、垂直沟道型薄膜晶体管、垂直环形沟道型薄膜晶体管、双栅垂直环形沟道型薄膜晶体管、围栅型薄膜晶体管、双栅围栅型薄膜晶体管。示例性地,如图1中A所示,所述底栅顶接触型薄膜晶体管包括:衬底1;设置在所述衬底1上的栅极2;设置在所述衬底1和所述栅极2上的介质层3,设置在所述介质层3上的沟道层4,设置在所述介质层3上并设置在所述沟道层3相对两侧的源极5和漏极6。
通过本发明如上实施例中原子层沉积结合含氟等离子处理得到的氟掺杂氧化铟可实现三维器件的制备,基于此,本发明实施例还提供一种薄膜晶体管的制备方法,其中,包括步骤:
提供待制备沟道层的薄膜晶体管;
在所述待制备沟道层的薄膜晶体管中制备氟掺杂氧化铟薄膜,形成沟道层;
所述氟掺杂氧化铟薄膜的制备方法采用本发明实施例如上所述的制备方法。
本实施例中,可采用原子层沉积结合含氟等离子体处理的方法在薄膜晶体管中制备得到超薄均匀的氟掺杂氧化铟沟道层,可使薄膜晶体管具有较高的场效应迁移率、阈值电压和电学稳定性。
下面通过具体的实施例进行详细说明。
以下实施例中,薄膜晶体管的电学特性测试通过半导体分析仪(B1500A,Keysight)进行。
实施例1
本实施例提供一种氟掺杂氧化铟薄膜的制备方法,包括如下步骤:
(1)提供氧化硅衬底。
(2)将所述氧化硅衬底置于原子层沉积系统中,进行若干次原子层沉积循环,每个原子层沉积循环包括依次通入环戊二烯铟、吹扫、通入氧等离子体和吹扫四个步骤,其中,吹扫气体为氩气,每次原子层沉积循环的工艺参数为:腔体气压为0.5Torr,沉积温度为150℃,环戊二烯铟暴露量为1Torr·s,氧等离子体流量为50sccm,氧等离子体功率为250W,氧等离子体暴露时间为15s,制备得到厚度为3nm的氧化铟薄膜。
(3)在原子层沉积系统中使用四氟化碳等离子体对氧化铟薄膜进行氟掺杂,工艺参数为:腔体气压为0.8Torr,处理温度为150℃,四氟化碳等离子体流量为400sccm,四氟化碳等离子体功率为75W,四氟化碳等离子体处理时间为分别为0s、200s、500s、1000s、1500s,得到不同四氟化碳等离子体处理时间的氟掺杂氧化铟薄膜。
上述不同四氟化碳等离子体处理时间的氟掺杂氧化铟薄膜的原子力显微镜形貌图分别如图2中A-E所示,不同四氟化碳等离子体处理时间的氟掺杂氧化铟薄膜的表面均方根粗糙度在0.27-0.41nm之间,可见,四氟化碳等离子体后处理对氧化铟薄膜的表面形貌没有明显影响。沟道层在薄膜晶体管中发挥重要的作用,电子或空穴在沟道层中进行流动产生电流,因此,沟道层质量的好坏影响薄膜晶体管的性能,而采用本发明提供的方法制备氟掺杂氧化铟沟道层可保证其具有较高的质量,且具有良好的均匀性,保证薄膜晶体管的性能。
上述不同四氟化碳等离子体处理时间的氟掺杂氧化铟薄膜的X射线光电子能谱如图3所示,经过四氟化碳等离子体处理后的氧化铟薄膜能谱中均能观察到氟元素的1s峰,说明四氟化碳等离子体处理可以实现对原子层沉积氧化铟薄膜的掺杂。
实施例2
本实施例提供一种氟掺杂氧化铟薄膜晶体管(其结构如图1中A所示)的制备方法,包括如下步骤:
(1)提供氧化硅衬底。
(2)通过溅射法在氧化硅衬底上沉积金属钼,并用湿法刻蚀进行图案化,制备金属钼栅极。
(3)将表面制备有金属钼栅极的氧化硅衬底置于原子层沉积系统中,通过原子层沉积法,以三甲基铝和臭氧为前驱体,沉积温度为200℃,在金属钼栅极上沉积厚度为10nm的氧化铝介电层。
(4)将含有金属钼栅极和氧化铝介电层的氧化硅衬底置于原子层沉积系统中,进行若干次原子层沉积循环,每个原子层沉积循环包括依次通入环戊二烯铟、吹扫、通入氧等离子体和吹扫四个步骤,其中,吹扫气体为氩气,每次原子层沉积循环的工艺参数为:腔体气压为0.5Torr,沉积温度为150℃,环戊二烯铟暴露量为1Torr·s,氧等离子体流量为50sccm,氧等离子体功率为250W,氧等离子体暴露时间为15s,制备得到厚度为3nm的氧化铟薄膜。
在原子层沉积系统中通入四氟化碳等离子体对上述得到的氧化铟薄膜进行氟掺杂,工艺参数为:腔体气压为0.8Torr,处理温度为150℃,四氟化碳等离子体流量为400sccm,四氟化碳等离子体功率为75W,四氟化碳等离子体处理时间为1000s;然后通过湿法刻蚀进行图案化形成氟掺杂氧化铟沟道层,沟道层宽度为20μm,沟道层长度分别为10μm、20μm、50μm、80μm、100μm。
(5)在氟掺杂氧化铟沟道层上相对的两侧通过溅射法分别沉积金属钼,并通过光刻胶剥离进行图案化,制备得到金属钼源极和金属钼漏极。
(6)进行退火处理,退火的温度为300℃,退火气氛为氧气,气压为0.1MPa,退火时间为1h,得到所述氟掺杂氧化铟薄膜晶体管。
对比例1
本对比例提供一种薄膜晶体管的制备方法,与实施例2的区别仅在于:四氟化碳等离子体处理时间为0s,即不进行四氟化碳等离子体处理的步骤,得到纯氧化铟薄膜晶体管。
对比例1中制备得到的纯氧化铟薄膜晶体管及对实施例2中制备得到的氟掺杂氧化铟薄膜晶体管进行电学特性测试。转移特性曲线分别如图4中A和B所示,可知,随着沟道长度的缩小,对比例1中纯氧化铟薄膜晶体管的阈值电压呈现出-1V左右的负漂,而实施例2中氟掺杂氧化铟薄膜晶体管的阈值电压和亚阈值摆幅几乎保持不变,同时在源漏电压为1.1V的条件下未出现明显的漏致势垒降低效应,这表明对氧化铟沟道层进行氟掺杂可以有效抑制其施主缺陷态密度。
实施例2中沟道长度为10μm的氟掺杂氧化铟薄膜晶体管的转移特性曲线和输出特性曲线分别如图5中A和B所示。由图5中A所示,氟掺杂氧化铟薄膜晶体管的关态电流低于10-12A,亚阈值摆幅低至88mV/dec,同时无明显的正反扫回滞。由氟掺杂氧化铟薄膜晶体管的线性区可提取出器件的场效应迁移率为36.1cm2/V·s,阈值电压为0.39V。由图5中B所示,氟掺杂氧化铟薄膜晶体管在夹断点处具有良好的电流饱和特性,在栅压为4V的条件下实现了12.9μA/μm的开态电流,同时未出现电流拥挤效应,表明源漏电极和氟掺杂氧化铟沟道之间具有良好的欧姆接触。
实施例2中不同沟道长度的氟掺杂氧化铟薄膜晶体管在不同栅压下的归一化总电阻随沟道长度的变化如图5中C所示,通过传输线模型拟合得到的源漏接触电阻为0.15Ω·cm,接近理想的欧姆接触,表明氟掺杂不会劣化源漏电极和沟道层之间良好的接触特性。
实施例2中不同沟道长度的氟掺杂氧化铟薄膜晶体管的跨导和开态电流随沟道长度的变化如图5中D所示,在源漏电压为0.1V和1.1V的条件下,跨导和开态电流遵循薄膜晶体管微缩规律,这种良好的微缩特性得益于器件极低的源漏接触电阻和几乎恒定的阈值电压。
对比例1中纯氧化铟薄膜晶体管(沟道层宽度为20μm,长度为10μm)和实施例2中氟掺杂氧化铟薄膜晶体管(沟道层宽度为20μm,长度为10μm)阈值电压、亚阈值摆幅和场效应迁移率的统计值(每种晶体管取5个)如图6所示,相较于纯氧化铟薄膜晶体管的-0.42V的负阈值电压,氟掺杂氧化铟薄膜晶体管具有0.36V的正阈值电压,且器件间的阈值电压差异更小,表明四氟化碳等离子体处理的氧化铟薄膜具有良好的均一性。此外,相较于纯氧化铟薄膜晶体管,氟掺杂氧化铟薄膜晶体管具有更陡峭的亚阈值摆幅。以上结果表明适当的四氟化碳等离子体处理可以稳定氧化铟的晶体结构并抑制施主缺陷态的产生。区别于传统的金属阳离子掺杂,在四氟化碳等离子体处理前后,氧化铟薄膜晶体管的迁移率未出现明显改变,这可能是由于氟掺杂不会对氧化铟导带底附近能态产生贡献,因此氟掺杂在抑制施主缺陷态的同时维持了氧化铟的高迁移率特性。表1对比了本发明和近年来报道的氧化铟基薄膜晶体管的关键性能参数,本发明提出的氟掺杂氧化铟薄膜晶体管同时实现了较高的场效应迁移率和正的阈值电压,性能达到国际领先水平。
表1本发明和近年来报道的氧化铟基薄膜晶体管的关键性能参数
参考文献:
[1]H.Y.Kim,E.A.Jung,G.Mun,R.E.Agbenyeke,B.K.Park,J.S.Park,S.U.Son,D.J.Jeon,S.H.K.Park,T.M.Chung,and J.H.Han,"Low-temperature growth of indiumoxide thin film by plasma-enhanced atomic layer deposition using liquiddimethyl(N-ethoxy-2,2-dimethylpropanamido)indium for high-mobility thin filmtransistor application,"ACS Appl.Mater.Interfaces,vol.8,no.40,pp.26924-26931,Oct.2016,doi:10.1021/acsami.6b07332.
[2]M.W.Si,Z.H.Lin,Z.Z.Chen,X.Sun,H.Y.Wang,and P.D.Ye,"Scaled indiumoxide transistors fabricated using atomic layer deposition,"Nat.Electron.,vol.5,no.3,pp.164-170,Mar.2022,doi:10.1038/s41928-022-00718-w.
[3]Z.C.Zhang,Y.Q.Hu,Z.H.Lin,M.W.Si,A.Charnas,K.Cho,and P.D.D.Ye,"Atomically thin indium-tin-oxide transistors enabled by atomic layerdeposition,"IEEE Trans.Electron Device,vol.69,no.1,pp.231-236,Jan.2022,doi:10.1109/Ted.2021.3129707.
[4]J.Lee,J.Moon,J.E.Pi,S.D.Ahn,H.Oh,S.Y.Kang,and K.H.Kwon,"Highmobility ultra-thin crystalline indium oxide thin film transistor usingatomic layer deposition,"Appl.Phys.Lett.,vol.113,no.11,pp.112102-1-112102-5,Sep.2018,doi:10.1063/1.5041029.
[5]S.H.Choi,H.J.Jeong,T.Hong,Y.H.Na,C.K.Park,M.Y.Lim,S.H.Jeong,J.H.Lim,and J.S.Park,"Plasma-enhanced atomic layer deposited indium oxidefilm using a novel dimethylbutylamino-trimethylindium precursor for thin filmtransistors,"J.Vac.Sci.Technol.A,vol.39,no.3,pp.032406-1-032406-7,May 2021,doi:10.1116/6.0000842.
[6]H.I.Yeom,J.B.Ko,G.Mun,and S.H.K.Park,"High mobilitypolycrystalline indium oxide thin-film transistors by means of plasma-enhanced atomic layer deposition,"J.Mater.Chem.C,vol.4,no.28,pp.6873-6880,Jun.2016,doi:10.1039/c6tc00580b.
[7]M.W.Si,Y.Q.Hu,Z.H.Lin,X.Sun,A.Charnas,D.Q.Zheng,X.Lyu,H.Y.Wang,K.J.Cho,and P.D.Ye,"Why In2O3 can make 0.7nm atomic layer thin transistors,"Nano Lett.,vol.21,no.1,pp.500-506,Jan.2021,doi:10.1021/acs.nanolett.0c03967.
[8]M.W.Si,Z.H.Lin,A.Charnas,and P.D.D.Ye,"Scaled atomic-layer-deposited indium oxide nanometer transistors with maximum drain currentexceeding 2A/mm at drain voltage of 0.7V,"IEEE Electron Device Lett.,vol.42,no.2,pp.184-187,Feb.2021,doi:10.1109/LED.2020.3043430.
由于超薄氧化物半导体沟道对于外部偏压更加敏感,其薄膜晶体管通常面临严重的偏压稳定性问题。因此,对对比例1和实施例2中的纯氧化铟薄膜晶体管和氟掺杂氧化铟薄膜晶体管进行了偏压稳定性测试,温度为室温,测试气氛为氮气,正偏压和负偏压应力分别为3V和-3V,测试时间分别为0s、10s、30s、100s、300s、1000s、3000s,纯氧化铟薄膜晶体管和氟掺杂氧化铟薄膜晶体管在正偏压和负偏压应力下的转移特性曲线随时间的变化如图7所示。由图7中A和B所示,纯氧化铟薄膜晶体管在负偏压应力下的阈值电压漂移为-203mV,在正偏压应力下的阈值电压漂移为-126mV。纯氧化铟薄膜晶体管在正偏压应力下的反常阈值电压负漂可能是由于施主缺陷态的产生导致的。由图7中C和D所示,氟掺杂氧化铟薄膜晶体管在负偏压应力下的阈值电压漂移为-87mV,在正偏压应力下的阈值电压漂移仅为30mV,且亚阈值摆幅在两种偏压应力条件下均未发生明显变化。由于四氟化碳等离子体后处理和后退火工艺对缺陷态的有效钝化,氟掺杂氧化铟薄膜晶体管的沟道层和介电层/沟道界面处的缺陷态密度较低,因此器件具有优异的电学稳定性。此外,对于氟掺杂氧化铟薄膜晶体管,未观察到在正偏压应力下的反常阈值电压负漂,表明氟掺杂氧化铟沟道可以有效抑制外部偏压应力引起的施主缺陷态。因此,氟掺杂氧化铟薄膜晶体管在未来的新型显示、柔性电子器件、低功耗存算一体电路和单片三维集成中具有广阔的应用前景和潜力。
实施例3
本实施例提供一种氟掺杂氧化铟薄膜晶体管(其结果如图1中A所示)的制备方法,包括如下步骤:
(1)提供氧化硅衬底。
(2)通过溅射法在氧化硅衬底上沉积金属钼,并用湿法刻蚀进行图案化,制备金属钼栅极。
(3)将表面制备有金属钼栅极的氧化硅衬底置于原子层沉积系统中,通过原子层沉积法,以三甲基铝和臭氧为前驱体,沉积温度为200℃,在金属钼栅极上沉积厚度为10nm的氧化铝介电层。
(4)将含有金属钼栅极和氧化铝介电层的氧化硅衬底置于原子层沉积系统中,进行若干次原子层沉积循环,每个原子层沉积循环包括依次通入环戊二烯铟、吹扫、通入氧等离子体和吹扫四个步骤,其中,吹扫气体为氩气,每次原子层沉积循环的工艺参数为:腔体气压为0.5Torr,沉积温度为150℃,环戊二烯铟暴露量为1Torr·s,氧等离子流量为50sccm,氧等离子体功率为250W,氧等离子体暴露时间为15s,得到厚度为3nm的氧化铟薄膜。
在原子层沉积系统中使用四氟化碳等离子体对上述得到的氧化铟薄膜进行氟掺杂,工艺参数为:腔体气压为0.1Torr,处理温度为150℃,四氟化碳等离子体流量为50sccm,四氟化碳等离子体功率为75W,四氟化碳等离子体处理时间为60s;然后通过湿法刻蚀进行图案化形成氟掺杂氧化铟沟道层,沟道层宽度为20μm,沟道层长分别为5μm、10μm、20μm、50μm、100μm。
(5)在氟掺杂氧化铟沟道层上相对的两侧通过溅射法分别沉积金属钼,并通过光刻胶剥离进行图案化,制备得到金属钼源极和金属钼漏极。
(6)进行退火处理,退火的温度为300℃,退火气氛为氧气,气压为0.1MPa,退火时间为1h,得到不同沟道层长度的氟掺杂氧化铟薄膜晶体管(即本实施例在制备完氧化铟薄膜后,再进行四氟化碳等离子体处理)。
对所述薄膜晶体管的电学特性进行测试。
实施例3中不同沟道层长度的氟掺杂氧化铟薄膜晶体管的转移特性曲线如图8所示,随着沟道长度的缩小,氟掺杂氧化铟薄膜晶体管的阈值电压呈现出-0.26V左右的负漂,亚阈值摆幅几乎保持不变,在源漏电压为1.1V的条件下未出现明显的漏致势垒降低效应。
实施例3中沟道层长度为10μm的氟掺杂氧化铟薄膜晶体管的转移特性曲线和输出特性曲线,分别如图9中A和B所示,由图9中A所示,氟掺杂氧化铟薄膜晶体管的关态电流低于10-12A,亚阈值摆幅为104mV/dec,同时无明显的正反扫回滞。由氟掺杂氧化铟薄膜晶体管的线性区可提取出器件的场效应迁移率为8.2cm2/V·s,阈值电压为1.92V。由图9中B所示,氟掺杂氧化铟薄膜晶体管在夹断点处具有良好的电流饱和特性,在栅压为4.5V的条件下实现了1.9μA/μm的开态电流,同时未出现电流拥挤效应。
实施例4
本实施例提供一种氟掺杂氧化铟薄膜晶体管的制备方法,与实施例3的区别仅在于:步骤(4)不同,本实施例中相应的步骤为:
(4)将含有金属钼栅极和氧化铝介电层的氧化硅衬底置于原子层沉积系统中,进行若干次原子层沉积循环,每次原子层沉积循环包括依次通入环戊二烯铟、吹扫、通入氧等离子体、吹扫、通入四氟化碳等离子体、吹扫六个步骤,其中,吹扫气体为氩气,每次原子层沉积循环的工艺参数为:腔体气压为0.5Torr,沉积温度为150℃,环戊二烯铟暴露量为1Torr·s,氧等离子流量为50sccm,氧等离子体功率为250W,氧等离子体暴露时间为15s,四氟化碳等离子体流量为50sccm,四氟化碳等离子体功率为75W,四氟化碳等离子体处理时间为5s,然后通过湿法刻蚀进行图案化形成厚度为3nm的氟掺杂氧化铟沟道层,沟道层宽度为20μm,沟道层长分别为5μm、10μm、20μm、50μm、100μm(即本实施例在每次完成一个原子层沉积循环生长氧化铟后都进行四氟化碳等离子体离子体处理)。
实施例4中制备得到的不同沟道层长度的氟掺杂氧化铟薄膜晶体管的转移特性曲线如图10所示,可知,当沟道长度缩短至20μm时,氟掺杂氧化铟薄膜晶体管的阈值电压未出现明显变化,而当沟道长度缩短至10μm时,器件呈现出-0.41V左右的负漂。随着沟道长度的缩小,器件的亚阈值摆幅几乎保持不变,在源漏电压为1.1V的条件下未出现明显的漏致势垒降低效应。
实施例4中沟道长度为10μm的氟掺杂氧化铟薄膜晶体管的转移特性曲线和输出特性曲线分别如图11中A和B所示。由图11中A所示,氟掺杂氧化铟薄膜晶体管的关态电流低于10-12A,亚阈值摆幅为93mV/dec。由氟掺杂氧化铟薄膜晶体管的线性区可提取出器件的场效应迁移率为25.3cm2/V·s,阈值电压为2.21V。由图11中B所示,氟掺杂氧化铟薄膜晶体管在夹断点处具有良好的电流饱和特性,在栅压为4.5V的条件下实现了4.5μA/μm的开态电流,同时未出现电流拥挤效应。
实施例5
本实施例提供一种氟掺杂氧化铟薄膜晶体管的制备方法,与实施例3的区别仅在于:
步骤(4)不同,本实施例中相应的步骤为:
a、将含有金属钼栅极和氧化铝介电层的氧化硅衬底置于原子层沉积系统中,进行3次原子层沉积循环,得到氧化铟薄膜;b、对所述氧化铟薄膜进行四氟化碳等离子体处理,然后进行吹扫;然后重复步骤a至b若干次,然后通过湿法刻蚀进行图案化形成厚度为3nm的氟掺杂氧化铟沟道层,沟道层宽度为20μm,沟道层长分别为5μm、10μm、20μm、50μm、100μm。
其中,每次原子层沉积循环包括依次通入环戊二烯铟、吹扫、通入氧等离子体和吹扫四个步骤,吹扫气体为氩气。每次原子层沉积循环的工艺参数为:腔体气压为0.5Torr,沉积温度为150℃,环戊二烯铟暴露量为1Torr·s,氧等离子流量为50sccm,氧等离子体功率为250W,氧等离子体暴露时间为15s;
进行四氟化碳等离子体处理的工艺参数为:腔体气压为0.1Torr,四氟化碳等离子体流量为50sccm,四氟化碳等离子体功率为75W,四氟化碳等离子体处理时间为5s。(即本实施例中每完成三次原子层沉积循环生长氧化铟后进行一次氟掺杂)。
实施例5中不同沟道层长度的氟掺杂氧化铟薄膜晶体管的转移特性曲线如图12所示,可知,当沟道长度缩短至10μm时,氟掺杂氧化铟薄膜晶体管的阈值电压呈现出-0.47V左右的负漂。随着沟道长度的缩小,器件的亚阈值摆幅几乎保持不变,在源漏电压为1.1V的条件下未出现明显的漏致势垒降低效应。
实施例5中沟道长度为10μm的氟掺杂氧化铟薄膜晶体管的转移特性曲线和输出特性曲线分别如图13中A和B所示,由图13中A所示,氟掺杂氧化铟薄膜晶体管的关态电流低于10-12A,亚阈值摆幅为130mV/dec。由氟掺杂氧化铟薄膜晶体管的线性区可提取出器件的场效应迁移率为13.7cm2/V·s,阈值电压为1.38V。由图13中B所示,氟掺杂氧化铟薄膜晶体管在夹断点处具有良好的电流饱和特性,在栅压为3.5V的条件下实现了2.4μA/μm的开态电流,同时未出现电流拥挤效应。
应当理解的是,本发明的应用不限于上述的举例,对本领域普通技术人员来说,可以根据上述说明加以改进或变换,所有这些改进和变换都应属于本发明所附权利要求的保护范围。

Claims (10)

1.一种氟掺杂氧化铟薄膜的制备方法,其特征在于,包括步骤:
在通过原子层沉积法制备氧化铟薄膜的过程中进行含氟等离子体处理,得到所述氟掺杂氧化铟薄膜;或,在通过原子层沉积法制备得到氧化铟薄膜后,进行含氟等离子体处理,得到所述氟掺杂氧化铟薄膜。
2.根据权利要求1所述的制备方法,其特征在于,所述在通过原子层沉积法制备氧化铟薄膜的过程中进行含氟等离子体处理,得到所述氟掺杂氧化铟薄膜的步骤具体包括:
步骤S11、在原子层沉积系统中,进行n次原子层沉积循环,得到氧化铟薄膜;
步骤S12、对所述氧化铟薄膜进行第一含氟等离子体处理,然后进行吹扫;
步骤S13、重复步骤S11至S12若干次,得到所述氟掺杂氧化铟薄膜;
其中,n大于等于1,每次原子层沉积循环包括依次进行通入铟源、吹扫、通入氧源、吹扫的步骤。
3.根据权利要求2所述的制备方法,其特征在于,所述第一含氟等离子处理的工艺条件为:
原子层沉积系统腔体气压为0.05-1Torr,处理温度为100-200℃,含氟等离子体流量为10-400sccm,含氟等离子体功率为10-100W,含氟等离子体处理时间为5-30s。
4.根据权利要求1所述的制备方法,其特征在于,所述在通过原子层沉积法制备得到氧化铟薄膜后,进行含氟等离子体处理,得到所述氟掺杂氧化铟薄膜的步骤具体包括:
步骤S21、在原子层沉积系统中,进行m次原子层沉积循环,得到氧化铟薄膜;
步骤S22、对所述氧化铟薄膜进行第二含氟等离子体处理,然后进行吹扫,得到所述氟掺杂氧化铟薄膜;
其中m大于等于1,每次原子层沉积循环包括依次进行通入铟源、吹扫、通入氧源、吹扫的步骤。
5.根据权利要求4所述的制备方法,其特征在于,所述第二含氟等离子处理的工艺条件为:
原子层沉积系统腔体气压为0.1-1Torr,处理温度为100-200℃,含氟等离子体流量为10-400sccm,含氟等离子体功率为10-100W,含氟等离子体处理时间为10-1500s。
6.根据权利要求2-5任一项所述的制备方法,其特征在于,所述铟源包括环戊二烯铟、三甲基铟、三乙基铟、三氯化铟、(N,N’-二异丙基乙脒基)铟(III)、(N,N’-二叔丁基乙脒基)铟(III)、二乙基(N,N-双(三甲基硅基)胺)铟中的至少一种;
和/或,所述氧源包括氧等离子体、笑气等离子体、水、氧气、过氧化氢中的至少一种;
和/或,所述含氟等离子包括四氟化碳等离子体、六氟化硫等离子体、三氟化氮等离子体中的至少一种;
和/或,所述吹扫采用的气体为惰性气体。
7.根据权利要求2-5任一项所述的制备方法,其特征在于,每次原子层沉积循环的工艺参数为:
原子层沉积系统腔体气压为0.3-3Torr,沉积温度为100-200℃,铟源的暴露量为0.01-10Torr·s,氧等离子体流量为10-400sccm,氧等离子体功率为50-300W,氧等离子体暴露时间为5-30s。
8.一种氟掺杂氧化铟薄膜,其特征在于,采用权利要求1-7任一项所述的制备方法制备得到。
9.一种薄膜晶体管,包括沟道层,其特征在于,所述沟道层包括权利要求8所述的氟掺杂氧化铟薄膜,所述氟掺杂氧化铟薄膜的厚度小于10nm。
10.一种薄膜晶体管的制备方法,其特征在于,包括步骤:
提供待制备沟道层的薄膜晶体管;
在所述待制备沟道层的薄膜晶体管中制备氟掺杂氧化铟薄膜,形成沟道层;
所述氟掺杂氧化铟薄膜的制备方法采用权利要求1-7任一项所述的制备方法。
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