CN116997183A - 反熔丝结构及其形成方法、存储器 - Google Patents

Abstract

本公开是关于半导体技术领域，涉及一种反熔丝结构及其形成方法、存储器。该反熔丝结构包括：衬底，包括有源区，有源区包括第一掺杂区和第二掺杂区；第一栅极层，设于衬底上，且位于第一掺杂区和第二掺杂区之间；第二栅极层，设于衬底上，位于第二掺杂区远离第一栅极层的一侧。第一栅极层包括依次邻接排布的第一边缘部、第一中间部及第二边缘部；第一边缘部和第二边缘部均至少部分覆盖有源区；在第一方向上，第一中间部具有第一尺寸，第一边缘部具有第二尺寸，第二边缘部具有第三尺寸，第一尺寸小于第二尺寸且小于第三尺寸；第二方向与第一方向相交。该反熔丝结构可降低第一栅极层损伤的概率，提高器件稳定性。

Description

反熔丝结构及其形成方法、存储器

技术领域

本公开涉及半导体技术领域，具体而言，涉及一种反熔丝结构及其形成方法、存储器。

背景技术

基于反熔丝(Anti-fuse)技术的一次可编程器件被广泛应用于各类芯片中，例如DRAM芯片中利用反熔丝可编程模块可以通过击穿反熔丝单元，实现冗余修复(包括行修复和列修复)；也可以通过对反熔丝可编程模块进行编程，进而实现对芯片内部各种参数(例如电压、电流、频率等)的精确修调。

随着半导体技术的不断推进，反熔丝相关空间尺寸的微缩对节省成本、创造收益有极大帮助，但是反熔丝的尺寸与其准确性及稳定性呈正相关特性，如何取得反熔丝尺寸微缩的同时，确保其性能不受影响、甚至更好，成为了研究热点。然而，随着尺寸微缩，在反熔丝结构的编程过程中，开关器件易受到反熔丝的编程电压的影响而被击穿进而损伤，器件稳定性较差。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

有鉴于此，本公开提供一种反熔丝结构及其形成方法、存储器，可降低读取晶体管损伤的概率，提高器件稳定性。

根据本公开的一个方面，提供一种反熔丝结构，包括：

衬底，包括沿第一方向延伸的有源区，所述有源区包括间隔排布的第一掺杂区和第二掺杂区；

第一栅极层，设于所述衬底上，且位于所述第一掺杂区和所述第二掺杂区之间；

第二栅极层，设于所述衬底上，且位于所述第二掺杂区远离所述第一栅极层的一侧；

其中，所述第一栅极层包括沿第二方向依次邻接排布的第一边缘部、第一中间部及第二边缘部；所述第一边缘部和所述第二边缘部均至少部分覆盖所述第一栅极层正下方的所述有源区；在所述第一方向上，所述第一中间部具有第一尺寸，所述第一边缘部具有第二尺寸，所述第二边缘部具有第三尺寸，所述第一尺寸小于所述第二尺寸且小于所述第三尺寸；所述第二方向与所述第一方向相交。

在本公开的一种示例性实施例中，所述第一掺杂区和所述第二掺杂区均为P型掺杂区。

在本公开的一种示例性实施例中，所述第二尺寸等于所述第三尺寸。

在本公开的一种示例性实施例中，在所述第二方向上，所述第一中间部具有第四尺寸，位于所述第一栅极层正下方的所述有源区具有第五尺寸，所述第四尺寸小于所述第五尺寸。

在本公开的一种示例性实施例中，所述第一边缘部与所述第一中间部相接的边界和与其邻近的所述有源区的边界之间具有第一距离，所述第二边缘部与所述第一中间部相接的边界和与其邻近的所述有源区的边界之间具有第二距离，所述第一距离和所述第二距离均小于或等于所述第四尺寸。

在本公开的一种示例性实施例中，所述第一距离等于所述第二距离。

在本公开的一种示例性实施例中，所述第一方向与所述第二方向垂直。

在本公开的一种示例性实施例中，在所述第二方向上，所述第一边缘部、所述第一中间部及所述第二边缘部具有同一中心线。

在本公开的一种示例性实施例中，所述第二栅极层包括沿所述第二方向依次邻接排布的第三边缘部、第二中间部及第四边缘部；所述第二中间部位于所述第二栅极层正下方的所述有源区，在所述第一方向上，所述第二中间部具有第六尺寸，所述第三边缘部具有第七尺寸，所述第四边缘部具有第八尺寸，所述第六尺寸大于所述第七尺寸和/或所述第八尺寸。

在本公开的一种示例性实施例中，所述第七尺寸等于所述第八尺寸。

在本公开的一种示例性实施例中，所述第六尺寸小于或等于所述第一尺寸。

在本公开的一种示例性实施例中，所述有源区还包括第三掺杂区，所述第三掺杂区位于所述第二栅极层远离所述第二掺杂区的一侧。

在本公开的一种示例性实施例中，所述第三掺杂区为P型掺杂区。

在本公开的一种示例性实施例中，在所述第一方向上，所述第一栅极层与所述第二栅极层的间距处处相等。

在本公开的一种示例性实施例中，所述第一尺寸与所述第六尺寸之和等于所述第二尺寸和所述第七尺寸之和，且等于所述第三尺寸和所述第八尺寸之和。

根据本公开的一个方面，提供一种反熔丝结构的形成方法，包括：

提供衬底，所述衬底包括沿第一方向延伸的有源区，所述有源区包括间隔排布的第一待掺杂区和第二待掺杂区；

在所述衬底上形成第一栅极层和第二栅极层，所述第一栅极层位于所述第一待掺杂区和所述第二待掺杂区之间；所述第二栅极层位于所述第二掺杂区远离所述第一栅极层的一侧，其中，所述第一栅极层包括沿第二方向依次邻接排布的第一边缘部、第一中间部及第二边缘部；所述第一边缘部和所述第二边缘部均至少部分覆盖所述第一栅极层正下方的所述有源区；在所述第一方向上，所述第一中间部具有第一尺寸，所述第一边缘部具有第二尺寸，所述第二边缘部具有第三尺寸，所述第一尺寸小于所述第二尺寸且小于所述第三尺寸；所述第二方向与所述第一方向相交；以及

对所述第一待掺杂区和所述第二待掺杂区进行掺杂，以分别形成第一掺杂区和第二掺杂区。

根据本公开的一个方面，提供一种存储器，包括上述任意一项所述的反熔丝结构。

本公开的反熔丝结构及其形成方法、存储器，第一掺杂区和第二掺杂区可分别作为源极和漏极，并与第一栅极层共同构成晶体管，该晶体管可作为反熔丝结构的读取晶体管，读取晶体管可以在编程过程中作为开关元件；第二栅极层可与第二掺杂区构成反熔丝，可通过反熔丝进行编程，第二栅极层与第一栅极层可共用第二掺杂区，进而减小器件尺寸。由于在第一方向上第一栅极层的第一中间部的第一尺寸小于第一边缘部的第二尺寸，同时小于第二边缘部的第三尺寸，在对反熔丝进行编程操作时，可增加第一栅极层下方的边缘沟道(即沟道靠近边缘的部分)的有效长度，减小沟道边缘的电场强度和热载流子密度，进而减小热电子诱导穿通(HEIP)效应，降低读取晶体管被击穿的可能性，进而降低读取晶体管损伤的概率，提高器件稳定性。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开一实施方式中反熔丝结构的示意图；

图2为图1中沿AA’方向剖开的示意图；

图3为图1中沿BB’方向剖开的示意图；

图4为本公开一实施方式中反熔丝结构的示意图；

图5为本公开一实施方式中反熔丝结构的示意图；

图6为本公开实施方式中反熔丝结构的形成方法的流程图。

附图标记说明：

100、衬底；200、读取晶体管；300、反熔丝；1、有源区；11、第一掺杂区/第一待掺杂区；12、第一沟道；13、第二掺杂区/第二待掺杂区；14、第二沟道；15、第三掺杂区/第三待掺杂区；2、第一栅极层；21、第一边缘部；22、第一中间部；23、第二边缘部；201、第一栅氧化层；202、第一栅导电层；203、第一覆盖层；3、第二栅极层；31、第三边缘部；32、第二中间部；33、第四边缘部；301、第二栅氧化层；302、第二栅导电层；303、第二覆盖层；x、第一方向；y、第二方向；A、第一尺寸；B、第二尺寸；C、第三尺寸；D、第四尺寸；E、第五尺寸；F、第六尺寸；G、第七尺寸；H、第八尺寸；a、第一距离；b、第二距离。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”…“第八”等仅作为标记使用，不是对其对象的数量限制。

反熔丝结构是存储器中的重要编程元件，主要包括反熔丝和读取晶体管。随着存储器体积的不断微缩，其内部的反熔丝结构的尺寸也在不断缩小，使得反熔丝与读取器件之间的间距减小，二者之间的耦合作用加剧，在对反熔丝进行编程操作时，要想使反熔丝被击穿进而完成编程操作，则需要较大的编程电压，此时，易使读取晶体管被击穿而损伤，进而影响反熔丝结构的性能和稳定性；且编程电压越大，需要的驱动电路体系就越复杂，制造成本越高。若首先保证读取晶体管不被击穿，则需降低编程电压，但是可能会导致反熔丝不能被击穿，无法进行编程操作，那么在保证读取晶体管不被破坏的情况下降低编程电压是本领域丞待解决的问题。

基于此，本公开实施方式提供了一种反熔丝结构，如图1-图3所示，该反熔丝结构可包括衬底100、第一栅极层2及第二栅极层3，其中：

衬底100可包括沿第一方向x延伸的有源区1，有源区1可包括间隔排布的第一掺杂区11和第二掺杂区13；

第一栅极层2可设于衬底100上，且位于第一掺杂区11和第二掺杂区13之间；

第二栅极层3可设于衬底100上，且位于第二掺杂区13远离第一栅极层2的一侧；

其中，第一栅极层2可包括沿第二方向y依次邻接排布的第一边缘部21、第一中间部22及第二边缘部23；第一中间部22在衬底上的正投影位于第一栅极层2正下方的有源区1中，第一边缘部21和第二边缘部23均至少部分覆盖第一栅极层2正下方的有源区1；在第一方向x上，第一中间部22具有第一尺寸A，第一边缘部21具有第二尺寸B，第二边缘部23具有第三尺寸C，第一尺寸A小于第二尺寸B且小于第三尺寸C；第二方向y与第一方向x相交。

本公开的反熔丝结构，第一掺杂区11和第二掺杂区13可分别作为源极和漏极，并与第一栅极层2共同构成晶体管，该晶体管可作为反熔丝结构的读取晶体管200，该读取晶体管200可以在编程过程中作为开关元件；第二栅极层3可与第二掺杂区13构成反熔丝300，可通过反熔丝300进行编程，第二栅极层3与第一栅极层2可共用第二掺杂区13，进而减小器件尺寸。由于在第一方向x上第一栅极层2的第一中间部22的第一尺寸A小于第一边缘部21的第二尺寸B，同时小于第二边缘部23的第三尺寸C，在对反熔丝300进行编程操作时，可增加第一栅极层2下方的边缘沟道(即沟道靠近边缘的部分)的有效长度，减小沟道边缘的电场强度和热载流子密度，进而减小热电子诱导穿通(HEIP)效应，降低读取晶体管200被击穿的可能性，进而降低读取晶体管200损伤的概率，提高器件稳定性。

下面对本公开实施方式中反熔丝结构的各部分的具体细节进行详细说明：

衬底100可呈平板结构，其可为矩形、圆形、椭圆形、多边形或不规则图形，其材料可以是半导体材料，例如，其材料可为硅，但是不限于硅或其他半导体材料，在此不对衬底100的形状及材料做特殊限定。

在一实施方式中，衬底100可为硅衬底，其内部形成有多个浅沟槽隔离结构(图中未示出)，浅沟槽隔离结构可以通过在衬底100内形成沟槽后，再在沟槽内填充隔离材料层而形成。浅沟槽隔离结构的材料可以包括氮化硅或氧化硅等，在此不做特殊限定。浅沟槽隔离结构的截面形状可以根据实际需要进行设定。多个浅沟槽隔离结构可并排分布，并能在衬底100上隔离出若干个有源区1，各有源区1均可沿第一方向x延伸，每个有源区1均可包括间隔排布的第一掺杂区11和第二掺杂区13，第一掺杂区11和第二掺杂区13可沿第一方向x间隔排布。第一方向x可以是衬底100横向延伸方向中的任一方向，在此不对第一方向x做特殊限定。

衬底100可以是n型衬底100，可对第一掺杂区11和第二掺杂区13进行掺杂，以分别形成源极和漏极。举例而言，可对第一掺杂区11和第二掺杂区13均进行p型掺杂，以形成p型掺杂区，p型掺杂区可与n型衬底100形成p-n结。举例而言，可向第一掺杂区11和第二掺杂区13内掺杂p型掺杂材料，以使第一掺杂区11和第二掺杂区13形成p型半导体。该p型掺杂材料可以是元素周期表中位于第III主族的元素，举例而言，其可以是硼，当然，还可以是其他元素的材料，在此不再一一列举。

需要说明的是，第一掺杂区11和第二掺杂区13在掺杂之前，也可分别称为第一待掺杂区11和第二待掺杂区13；下文中的第三掺杂区15的情况与此类似。第一掺杂区11可以作为源极，第二掺杂区13可以作为漏极；或者，第一掺杂区11可以作为漏极，第二掺杂区13可以作为源极。

在一实施方式中，可采用离子注入的方式向第一掺杂区11和第二掺杂区13注入硼离子，当然，也可采用其他工艺对第一掺杂区11和/或第二掺杂区13进行掺杂，在此不做特殊限定。

需要说明的是，第一掺杂区11与第二掺杂区13之间可为沟道，可将该沟道定义为第一沟道12(即：第一掺杂区11和第二掺杂区13之间的有源区1为第一沟道12)，第一沟道12可供电流流动，且第一沟道12中的电流可受其上部的第一栅极层2电压的控制，以实现栅控功能。

第一栅极层2可设于衬底100上，其可位于第一掺杂区11和第二掺杂区13之间，即：第一栅极层2可位于第一掺杂区11和第二掺杂区13之间的第一沟道12上方，第一栅极层2在衬底100上的正投影可与第一沟道12交叠。第一栅极层2和源极、漏极可共同构成晶体管，该晶体管可作为反熔丝结构的读取晶体管200，读取晶体管200可以在编程过程中作为开关元件。

在本公开的一种示例性实施方式中，第一栅极层2可包括叠层设置的第一栅氧化层201和第一栅导电层202，第一栅氧化层201和第一栅导电层202均可位于源极和漏极之间的有源区1顶部。举例而言，第一栅氧化层201可位于第一沟道12的表面，第一栅导电层202可位于第一栅氧化层201背离第一沟道12的表面。

第一栅氧化层201可以是形成于第一沟道12表面的薄膜，也可以是形成于第一沟道12表面的涂层，在此不做特殊限定。在一实施方式中，可通过化学气相沉积、热氧化、物理气相沉积或原子层沉积等方式在第一沟道12的表面形成第一栅氧化层201，当然，也可通过其他方式形成第一栅氧化层201，在此不做特殊限定。

第一栅氧化层201的材料可为绝缘材料，例如，其材料可为二氧化硅、高k电介质材料或其他电介质材料，或者其任意组合。第一栅氧化层201的厚度可以根据实际需要进行设置。

第一栅导电层202可形成于第一栅氧化层201背离衬底100的一侧，在一些实施例中，可以通过化学气相沉积、真空蒸镀或原子层沉积等工艺形成第一栅导电层202。当第一栅导电层202包括多层结构时，可进行逐层沉积，并可根据各层的材料类型，选择与各材料类型对应的成型工艺。

例如，第一栅导电层202可由导电材料构成，举例而言，其材料可为多晶硅或金属，或者二者的组合。第一栅导电层202的厚度可以根据实际需要进行设置。可采用化学气相沉积、物理气相沉积、原子层沉积、磁控溅射或真空蒸镀等工艺在第一栅氧化层201背离衬底100的一侧形成第一栅导电层202。

在一些实施例中，第一栅极层2还可以包括第一覆盖层203，第一覆盖层203可覆盖于第一栅导电层202的表面及第一栅导电层202和第一栅氧化层201的侧壁，以便对第一栅导电层202和第一栅氧化层201，进行绝缘保护，避免第一栅导电层202和第一栅氧化层201与其他结构发生耦合或短路。

在本公开的一种示例性实施方式中，第一栅极层2可包括沿第二方向y依次邻接排布的第一边缘部21、第一中间部22及第二边缘部23，其中：

第一中间部22可位于第一栅极层2正下方的有源区1顶部，举例而言，第一中间部22可形成于第一掺杂区11和第二掺杂区13之间的有源区1的表面，具体而言，第一中间部22可形成于第一沟道12的表面。

在本公开的一种示例性实施方式中，第一中间部22可呈矩形、半圆形、腰圆形等，在此不做特殊限定。以其为矩形为例，在第一方向x上，其可具有第一尺寸A，第一尺寸A可包括85nm～150nm，举例而言，第一尺寸A可为85nm、100nm、115nm、130nm、145nm或150nm，当然，第一尺寸A也可为其他数值，在此不再一一列举。

在第二方向y上，第一中间部22可具有第四尺寸D，同时，位于第一栅极层2正下方的有源区1可具有第五尺寸E，即：在第二方向y上，第一沟道12可具有第五尺寸E。在一实施方式中，第四尺寸D可为10nm～40nm，第五尺寸E可为30nm～120nm，当然，二者也可以是其他数值，在此不再一一列举。

在本公开的一种示例性实施方式中，第四尺寸D可小于第五尺寸E，进而使得第一中间部22的边缘不超出第一沟道12的边缘，第一中间部22位于第一沟道12内部。举例而言，第四尺寸D可为10nm，第五尺寸E可为30nm；第四尺寸D可为20nm，第五尺寸E可为60nm；第四尺寸D可为30nm，第五尺寸E可为90nm；第四尺寸D可为40nm，第五尺寸E可为120nm，当然，第四尺寸D也可为其他数值，相应的，第五尺寸E可为大于第四尺寸D的其他数值，在此不再一一列举。

在本公开的一种示例性实施方式中，第一方向x可与第二方向y相交，例如，第一方向x可与第二方向y垂直。需要说明的是，垂直可以是绝对垂直，也可以是大致垂直，在制造过程中难免会有偏差，在本公开中，可能由于制作工艺限制引起角度的偏差，使得第一方向x和第二方向y的夹角有一定的偏差，只要第一方向x和第二方向y的角度偏差在预设范围内，均可认为第一方向x与第二方向y垂直。举例而言，预设范围可为10°，即：第一方向x和第二方向y的夹角在大于或等于80°，小于或等于100°的范围内时均可认为第一方向x和第二方向y垂直。

第一边缘部21和第二边缘部23均可至少部分覆盖第一栅极层2正下方的有源区1，即：第一边缘部21和第二边缘部23均可至少部分覆盖第一沟道12，并可与第一中间部22的边缘接触连接。

在一实施方式中，第一边缘部21可位于第一中间部22远离第二边缘部23的一侧，第一边缘部21和第二边缘部23均可沿第二方向y由第一沟道12所在区域延伸至第一沟道12外。

在本公开的一种示例性实施方式中，第一边缘部21和第二边缘部23的形状可以相同，也可以不同，在此不做特殊限定。例如，为了使读取晶体管200结构对称，可将第一边缘部21和第二边缘部23设置为相同的形状。

举例而言，第一边缘部21和第二边缘部23均可呈矩形、半圆形、腰圆形等，在此不做特殊限定。以第一边缘部21和第二边缘部23均为矩形为例，在第一方向x上，第一边缘部21可具有第二尺寸B，第二边缘部23可具有第三尺寸C，第一尺寸A可小于第二尺寸B，同时，第一尺寸A还可小于第三尺寸C。举例而言，第一尺寸A和第二尺寸B之比可为1:1.1～1:1.4，例如，第一尺寸A和第二尺寸B之比可为1:1.1、1:1.2、1:1.3或1:1.4等。第一尺寸A和第三尺寸C之比也可为1:1.1～1:1.4，例如，第一尺寸A和第三尺寸C之比也可为1:1.1、1:1.2、1:1.3或1:1.4等。

在本公开的一种示例性实施方式中，第二尺寸B和第三尺寸C可以相同，也可以不同，在此不做特殊限定。例如，为了使读取晶体管200的结构对称，第二尺寸B可等于第三尺寸C。举例而言，第二尺寸B和第三尺寸C的取值范围均可为100nm～200nm，例如，其可为100nm、120nm、140nm、160nm、180nm或200nm，当然，第二尺寸B和第三尺寸C也可为其他数值，在此不再一一列举。

在本公开的一种示例性实施方式中，第一边缘部21与第一中间部22相接的边界和与其邻近的有源区1的边界之间可具有第一距离a，即：在第二方向y上，第一边缘部21覆盖第一沟道12的宽度可为第一距离a。例如，第一距离a可小于或等于第四尺寸D。在一实施方式中，第一距离a可为10nm～40nm，例如，其可为10nm、20nm、30nm或40nm，当然，也可以是其他数值，在此不再一一列举。

在本公开的一种示例性实施方式中，第二边缘部23与第一中间部22相接的边界和与其邻近的有源区1的边界之间可具有第二距离b，即：在第二方向y上，第二边缘部23覆盖第一沟道12的宽度可为第二距离b。例如，第二距离b可小于或等于第四尺寸D。在一实施方式中，第二距离b可为10nm～40nm，例如，其可为10nm、20nm、30nm或40nm，当然，也可以是其他数值，在此不再一一列举。

第一距离a和第二距离b可以相等，也可以不等，在此不做特殊限定。在一些实施方式中，第一距离a和第二距离b可相等，进而使得读取晶体管200在第二方向上具有对称结构。例如，第一距离a和第二距离b可均为10nm；第一距离a和第二距离b可均为20nm；第一距离a和第二距离b可均为30nm；或者，第一距离a和第二距离b可均为40nm。

在本公开的一些实施例中，在第二方向y上，第一边缘部21、第一中间部22及第二边缘部23具有同一中心线。由于在第一方向x上第一中间部22的第一尺寸A小于第一边缘部21的第二尺寸B，同时，第一中间部22的第一尺寸A小于第二边缘部23的第三尺寸C，当第一边缘部21、第一中间部22及第二边缘部23具有同一中心线时，第一栅极层2呈“I”字型。第一中间部22在第二方向y上的边界、第一边缘部21与第一中间部22相接的边界在第一方向x上超出第一中间部22边缘的部分以及第二边缘部23与第一中间部22相接的边界在第一方向x上超出第一中间部22边缘的部分构成两个凹槽，可将第一栅极层2靠近第二栅极层3的凹槽定义为第一凹槽，将第一栅极层2远离第二栅极层3的凹槽定义为第二凹槽，其中，第一凹槽由第一栅极层2靠近第二栅极层3的边缘向内凹陷，第二凹槽由第一栅极层2远离第二栅极层3的边缘向内凹陷。

在本公开的另一些实施例中，如图4所示，在第二方向y上，第一边缘部21、第一中间部22及第二边缘部23的一端部齐平。例如，在第二方向y上，第一边缘部21、第一中间部22及第二边缘部23靠近第二栅极层3的端部齐平，此时，第一中间部22在第二方向y上远离第二栅极层3的边界、第一边缘部21与第一中间部22相接的边界在第一方向x上超出第一中间部22边缘的部分以及第二边缘部23与第一中间部22相接的边界在第一方向x上超出第一中间部22边缘的部分构成凹槽，该凹槽由第一栅极层2远离第二栅极层3的一侧向内凹陷；又如，在第二方向y上，第一边缘部21、第一中间部22及第二边缘部23远离第二栅极层3的端部齐平，此时，第一中间部22在第二方向y上靠近第二栅极层3的边界、第一边缘部21与第一中间部22相接的边界在第一方向x上超出第一中间部22边缘的部分以及第二边缘部23与第一中间部22相接的边界在第一方向x上超出第一中间部22边缘的部分构成凹槽，该凹槽由第一栅极层2靠近第二栅极层3的一侧向内凹陷。

第二栅极层3可设于衬底100上，其可位于第二掺杂区13远离第一栅极层2的一侧，第二栅极层3与第一栅极层2可共用第二掺杂区13，有助于减小器件尺寸。在一实施方式中，第二栅极层3可与第二掺杂区13中的漏极构成反熔丝300，该反熔丝300可用于编程。

在本公开的一种示例性实施方式中，有源区1还可包括第三掺杂区15，第三掺杂区15可位于第二掺杂区13远离第一掺杂区11的一侧，第一掺杂区11、第二掺杂区13以及第三掺杂区15可沿第一方向x间隔排布。

第三掺杂区15可为p型掺杂区，举例而言，可对第三掺杂区15均进行p型掺杂，以形成p型掺杂区，p型掺杂区可与n型衬底100形成p-n结。举例而言，可向第三掺杂区15内掺杂p型掺杂材料，以使第三掺杂区15形成p型半导体。该p型掺杂材料可以是元素周期表中位于第III主族的元素，举例而言，其可以是硼，当然，还可以是其他元素的材料，在此不再一一列举。

在一实施方式中，可采用离子注入的方式向第三掺杂区15注入硼离子，当然，也可采用其他工艺对第三掺杂区15进行掺杂，在此不做特殊限定。

需要说明的是，第三掺杂区15与第二掺杂区13之间可为沟道，可将该沟道定义为第二沟道14(即：第三掺杂区15和第二掺杂区13之间的有源区1为第二沟道14)，第二栅极层3可位于第二沟道14上方(即：第三掺杂区15位于第二栅极层3远离第二掺杂区13的一侧)，第二栅极层3在衬底100上的正投影可与第二沟道14交叠。第三掺杂区13能够维持器件的对称性，也有利于简化工艺流程。

在本公开的一种示例性实施方式中，第二栅极层3可包括叠层设置的第二栅氧化层301和第二栅导电层302，第二栅氧化层301和第二栅导电层302均可位于第二掺杂区13和第三掺杂区15之间的有源区1顶部。举例而言，第二栅氧化层301可位于第二沟道14的表面，第二栅导电层302可位于第二栅氧化层301背离第二沟道14的表面。

第二栅氧化层301可以是形成于第二沟道14表面的薄膜，也可以是形成于第二沟道14表面的涂层，在此不做特殊限定。在一实施方式中，可通过化学气相沉积、热氧化、物理气相沉积或原子层沉积等方式在第二沟道14的表面形成第二栅氧化层301，当然，也可通过其他方式形成第二栅氧化层301，在此不做特殊限定。

第二栅氧化层301的材料可与第一栅氧化层201的材料相同，第二栅氧化层301的厚度可与第一栅氧化层201的厚度相等，因此，其材料及厚度可参考第一栅氧化层201，此处不再赘述。

第二栅导电层302可形成于第二栅氧化层301背离衬底100的一侧，在一些实施例中，可以通过化学气相沉积、真空蒸镀或原子层沉积等工艺形成第二栅导电层302。当第二栅导电层302包括多层结构时，可进行逐层沉积，并可根据各层的材料类型，选择与各材料类型对应的成型工艺。

例如，第二栅导电层302可由导电材料构成，举例而言，其材料可为多晶硅或金属，或者二者的组合。第二栅导电层302的厚度可以根据实际需要进行设置。可采用化学气相沉积、物理气相沉积、原子层沉积、磁控溅射或真空蒸镀等工艺在第二栅氧化层301背离衬底100的一侧形成第二栅导电层302。

在一些实施例中，第二栅极层3还可以包括第二覆盖层303，第二覆盖层303可覆盖于第二栅导电层302的表面及第二栅导电层302和第二栅氧化层301的侧壁，以便对第二栅导电层302和第二栅氧化层301，进行绝缘保护，避免第二栅导电层302和第二栅氧化层301与其他结构发生耦合或短路。

在本公开的一种示例性实施方式中，如图5所示，第二栅极层3可包括第三边缘部31、第二中间部32及第四边缘部33，第三边缘部31、第二中间部32及第四边缘部33可沿第二方向y依次邻接排布，其中：

第二中间部32可位于第二栅极层3正下方的有源区1，举例而言，第二中间部32可形成于第三掺杂区15和第二掺杂区13之间的有源区1顶部，具体而言，第二中间部32可形成于第二沟道14的表面。

在本公开的一种示例性实施方式中，第二中间部32可呈矩形、半圆形、腰圆形等，在此不做特殊限定。以其为矩形为例，在第一方向x上，其可具有第六尺寸F。在一实施方式中，第六尺寸F可小于或等于第一尺寸A；举例而言，第六尺寸F与第一尺寸A之比可为1:1～1:2，例如，第六尺寸F与第一尺寸A之比可为1:1、1:1.2、1:1.4、1:1.6、1:1.8或1:2。

在本公开的一种示例性实施方式中，第六尺寸F可包括75nm～125nm，举例而言，第一尺寸A可为75nm、85nm、95nm、105nm、115nm或125nm，当然，第六尺寸F也可为其他数值，在此不再一一列举。

需要说明的是，在第二方向y上，第二中间部32的尺寸可小于第二沟道14的宽度，即第二中间部32在衬底100上的正投影位于第二沟道14内部。

第三边缘部31和第四边缘部33均可至少部分覆盖第二栅极层3正下方的有源区1，即：第三边缘部31和第四边缘部33均可至少部分覆盖第二沟道14，并可与第二中间部32的边缘接触连接。

在一实施方式中，第三边缘部31可位于第二中间部32远离第四边缘部33的一侧，第三边缘部31和第四边缘部33均可沿第二方向y由第二沟道14所在区域延伸至第二沟道14外。

在本公开的一种示例性实施方式中，第三边缘部31和第四边缘部33的形状可以相同，也可以不同，在此不做特殊限定。例如，为了使反熔丝结构在第二方向y上对称，可将第三边缘部31和第四边缘部33设置为相同的形状。

举例而言，第三边缘部31和第四边缘部33均可呈矩形、半圆形、腰圆形等，在此不做特殊限定。以第三边缘部31和第四边缘部33均为矩形为例，在第一方向x上，第三边缘部31可具有第七尺寸G，第四边缘部33可具有第八尺寸H，第六尺寸F可大于第七尺寸G，第六尺寸F还可大于第八尺寸H，可减小第二栅极层3下方的边缘沟道(即沟道靠近边缘的部分)的有效长度，提高沟道边缘的电场强度和热载流子密度，进而增强热电子诱导穿通(HEIP)效应，使反熔丝300更容易击穿；此外，由于第二掺杂区13和第三掺杂区15均为p型掺杂区，使得第二栅极层3和第二掺杂区13以及第三掺杂区15构成p型晶体管，以p型晶体管作为反熔丝300易引发HEIP效应，进而使得反熔丝300更容易击穿，从而降低编程偏压。

举例而言，第七尺寸G和第六尺寸F之比可为0.6:1～0.9:1，例如，第七尺寸G和第六尺寸F之比可为0.6:1、0.7:1、0.8:1或0.9:1等。第八尺寸和第六尺寸F之比也可为0.6:1～0.9:1，例如，第八尺寸和第六尺寸F之比可为0.6:1、0.7:1、0.8:1或0.9:1等。

在本公开的一种示例性实施方式中，第七尺寸G和第八尺寸H可以相同，也可以不同，在此不做特殊限定。例如，为了使反熔丝300在第二方向y上的结构对称，第七尺寸G可等于第八尺寸H。举例而言，第七尺寸G和第八尺寸H的取值范围均可为65nm～110nm，例如，其可为65nm、80nm、90nm、100nm或110nm，当然，第七尺寸G和第八尺寸H也可为其他数值，在此不再一一列举。

在本公开的一些实施方式中，在第二方向y上，第三边缘部31、第二中间部32及第四边缘部33具有同一中心线。由于在第一方向x上第二中间部32的第六尺寸F大于第三边缘部31的第七尺寸G，同时，第二中间部32的第六尺寸F大于第四边缘部33的第八尺寸H，当第三边缘部31、第二中间部32及第四边缘部33具有同一中心线时，第二栅极层3呈“十”字型。

在本公开的另一些实施例中，在第二方向y上，第三边缘部31、第二中间部32及第四边缘部33的一端部齐平，此时第二栅极层3呈“T”字型。例如，在第二方向y上，第三边缘部31、第二中间部32及第四边缘部33靠近第一栅极层2的端部齐平；又如，在第二方向y上，第三边缘部31、第二中间部32及第四边缘部33远离第一栅极层2的端部齐平。

在本公开的一种示例性实施方式中，在第一方向x上，第一栅极层2与第二栅极层3的间距可处处相等。举例而言，第一中间部22与第二中间的形状相同，尺寸相等；第一边缘部21和第三边缘部31的形状相同，尺寸相等；第二边缘部23和第四边缘部33的形状相同，尺寸相等；在第一方向x上，第一中间部22和第二中间部32的间距等于第一边缘部21与第三边缘部31的间距等于第二边缘部23与第四边缘部33的间距。

在本公开的一种示例性实施方式中，第一尺寸A与第六尺寸F之和可等于第二尺寸B和第七尺寸G之和，且等于第三尺寸C和第八尺寸H之和，即：在第一方向x上，第一栅极层2和第二栅极层3的宽度之和处处相等。

可以理解的是，第一栅极层2和第二栅极层3可以同步形成。

下面对本公开实施方式中反熔丝结构的工作原理进行说明：

本公开的反熔丝结构中，第二栅极层3可与第二掺杂区13及第三掺杂区15构成反熔丝300，将第二掺杂区13和第三掺杂区15设计为P型掺杂区，有助于引发HEIP效应，使得反熔丝300容易被击穿，进而降低编程偏压；同时，将第二栅极层3设计为中间大两头小的结构，可减小第二栅极层3下方的边缘沟道(即沟道靠近边缘的部分)的有效长度，提高沟道边缘的电场强度和热载流子密度，进而增强热电子诱导穿通(HEIP)效应，使得反熔丝300更容易被击穿，进一步降低编程电压，还可进一步简化提供编程电压的驱动电路体系，降低制造成本。第一栅极层2可与第一掺杂区11及第二掺杂区13构成读取晶体管200结构，通过将第一栅极层2设计为中间小两头大的结构，增加了第一栅极层2下方的边缘沟道(即沟道靠近边缘的部分)的有效长度，减小沟道边缘的电场强度和热载流子密度，进而减小HEIP效应，降低读取晶体管200被击穿的可能性，进而降低读取晶体管200损伤的概率，提高器件稳定性；此外，第一栅极层2和第二栅极层3共用第二掺杂区13还可减小器件尺寸。

本公开实施方式还提供一种反熔丝结构的形成方法，如图6所示，该形成方法包括步骤S110-步骤S130，其中：

步骤S110，提供衬底，所述衬底包括沿第一方向延伸的有源区，所述有源区包括间隔排布的第一待掺杂区和第二待掺杂区；

步骤S120，在所述衬底上形成第一栅极层和第二栅极层，所述第一栅极层位于所述第一待掺杂区和所述第二待掺杂区之间；所述第二栅极层位于所述第二待掺杂区远离所述第一栅极层的一侧，其中，所述第一栅极层包括沿第二方向依次邻接排布的第一边缘部、第一中间部及第二边缘部，所述第一边缘部和所述第二边缘部均至少部分覆盖所述第一栅极层正下方的所述有源区；在所述第一方向上，所述第一中间部具有第一尺寸，所述第一边缘部具有第二尺寸，所述第二边缘部具有第三尺寸，所述第一尺寸小于所述第二尺寸且小于所述第三尺寸；所述第二方向与所述第一方向相交；以及

步骤S130，对所述第一待掺杂区和所述第二待掺杂区进行掺杂，以分别形成第一掺杂区和第二掺杂区。

在本公开的一种示例性实施方式中，衬底100可以是n型衬底100，可对第一待掺杂区11和第二待掺杂区13进行P型掺杂，以形成p型掺杂区，p型掺杂区可与n型衬底100形成p-n结。举例而言，可向第一待掺杂区11和第二待掺杂区13内掺杂p型掺杂材料，以使第一待掺杂区11和第二待掺杂区13形成p型半导体。该p型掺杂材料可以是元素周期表中位于第III主族的元素，举例而言，其可以是硼，当然，还可以是其他元素的材料，在此不再一一列举。

需要说明的是，在对第一待掺杂区11进行掺杂后可将其称为第一掺杂区11，在对第二待掺杂区13进行掺杂后可将其称为第二掺杂区13。

在一实施方式中，为了维持器件的对称性，同时，便于简化工艺流程，衬底100还可包括第三待掺杂区15，第三待掺杂区15可位于第二待掺杂区13远离第一待掺杂区11的一侧，第一待掺杂区11、第二待掺杂区13以及第三待掺杂区15可沿第一方向x间隔排布。在步骤S130中，对第一待掺杂区11和第二待掺杂区13进行掺杂时，可同时对第三待掺杂区15进行掺杂，可将掺杂后的第三待掺杂区15称为第三掺杂区15。

本公开的反熔丝结构的形成方法，第一掺杂区11和第二掺杂区13可分别作为源极和漏极，并与第一栅极层2共同构成晶体管，该晶体管可作为反熔丝结构的读取晶体管200，读取晶体管200可以在编程过程中作为开关元件；第二栅极层3可与第二掺杂区13构成反熔丝300，可通过反熔丝300进行编程，第二栅极层3与第一栅极层2可共用第二掺杂区13，进而减小器件尺寸。由于在第一方向x上第一栅极层2的第一中间部22的第一尺寸A小于第一边缘部21的第二尺寸B，同时小于第二边缘部23的第三尺寸C，在对反熔丝300进行编程操作时，可增加第一栅极层2下方的边缘沟道(即沟道靠近边缘的部分)的有效长度，减小沟道边缘的电场强度和热载流子密度，进而减小热电子诱导穿通(HEIP)效应，降低读取晶体管200被击穿的可能性，进而降低读取晶体管200损伤的概率，提高器件稳定性。

需要说明的是，尽管在附图中以特定顺序描述了本公开中反熔丝结构的形成方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。

本公开实施例还提供一种存储器，该存储器可包括由上述任一实施方式中的反熔丝结构，其具体细节、形成工艺以及有益效果已经在对应的反熔丝结构及反熔丝结构的形成方法中进行了详细说明，此处不再赘述。

举例而言，该存储器可以是动态随机存取存储器(Dynamic Random AccessMemory，DRAM)、静态随机存取存储器(static random access memory，SRAM)等。当然，还可以是其它存储装置，在此不再一一列举。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (17)

1.一种反熔丝结构，其特征在于，包括：

衬底，包括沿第一方向延伸的有源区，所述有源区包括间隔排布的第一掺杂区和第二掺杂区；

第一栅极层，设于所述衬底上，且位于所述第一掺杂区和所述第二掺杂区之间；

第二栅极层，设于所述衬底上，且位于所述第二掺杂区远离所述第一栅极层的一侧；

其中，所述第一栅极层包括沿第二方向依次邻接排布的第一边缘部、第一中间部及第二边缘部；所述第一边缘部和所述第二边缘部均至少部分覆盖所述第一栅极层正下方的所述有源区；在所述第一方向上，所述第一中间部具有第一尺寸，所述第一边缘部具有第二尺寸，所述第二边缘部具有第三尺寸，所述第一尺寸小于所述第二尺寸且小于所述第三尺寸；所述第二方向与所述第一方向相交。

2.根据权利要求1所述的反熔丝结构，其特征在于，所述第一掺杂区和所述第二掺杂区均为P型掺杂区。

3.根据权利要求1所述的反熔丝结构，其特征在于，所述第二尺寸等于所述第三尺寸。

4.根据权利要求1所述的反熔丝结构，其特征在于，在所述第二方向上，所述第一中间部具有第四尺寸，位于所述第一栅极层正下方的所述有源区具有第五尺寸，所述第四尺寸小于所述第五尺寸。

5.根据权利要求4所述的反熔丝结构，其特征在于，所述第一边缘部与所述第一中间部相接的边界和与其邻近的所述有源区的边界之间具有第一距离，所述第二边缘部与所述第一中间部相接的边界和与其邻近的所述有源区的边界之间具有第二距离，所述第一距离和所述第二距离均小于或等于所述第四尺寸。

6.根据权利要求5所述的反熔丝结构，其特征在于，所述第一距离等于所述第二距离。

7.根据权利要求1所述的反熔丝结构，其特征在于，所述第一方向与所述第二方向垂直。

8.根据权利要求1所述的反熔丝结构，其特征在于，在所述第二方向上，所述第一边缘部、所述第一中间部及所述第二边缘部具有同一中心线。

9.根据权利要求8所述的反熔丝结构，其特征在于，所述第二栅极层包括沿所述第二方向依次邻接排布的第三边缘部、第二中间部及第四边缘部；所述第二中间部位于所述第二栅极层正下方的所述有源区，在所述第一方向上，所述第二中间部具有第六尺寸，所述第三边缘部具有第七尺寸，所述第四边缘部具有第八尺寸，所述第六尺寸大于所述第七尺寸和/或所述第八尺寸。

10.根据权利要求9所述的反熔丝结构，其特征在于，所述第七尺寸等于所述第八尺寸。

11.根据权利要求9所述的反熔丝结构，其特征在于，所述第六尺寸小于或等于所述第一尺寸。

12.根据权利要求1所述的反熔丝结构，其特征在于，所述有源区还包括第三掺杂区，所述第三掺杂区位于所述第二栅极层远离所述第二掺杂区的一侧。

13.根据权利要求12所述的反熔丝结构，其特征在于，所述第三掺杂区为P型掺杂区。

14.根据权利要求9所述的反熔丝结构，其特征在于，在所述第一方向上，所述第一栅极层与所述第二栅极层的间距处处相等。

15.根据权利要求9所述的反熔丝结构，其特征在于，所述第一尺寸与所述第六尺寸之和等于所述第二尺寸和所述第七尺寸之和，且等于所述第三尺寸和所述第八尺寸之和。

16.一种反熔丝结构的形成方法，其特征在于，包括：

提供衬底，所述衬底包括沿第一方向延伸的有源区，所述有源区包括间隔排布的第一待掺杂区和第二待掺杂区；

在所述衬底上形成第一栅极层和第二栅极层，所述第一栅极层位于所述第一待掺杂区和所述第二待掺杂区之间，所述第二栅极层位于所述第二待掺杂区远离所述第一栅极层的一侧，其中，所述第一栅极层包括沿第二方向依次邻接排布的第一边缘部、第一中间部及第二边缘部，所述第一边缘部和所述第二边缘部均至少部分覆盖所述第一栅极层正下方的所述有源区；在所述第一方向上，所述第一中间部具有第一尺寸，所述第一边缘部具有第二尺寸，所述第二边缘部具有第三尺寸，所述第一尺寸小于所述第二尺寸且小于所述第三尺寸；所述第二方向与所述第一方向相交；以及

对所述第一待掺杂区和所述第二待掺杂区进行掺杂，以分别形成第一掺杂区和第二掺杂区。

17.一种存储器，其特征在于，包括权利要求1-15任一项所述的反熔丝结构。