CN116981260A - 存储器及其制备方法、电子设备 - Google Patents
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Abstract
本申请实施例公开了一种存储器及其制备方法、电子设备，涉及半导体技术领域，用于提高存储器、电子设备的良率。所述存储器，第一叠层结构、第一钝化部、功能层、第一钝化层和第二导电层。其中，第一叠层结构具有贯穿其自身的第一孔，且第一叠层结构包括层叠设置的多层第一导电层。第一钝化部位于第一导电层内、且与第一导电层同层，另外，第一钝化部环绕第一孔，第一钝化部的材料为第一导电层的材料的氧化物。功能层、第一钝化层和第二导电层设置在第一孔内，并沿第一孔的径向且由第一孔的侧壁指向其轴线的方向依次排列。
Description
技术领域
本申请涉及半导体技术领域，尤其涉及一种存储器及其制备方法、电子设备。
背景技术
随着科技的进步，各行各业的数字化进程正在加速，需要对呈指数增长的巨量信息和数据进行存储和管理。相比于芯片运算能力与网络云存储技术的快速发展，存储器的发展速度较为缓慢。本领域技术人员对存储器的材料、架构、制备工艺等进行了探索，随着设计能力和制备工艺能力的提升，逐步将存储器的架构从2D发展到了3D，以提高存储器的单位面积的存储容量。
3D存储器通常包括叠层结构，该叠层结构具有贯穿其自身的深槽结构。该3D存储器通常还包括覆盖该深槽结构的侧壁的多个膜层。在深槽结构内沉积形成覆盖该深槽结构的侧壁的膜层的工艺要求较高，容易影响3D存储器的良率。
发明内容
本申请实施例提供一种存储器及其制备方法、电子设备，用于提高存储器、电子设备的良率。
为达到上述目的，本申请的实施例采用如下技术方案：
第一方面，提供了一种存储器，该存储器包括：第一叠层结构、第一钝化部、功能层、第一钝化层和第二导电层。其中，第一叠层结构具有贯穿其自身的第一孔，且第一叠层结构包括层叠设置的多层第一导电层。第一钝化部位于第一导电层内、且与第一导电层同层，另外，第一钝化部环绕第一孔，第一钝化部的材料为第一导电层的材料的氧化物。功能层、第一钝化层和第二导电层设置在第一孔内，并沿第一孔的径向且由第一孔的侧壁指向其轴线的方向依次排列。
本申请通过在各第一导电层内设置与第一导电层同层、且相互独立的第一钝化部，使得第一钝化部环绕第一孔，并在第一孔内依次设置功能层、第一钝化层和第二导电层，不仅可以利用第一钝化部隔开第一导电层和功能层，利用第一钝化层隔开功能层和第二导电层，以避免影响功能层的性能，提升存储器的电学性能及耐用性，延长存储器的寿命，还可以利用独立设置的第一钝化部将与其同层的第一导电层和其他第一导电层隔开，避免该第一导电层环绕第一孔的部分与其他第一导电层环绕该第一孔的部分形成短接，以保证存储器的功能性和良率。
而且，本申请实施例选择性设置多个相互独立的第一钝化部。由于环绕同一个第一孔的相邻两个第一钝化部会被位于两者之间的第二介质层隔开，因此，可以避免出现不同第一导电层之间短接、漏电或相互干扰的问题。由于第一钝化部的材料为相应的第一导电层的材料的氧化物，这样可以使得第一钝化部和第一导电层之间具有良好的接触界面，不仅可以使得第一钝化部和第一导电层在界面处良好地结合，还有利于提高后续在第一孔内形成的功能层、第一钝化层和第二导电层的形成效果。这样有利于提高存储器及其所应用的电子设备的良率。
在第一方面可能的实现方式中，存储器还包括与第一叠层结构层叠设置的第二叠层结构。该第二叠层结构包括：第一导电块、第二导电块、第一介质层、半导体层和第三导电块。其中，第一导电块设置在第一叠层结构的一侧。第二导电块设置在第一导电块和第一叠层结构之间，第二导电块具有第二孔。第一介质层和半导体层设置在第二孔内、且沿第二孔的径向且由第二孔的侧壁指向其轴线的方向依次排列。半导体层和第一导电块接触。第三导电块设置在第二导电块和第一叠层结构之间，第三导电块与半导体层及第二导电层接触。这里，第二导电块、位于该第二导电块的第二孔内的第一介质层和半导体层、与半导体层电连接的第三导电块、及第一导电块中与半导体层电连接的部分，可以构成一个晶体管。该晶体管与第一孔内的第二导电层一一对应地电连接，并为相应的第二导电层传输所需的电压。
在第一方面可能的实现方式中，第二叠层结构还包括：设置在第一介质层和第二导电块之间、且和第二导电块同层的第二钝化部，及设置在第一介质层和半导体层之间的第二钝化层。第二钝化部的材料为第二导电块的材料的氧化物。这样，可以使得第二钝化部和第二导电块之间具有良好的接触界面，有利于提高后续形成的第一介质层、第二钝化层和半导体层的形成效果，提高存储器的良率。
在第一方面可能的实现方式中，功能层包括铁电薄膜、阻变薄膜或电荷捕获层。此时，存储器可以包括3D铁电存储器、3D阻变存储器或3D NAND。
在第一方面可能的实现方式中，在功能层包括铁电薄膜或阻变薄膜的情况下，第二导电层的材料包括金属材料。在功能层包括电荷捕获层的情况下，第二导电层包括半导体材料。
在第一方面可能的实现方式中，第一钝化部的材料包括：氧化钨、氮氧化钛、氧化钛、氮氧化钽、氧化钽、氧化硅、氧化铜、氧化银、氧化铪、氧化镍、氧化钌、氧化铱、氧化钼、氧化铝、氧化镁、氧化锌和氧化锆中的至少一者。
在第一方面可能的实现方式中，第一叠层结构还包括：设置在相邻两层第一导电层之间的第二介质层。这样可以避免相邻两层第一导电层之间出现短接的情况。
在第一方面可能的实现方式中，第二钝化部的材料包括：氧化钨、氮氧化钛、氧化钛、氮氧化钽、氧化钽、氧化硅、氧化铜、氧化银、氧化铪、氧化镍、氧化钌、氧化铱、氧化钼、氧化铝、氧化镁、氧化锌和氧化锆中的至少一者。
第二方面，提供一种存储器的制备方法，该制备方法包括：形成第一叠层结构，第一叠层结构包括层叠设置的多层第一导电层；形成贯穿该第一叠层结构的第一孔；通过该第一孔，对第一导电层中环绕第一孔的部分进行氧化处理，形成第一钝化部；在第一孔内依次形成功能层、第一钝化层和第二导电层。
本申请通过对各第一导电层环绕第一孔的部分进行氧化处理，可以选择性地在各第一导电层环绕第一孔的尖端区域形成相互独立的多个第一钝化部。由于本申请中的第一钝化部是对第一导电层进行氧化处理得到的，且不同第一钝化部之间是相互独立的，因此本申请中的第一钝化部是与相应的第一导电层同层的，且不同第一钝化部是被隔开的，不同第一钝化部在沿第一孔的径向上的尺寸是较为均匀的，而不是连续地覆盖在第一孔的侧壁上，这样可以避免不同第一导电层之间漏电及因漏电产生的干扰问题。
而且，本申请利用第一钝化部，不仅可以避免引入其他元素氧化物造成的污染，还可以使得第一钝化部和第一导电层之间良好接触，避免产生由于钝化层的厚度不均匀而导致的其与第一导电层难以良好接触的问题。另外，本申请不仅可以简化存储器的制备方法，还可以提高后续在第一孔内沉积形成的功能层、第一钝化层和第二导电层良率，进而提高制备形成的存储器的良率。
在第二方面可能的实现方式中，形成第一叠层结构之前，制备方法还包括：形成第一导电块；在第一导电块上形成第二导电块；形成贯穿第二导电块的第二孔，第二孔暴露第一导电块的部分；在第二孔内依次形成第一介质层和半导体层；在第一介质层和半导体层上形成第三导电块，第三导电块与所述半导体层接触。这样可以形成晶体管，为相应的第二导电层传输所需的电压。
在第二方面可能的实现方式中，在第二孔内依次形成第一介质层和半导体层之前，制备方法还包括：通过第二孔，对第二导电块中环绕第二孔的部分进行氧化处理，形成第二钝化部。在形成半导体层之前，制备方法还包括：形成第二钝化层。第二钝化部形成在第一介质层和第二导电块之间，避免影响第一介质层和第二导电块的性能。第二钝化层形成在第一介质层和半导体层之间，避免影响第一介质层和半导体层的性能。这样可以避免影响制备形成的存储器的性能和寿命。另外，第二钝化部为对第二导电块中环绕第二孔的部分氧化处理后得到的，因此，第二导电块和第二钝化部呈一体结构，使得第二导电块和第二钝化部之间能够更好地结合。
第三方面，提供一种存储器的制备方法，制备方法包括：形成第一叠层结构，第一叠层结构包括层叠设置的多层第一复合层，第一复合层包括第一钝化部和环绕第一钝化部的第一导电层，第一钝化部的材料为第一导电层的材料的氧化物；形成贯穿第一钝化部的第一孔；在第一孔内依次形成功能层、第一钝化层和第二导电层。
由于本申请可以根据待形成的第一孔的位置，在各第一导电层内选择性地设置相互独立的多个第一钝化部，使得本申请中的第一钝化部与第一导电层位于同层，位于不同层的不同第一钝化部被第二介质层隔开，且位于不同层的第一钝化部被贯穿形成第一孔，因此本申请中不同第一钝化部是被隔开的，不同第一钝化部在沿第一孔的径向上的尺寸是较为均匀的，而不是连续地覆盖在第一孔的侧壁上，这样可以避免不同第一导电层之间漏电及因漏电产生的干扰问题。
而且，本申请利用第一钝化部，不仅可以避免引入其他元素氧化物造成的污染，还可以使得第一钝化部和第一导电层之间良好接触，避免产生由于钝化层的厚度不均匀而导致的其与第一导电层难以良好接触的问题。另外，本申请不仅可以简化存储器的制备方法，还可以提高后续在第一孔内沉积形成的功能层、第一钝化层和第二导电层良率，进而提高制备形成的存储器的良率。
在第三方面可能的实现方式中，形成第一复合层，包括：形成第一导电薄膜；对第一导电薄膜进行图案化，形成第一开口，得到第一导电层；在第一开口内形成第一钝化部。
在第三方面可能的实现方式中，形成第一复合层，包括：形成第一剥离层，第一剥离层具有与待形成第一钝化部对应的第二开口；在第一剥离层上形成第一钝化薄膜；去除第一剥离层及第一钝化薄膜覆盖第一剥离层的部分，得到第一钝化部。在第一钝化部上形成第二剥离层，第二剥离层在基准平面上的正投影与第一钝化部在基准平面上的正投影重合，基准平面为存储器所在平面；在第二剥离层上形成第一导电薄膜；去除第二剥离层及第一导电薄膜覆盖第二剥离层的部分，得到第一导电层。或，在所述第一钝化部上形成第一导电薄膜；对所述第一导电薄膜进行研磨，去除所述第一导电薄膜覆盖所述第一钝化部的部分，得到第一导电层。
在第三方面可能的实现方式中，形成第一复合层，包括：形成第一导电薄膜；在第一导电薄膜上设置掩膜板，掩膜板具有与待形成第一钝化部对应的第三开口；通过掩膜板的第三开口对第一导电薄膜进行氧化处理，形成第一钝化部。
在第三方面可能的实现方式中，形成第一叠层结构之前，制备方法还包括：形成第一导电块；在第一导电块上形成第二导电块；形成贯穿第二导电块的第二孔，第二孔暴露第一导电块的部分；在第二孔内依次形成第一介质层和半导体层；在第一介质层和半导体层上形成第三导电块，第三导电块与半导体层接触。
在第三方面可能的实现方式中，形成第一叠层结构之前，制备方法还包括：形成第一导电块；在第一导电块上形成第二复合层，第二复合层包括第二钝化部和环绕第二钝化部的第二导电块，第二钝化部的材料为第二导电块的材料的氧化物；形成贯穿第二钝化部的第二孔，第二孔暴露所述第一导电块的部分；在第二孔内依次形成第一介质层、第二钝化层和半导体层。
第四方面，提供一种电子设备，该电子设备包括处理器及与处理器耦接的存储器。存储器包括如上述第一方面中任一项所述的存储器。
其中，第四方面中任一种设计方式所带来的技术效果可参见第一方面中不同设计方式所带来的技术效果，此处不再赘述。
附图说明
图1为本申请实施例提供的一种电子设备的结构示意图；
图2为本申请实施例提供的一种铁电电容的结构示意图；
图3为本申请实施例提供的另一种铁电电容的结构示意图；
图4为本申请实施例提供的又一种铁电电容的结构示意图；
图5为本申请实施例提供的一种3D铁电存储器的等效电路图；
图6为本申请实施例提供的一种3D铁电存储器的局部结构示意图；
图7为一种实现方式中的一种3D铁电存储器的局部结构示意图；
图8为一种实现方式中的另一种3D铁电存储器的局部结构示意图；
图9为本申请实施例提供的一种存储器的结构示意图；
图10为本申请实施例提供的一种存储器的局部结构示意图；
图11为本申请实施例提供的一种存储器的剖视图；
图12为本申请实施例提供的另一种存储器的结构示意图；
图13为本申请实施例提供的另一种存储器的剖视图；
图14为本申请实施例提供的一种存储器的制备方法的流程图；
图15a～图15e为本申请实施例提供的一种晶体管的制备流程的步骤图；
图16a～图16c为本申请实施例提供的另一种晶体管的制备流程的步骤图；
图17a～图17d为本申请实施例提供的一种存储器的制备流程的步骤图；
图18为本申请实施例提供的另一种存储器的制备方法的流程图；
图19a～图19c为本申请实施例提供的另一种存储器的制备流程的步骤图；
图20a～图20c为本申请实施例提供的一种第一复合层的制备流程的步骤图；
图21a～图21f为本申请实施例提供的另一种第一复合层的制备流程的步骤图；
图22a～图22b为本申请实施例提供的又一种第一复合层的制备流程的步骤图；
图23a～图23b为本申请实施例提供的又一种第一复合层的制备流程的步骤图；
图24a～图24b为本申请实施例提供的又一种晶体管的制备流程的步骤图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。
其中，在本申请的描述中，除非另有说明，“多个”是指两个或多于两个。“至少一项(个)”或其类似表达，是指的这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b，或c中的至少一项(个)，可以表示：a，b，c，a-b，a-c，b-c，或a-b-c，其中a，b，c可以是单个，也可以是多个。
另外，为了便于清楚描述本申请实施例的技术方案，在本申请的实施例中，采用了“第一”、“第二”等字样对功能和作用基本相同的相同项或相似项进行区分。本领域技术人员可以理解“第一”、“第二”等字样并不对数量和执行次序进行限定，并且“第一”、“第二”等字样也并不限定一定不同。同时，在本申请实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念，便于理解。
本申请实施例中，“上”、“下”、“左”以及“右”不限于相对附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语可以是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件附图所放置的方位的变化而相应地发生变化。在附图中，为了清楚起见，夸大了层和区域的厚度，图示中的各部分之间的尺寸比例关系并不反映实际的尺寸比例关系。
此外，本申请实施例描述的架构以及场景是为了更加清楚的说明本申请实施例的技术方案，并不构成对于本申请实施例提供的技术方案的限定，本领域普通技术人员可知，随着架构的演变和新场景的出现，本申请实施例提供的技术方案对于类似的技术问题，同样适用。
本申请实施例提供一种电子设备。该电子设备可以是手机(mobile phone)、平板电脑 (pad)、电视、桌面型计算机、膝上型计算机、手持计算机、笔记本电脑、超级移动个人计算机(ultra-mobile personal computer，UMPC)、上网本，以及蜂窝电话、个人数字助理(personal digital assistant，PDA)、增强现实(augmented reality，AR)设备、虚拟现实(virtual reality， VR)设备、人工智能(artificial intelligence，AI)设备、智能穿戴设备(例如，智能手表、智能手环)、车载设备、智能家居设备和/或智慧城市设备，本申请实施例对该电子设备的具体类型不作特殊限制。
图1为本申请实施例示例性的提供的一种电子设备的架构示意图。如图1所示，该电子设备1000包括：存储器100、处理器200、输入设备300、输出设备400等部件。本领域技术人员可以理解到，图1中示出的电子设备的结构并不构成对该电子设备100的限定，该电子设备100可以包括比如图1所示的部件更多或更少的部件，或者可以组合如图1所示的部件中的某些部件，或者可以与如图1所示的部件布置不同。
存储器100用于存储软件程序以及模块。存储器100主要包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需的应用程序(比如声音播放功能、图像播放功能等)等；存储数据区可存储根据电子设备的使用所创建的数据(比如音频数据、图像数据、电话本等)等。此外，存储器100包括外存储器110和内存储器120。外存储器110和内存储器120存储的数据可以相互传输。外存储器110例如包括硬盘、U盘、软盘等。内存储器120例如包括静态随机存取存储器(static random access memory，SRAM)、动态随机存取存储器(dynamic random access memory，DRAM)、只读存储器等。
处理器200是上述电子设备1000的控制中心，利用各种接口和线路连接整个电子设备 1000的各个部分，通过运行或执行存储在存储器100内的软件程序和/或模块，以及调用存储在存储器100内的数据，执行电子设备1000的各种功能和处理数据，从而对电子设备1000 进行整体监控。可选的，处理器200可以包括一个或多个处理单元。例如，处理器200可以包括中央处理器(central processing unit，CPU)、人工智能(artificialintelligence，AI)处理器、数字信号处理器(digital signal processor，DSP)和神经网络处理器，还可以是其他特定集成电路(application specific integrated circuit，ASIC)等。图1中以处理器200为CPU为例， CPU可以包括运算器210和控制器220。运算器210获取内存储器120存储的数据，并对内存储器120存储的数据进行处理，处理后的结果通常送回内存储器120。控制器220可以控制运算器210对数据进行处理，控制器220还可以控制外存储器110和内存储器120存储数据或读取数据。
输入设备300用于接收输入的数字或字符信息，以及产生与电子设备1000的用户设置以及功能控制有关的键信号输入。示例的，输入设备300可以包括触摸屏以及其他输入设备。触摸屏，也称为触摸面板，可收集用户在触摸屏上或附近的触摸操作(比如用户使用手指、触笔等任何适合的物体或附件在触摸屏上或在触摸屏附近的操作)，并根据预先设定的程式驱动相应的连接装置。可选的，触摸屏可包括触摸检测装置和触摸控制器两个部分。其中，触摸检测装置检测用户的触摸方位，并检测触摸操作带来的信号，将信号传送给触摸控制器；触摸控制器从触摸检测装置上接收触摸信息，并将它转换成触点坐标，再送给处理器200，并能接收处理器200发来的命令并加以执行。此外，可以采用电阻式、电容式、红外线以及表面声波等多种类型实现触摸屏。其他输入设备可以包括但不限于物理键盘、功能键(比如音量控制按键、电源开关按键等)、轨迹球、鼠标、操作杆等中的一种或多种。上述处理器 200中的控制器220还可以控制输入设备300接收输入的信号或不接收输入的信号。此外，输入设备300接收到的输入的数字或字符信息，以及产生与电子设备的用户设置以及功能控制有关的键信号输入可以存储在内存储器120中。
输出设备400用于输出输入设备300输入，并存储在内存储器120中的数据对应的信号。例如，输出设备400输出声音信号或视频信号。上述处理器200中的控制器220还可以控制输出设备400输出信号或不输出信号。
需要说明的是，图1中的粗箭头用于表示数据的传输，粗箭头的方向表示数据传输的方向。例如，输入设备300和内存储器120之间的单向箭头表示输入设备300接收到的数据向内存储器120传输。又例如，运算器210和内存储器120之间的双向箭头表示内存储器120存储的数据可以向运算器210传输，且运算器210处理后的数据可以向内存储器120传输。图1中的细箭头表示控制器220可以控制的部件。示例的，控制器220可以对外存储器110、内存储器120、运算器210、输入设备300和输出设备400等进行控制。
可选的，如图1所示的电子设备1000还可以包括各种传感器。例如陀螺仪传感器、湿度计传感器、红外线传感器、磁力计传感器等，在此不再赘述。可选的，该电子设备1000还可以包括无线保真(wireless fidelity，WiFi)模块、蓝牙模块等，在此不再赘述。
可以理解的是，本申请实施例提供的存储器可以作为上述电子设备1000中的存储器100。例如，本申请实施例提供的存储器可以作为上述存储器100中的外存储器110，也可以作为上述存储器100中的内存储器120。另外，本申请提供的存储器可以用于独立存储芯片颗粒中，替代各类使用DRAM系统中的DRAM组件。
本申请实施例提供的存储器可以是铁电随机存取存储器(ferroelectric randomaccess memory，FeRAM)、电阻式随机存取存储器(resistive random access memory，RRAM)、NAND 闪存(NAND flash，NAND)或NOR闪存(NOR flash，NOR)等。其中，铁电随机存取存储器可以简称为铁电存储器，电阻式随机存取存储器可以简称为阻变存储器。
本申请实施例提供的存储器可以3D存储器，例如3D DRAM、3D FeRAM、3D RRAM、 3DNAND或3D NOR等。
示例性的，本申请实施例提供的存储器的存储单元均包括：相对设置的两个导电层，及设置在该两个导电层之间的存储功能层。通过在该两个导电层之间形成电场，可以改变存储功能层的状态，利用存储功能层的状态的变化，可以实现数据的存储。
本申请实施例以铁电存储器为例进行示意性说明。可以理解的是，铁电存储器具有多项优点，有利于改变现有存储器的困境。例如，铁电存储器不仅具备非易失性，还具有良好的性能。例如，铁电存储器具有运行电压和功率较低、功耗较低、读写速度快、耐久性好等性能。另外，铁电存储器能够与先进制程集成并形成3D结构，实现巨量存储容量。
示例性的，如图2和图3所示，铁电存储器的存储单元MC中，上述两个导电层可以包括下电极LE和上电极UE，上述存储功能层可以包括铁电薄膜FTF。其中，下电极LE和上电极UE的材料可以均为金属(Metal)材料，铁电薄膜FTF的材料包括铁电材料(Ferroelectric)。铁电薄膜FTF可以作为绝缘介质，使得下电极LE、铁电薄膜FTF和上电极UE可以形成铁电电容C，该铁电电容C呈金属-铁电-金属(metal ferroelectric metal，MFM)结构。当然，该铁电电容C还可以包括其他膜层，请参见下文中的说明，此处不再赘述。
铁电存储器利用铁电材料可以发生自发极化、且极化状态能够随外电场作用而重新取向的特点进行数据存储。
例如，如图2所示，在上电极UE的电压为正电压、下电极LE的电压为负电压时，在上电极UE和下电极LE所形成的电场的作用下，铁电薄膜FTF中的铁电材料的极性指向上方(也即指向上电极UE)。如图3所示，在上电极UE的电压为负电压、下电极LE的电压为正电压时，在上电极UE和下电极LE所形成的电场的作用下，铁电薄膜FTF中的铁电材料的极性指向下方(也即指向下电极LE)。
具体地，当一个电场被施加到铁电材料时，其中心原子顺着电场停留在一个低能量状态位置，反之，当电场翻转被施加到同一铁电材料时，其中心原子顺着电场的方向在晶体里移动并停留在另一低能量状态位置。大量中心原子在晶体单胞中移动耦合形成铁电畴(ferroelectric domains)，铁电畴在电场作用下形成极化电荷(也称为翻转电荷)。
铁电畴在电场作用下翻转所形成的翻转电荷较高，铁电畴在电场作用下无翻转所形成的翻转电荷较低，这种铁电材料的二元稳定状态使得铁电材料可以用作为存储器，利用剩余极化强度方向的不同，施加相同方向的电场，产生的翻转电荷不同，可以用于存储数据“0”和“1”。
当一个电场被加到铁电材料晶体时，中心原子顺着电场的方向在晶体里移动，当原子移动时，它通过一个能量壁垒，从而引起电荷击穿，移去电场后，中心原子能够保持位置不变，极化状态可以保持，故而铁电材料用作存储器时具备非易失性的特点。
示例性的，如图4所示，上述铁电电容C还可以包括位于下电极LE和铁电薄膜FTF之间的一钝化层P1，及位于铁电薄膜FTF和上电极UE之间的另一钝化层P2。其中，钝化层 P1、P2的材料包括绝缘材料(insulation)，该绝缘材料例如包括氧化物(oxide)。此时，铁电电容C呈金属-氧化物-铁电-氧化物-金属(metal oxide ferroelectric oxide metal，MOFOM)结构。
可以理解的是，上述氧化物的结构、性能较为稳定。通过在下电极LE和铁电薄膜FTF 之间设置钝化层P1，可以利用钝化层P1隔离下电极LE和铁电薄膜FTF，这样不仅能够避免出现下电极LE从铁电薄膜FTF中抓取氧而导致铁电薄膜FTF中形成缺陷的情况，还可以避免下电极LE中的金属元素向铁电薄膜FTF渗透，影响铁电薄膜FTF的性能。通过在上电极 UE和铁电薄膜FTF之间设置钝化层P2，可以利用钝化层P2隔离上电极UE和铁电薄膜FTF，这样不仅能够避免出现上电极UE从铁电薄膜FTF中抓取氧而导致铁电薄膜FTF中形成缺陷的情况，还可以避免上电极UE中的金属元素向铁电薄膜FTF渗透，影响铁电薄膜FTF的性能。
也就是说，采用MOFOM结构的铁电电容C，能够有效地保护铁电薄膜FTF的界面，避免出现因产生死层而无法极化翻转的情况，提升器件(也即铁电电容、铁电存储器)的电学性能及耐用性，延长器件(也即铁电电容、铁电存储器)的寿命。
示例性的，图5为一种3D铁电存储器的等效电路图。3D铁电存储器包括呈阵列状设置的多个存储单元MC，每个存储单元MC包括至少两个铁电电容C。例如，每个存储单元MC 可以包括两个、三个、四个甚至更多个铁电电容C。由于每个铁电电容C可以用于存储1bit 的数据，且3D铁电存储器中的每个存储单元MC包括至少两个铁电电容C，这样每个存储单元MC可以用于存储多bit的数据，有利于提高每个存储单元MC的存储容量，进而有利于提高3D铁电存储器的存储容量。
如图5所示，3D铁电存储器还包括多条信号线，该多条信号线包括沿第一方向X延伸的多条字线WL、沿第二方向Y延伸的多条位线BL及多条板线PL。其中，板线PL例如位于第一方向X和第二方向Y所确定的平面内。
例如，图5示例性的给出了3D铁电存储器中的六个存储单元MC，每个存储单元MC包括三个铁电电容C。其中，各铁电电容C的第一端(例如上电极UE)可以共用，各铁电电容C的第二端(例如下电极LE)可以分别连接不同的信号线(例如图5所示的板线PL0、PL1、 PL2)。
例如，如图5所示，存储单元MC还包括晶体管Tr。该晶体管Tr可以为NMOS(N-channel metal oxide semiconductor，N沟道金属氧化物半导体)管，或者可以为PMOS(P-channel metal oxide semiconductor，P沟道金属氧化物半导体)管。
在每个存储单元MC中，晶体管Tr的栅极与字线WL电连接，晶体管Tr的第一极与位线BL电连接，晶体管Tr的第二极与该存储单元MC所包括的各铁电电容C的第一端电连接。在3D铁电存储器中，同一行存储单元MC的晶体管Tr的栅极与同一条字线WL电连接，同一列存储单元MC的晶体管Tr的第一极与同一条位线BL电连接。在本申请中，晶体管Tr 的漏极(drain)或源极(source)中的一极为第一极，另一极为第二极。
可以理解的是，3D铁电存储器中，存储单元MC的结构及其与各信号线之间的电连接关系包括多种，并不局限于此。
在一种实现方式中，在制备3D铁电存储器的过程中，会先形成层叠设置的多层下电极 LE，然后基于该多层下电极LE进行垂直打孔，形成贯穿该多层下电极LE的深槽结构，然后在该深槽结构内依次形成钝化层P1、铁电薄膜FTF、钝化层P2和上电极UE。图6～图8 示出了制备形成的3D铁电存储器的局部结构。
可以理解的是，膜层的形貌对3D铁电存储器的良率影响较大，制备形成3D铁电存储器的工艺复杂度较高。其中，钝化层P1对3D铁电存储器的良率影响较为明细。例如，在深孔结构(或者可以称为深槽结构)的垂直侧壁上形成钝化层P1的难度较大，能够在深槽结构的垂直侧壁上形成钝化层P1的工艺较少，控制钝化层P1的厚度均匀性的难度很大，容易降低钝化层P1的厚度均匀性。例如，钝化层P1整体呈波浪形(如图7所示的3D铁电存储器的局部结构，钝化层P1的部分界面凸起或凹陷)，又如，钝化层P1的一部分厚度较小，另一部分厚度较大(如图8所示的3D铁电存储器的局部结构，钝化层P1呈楔形，钝化层P1的下部分厚度较小，上部分厚度较大)。这样不仅影响钝化层P1与深槽结构的侧壁的接触效果，导致不同下电极LE通过钝化层P1漏电、短接，还容易影响铁电薄膜FTF的形成效果。另外，在钝化层P1的材料包括非晶材料、且其厚度较小的情况下，钝化层P1的隧穿效应非常明显，这样容易导致不同下电极LE之间短路、开路或相互干扰等。这样降低了3D铁电存储器的良率。
基于此，本申请的一些实施例提供了一种存储器。该存储器例如为3D存储器。该存储器的类型例如包括3D DRAM、3D FeRAM、3D RRAM、3D NAND或3D NOR等。
在一些示例中，如图9～图13所示，上述存储器100包括第一叠层结构1，第一叠层结构 1包括层叠设置的多层第一导电层11。
上述第一导电层11的材料包括导电材料，例如，可以包括钨(W)、氮化钛(TiN)、钛(Ti)、氮化钽、钽(Ta)、铜(Cu)、银(Ag)、氮化铪(HfN)、镍(Ni)、钌(Ru)、铱(Ir)、钼、铝、镁、锌、锆、经过掺杂处理的硅或多晶硅等导电材料中的至少一者。其中，上述多层第一导电层11的材料可以相同，也可以不同。
上述多层第一导电层11中，任意相邻两层第一导电层11之间绝缘设置。因此，如图10、图11和图13所示，上述第一叠层结构1还包括：设置在相邻两层第一导电层11之间的第二介质层12。这样可以避免相邻两层第一导电层11之间出现短接的情况。
上述第二介质层12的材料例如包括氧化硅(例如二氧化硅SiO2)或氧化铝等。
在上述第一叠层结构1中，各第一导电层11的厚度可以相同也可以不相同，各第二介质层12的厚度可以相同也可以不相同，具体可以根据实际需要进行设置。此外，在第一叠层结构1的生产工艺中，不同的堆叠层数会对应不同的堆叠高度，例如，第一叠层结构1堆叠的膜层层数可以为几十层甚至上百层(例如32层、64层或128层等)，第一叠层结构1所包括的膜层的层数越多，存储器的集成度越高及存储容量则越大，具体可以根据实际存储需求来设计第一叠层结构1的堆叠层数及堆叠高度，本申请对此不做限制。
另外，第一叠层结构1中的各第一导电层11和各第二介质层12具有较高的平坦度，且相邻的第一导电层11和第二介质层12之间的粘附性较好、基本没有缝隙。
示例性的，如图9～图13所示，第一叠层结构1具有贯穿第一叠层结构1的第一孔K1。也即，第一孔K1贯穿第一叠层结构1自身。具体地，第一孔K1可以贯穿第一叠层结构1所包括的第一导电层11和第二介质层12。
上述第一孔K1的孔径均一或孔径均匀变化，且第一孔K1的直度较好。
此处，第一孔K1的数量包括多个。可以理解的是，第一孔K1的数量越多，存储器的集成度越高，由其形成的存储单元的个数则越多，具体可以根据实际存储需求来设计第一孔K1 的数量，本申请对此不作限制。图9和图12示出了四个第一孔K1。
通过设置第一叠层结构1中的第一导电层11、第二介质层12及第一孔K1的形貌，可以降低存储单元之间形成短路或产生干扰的风险。
在一些示例中，如图9～图13所示，上述存储器100还包括位于第一导电层11内、且与第一导电层11同层的第一钝化部2。第一钝化部2环绕第一孔K1。第一钝化部2例如呈环形。
示例性的，每个第一导电层11内同层设置有多个第一钝化部2。第一钝化部2环绕第一孔K1，这也就意味着，第一孔K1可以贯穿第一钝化部2，第一钝化部2可以隔开第一孔K1和第一导电层11。每个第一导电层11内同层设置的第一钝化部2的数量，与第一孔K1的数量可以相同。另外，在第三方向Z上，环绕同一个第一孔K1、且与不同第一导电层11相对应的多个第一钝化部2相对设置。相应的，每个第一孔K1的侧壁可以包括第二介质层12 环绕该第一孔K1的表面和第一钝化部2环绕该第一孔K1的表面。
上述“同层”指的是，第一钝化部2和相应的第一导电层11位于同一层。在第三方向Z 上，相邻两个第一钝化部2被两者之间的第二介质层12隔开。相应的，在第一孔K1的位置处，第一钝化部2可以隔开与其同层的第一导电层11环绕第一孔K1的部分与其他第一导电层11环绕该第一孔K1的部分，避免第一导电层11与其他第一导电层11形成短接。
示例性的，第一钝化部2的材料为第一导电层11的材料的氧化物。也即，第一钝化部2 及与其同层的第一导电层11的材料相匹配。
例如，第一钝化部2的材料包括氧化钨(WO3)、氮氧化钛、氧化钛(TiO2)、氮氧化钽、氧化钽、氧化硅、氧化铜、氧化银、氧化铪、氧化镍、氧化钌、氧化铱、氧化钼、氧化铝、氧化镁、氧化锌和氧化锆中的至少一者。本申请中第一钝化部2的材料并不局限于此。
若第一导电层11的材料为钨，则与该第一导电层11同层的第一钝化部2的材料为氧化钨；若第一导电层11的材料为氮化钛，则与该第一导电层11同层的第一钝化部2的材料为氮氧化钛；若第一导电层11的材料为钛，则与该第一导电层11同层的第一钝化部2的材料为氧化钛；若第一导电层11的材料为氮化钽，则与该第一导电层11同层的第一钝化部2的材料为氮氧化钽；若第一导电层11的材料为钽，则与该第一导电层11同层的第一钝化部2 的材料为氧化钽；若第一导电层11的材料为铜，则与该第一导电层11同层的第一钝化部2 的材料为氧化铜；若第一导电层11的材料为银，则与该第一导电层11同层的第一钝化部2 的材料为氧化银；若第一导电层11的材料为氮化铪，则与该第一导电层11同层的第一钝化部2的材料为氧化铪；若第一导电层11的材料为镍，则与该第一导电层11同层的第一钝化部2的材料为氧化镍；若第一导电层11的材料为钌，则与该第一导电层11同层的第一钝化部2的材料为氧化钌；若第一导电层11的材料为铱，则与该第一导电层11同层的第一钝化部2的材料为氧化铱；若第一导电层11的材料为钼，则与该第一导电层11同层的第一钝化部2的材料为氧化钼；若第一导电层11的材料为铝，则与该第一导电层11同层的第一钝化部2的材料为氧化铝；若第一导电层11的材料为镁，则与该第一导电层11同层的第一钝化部2的材料为氧化镁；若第一导电层11的材料为锌，则与该第一导电层11同层的第一钝化部2的材料为氧化锌；若第一导电层11的材料为锆，则与该第一导电层11同层的第一钝化部2的材料为氧化锆；若第一导电层11的材料为经过掺杂处理的硅或多晶硅，则与该第一导电层11同层的第一钝化部2的材料为氧化硅。
通过将第一钝化部2及与其同层的第一导电层11的材料配对，可以使得两者的材料的主元素相同。这样既可以避免因引入其他元素氧化物造成的污染，还可以使得第一钝化部2及与其同层的第一导电层11之间具有天然的良好的界面，使得第一钝化部2及与其同层的第一导电层11之间能够形成良好的过渡，进而能够使得第一钝化部2及与其同层的第一导电层 11之间良好地接触、更好地结合。
在一些示例中，如图9～图13所示，上述存储器100还包括设置在第一孔K1内的功能层 3、第一钝化层4和第二导电层5。其中，功能层3、第一钝化层4和第二导电层5沿第一孔K1的径向且由第一孔K1的侧壁指向其轴线的方向依次排列。
上述第二导电层5的材料包括导电材料，例如，可以包括钨、氮化钛、钛、氮化钽、钽、铜、银、氮化铪、镍、钌、铱、钼、铝、镁、锌、锆经过掺杂处理的硅或多晶硅等导电材料中的至少一者。其中，位于不同第一孔K1内的第二导电层5的材料可以相同，也可以不同。另外，第一导电层11和第二导电层5的材料可以相同，也可以不同。
第一钝化层4的材料包括绝缘材料，例如，可以包括氧化硅、二氧化钛、氧化锆或氧化铝等。
示例性的，第二导电层5呈柱状，功能层3和第一钝化层4均呈空心柱状。第一钝化层 4可以套设在第二导电层5上，功能层3可以套设在第一钝化层4上，功能层3可以和第一孔K1的孔壁接触。
如图11和图13所示，每个第一导电层11环绕第一孔K1的部分、第一钝化部2、功能层3中与该第一导电层11相对的部分、第一钝化层4中与该第一导电层11相对的部分和第二导电层5中与该第一导电层11相对的部分，可以构成存储单元的一部分。例如，功能层3 用于存储数据信息，第二导电层5可以作为共用的电极。
第一钝化层4可以隔离功能层3和第二导电层5。这样可以避免第二导电层5从功能层3 中抓取元素(例如氧)而导致功能层3中形成缺陷，并避免第二导电层5中的金属元素向功能层3渗透，影响功能层3的性能。
可以理解的是，上述第一钝化部2在隔开第一孔K1和第一导电层11的同时，还会隔离第一导电层11和功能层3，这样可以避免第一导电层11从功能层3中抓取元素(例如氧)而导致功能层3中形成缺陷，并避免第一导电层11中的金属元素向功能层3渗透，影响功能层3的性能。环绕同一个第一孔K1的多个第一钝化部2可以隔离功能层3和多个第一导电层11，避免各第一导电层11从功能层3中抓取元素(例如氧)而导致功能层3中形成缺陷，并避免各第一导电层11中的金属元素向功能层3渗透，影响功能层3的性能。
也就是说，本申请对上述一种实现方式中的钝化层P1的结构进行了改进，本申请将上述一种实现方式中连续垂直形成在深槽结构侧壁上的钝化层P1进行了划分，设置多个相互独立的第一钝化部2，并将各第一钝化部2选择性地设置在各第一导电层11环绕第一孔K1的前端，选择性地、独立地对各第一导电层11环绕第一孔K1的部分与位于该第一孔K1内的功能层3进行隔离。这样，可以避免在第一孔K1内设置上述一种实现方式中的钝化层P1，进而可以避免出现由于钝化层P1的厚度均匀性较低而导致的不良。
由此，本申请实施例提供的存储器100，通过在各第一导电层11内设置与第一导电层11 同层、且相互独立的第一钝化部2，使得第一钝化部2环绕第一孔K1，并在第一孔K1内依次设置功能层3、第一钝化层4和第二导电层5，不仅可以利用第一钝化部2隔开第一导电层 11和功能层3，利用第一钝化层4隔开功能层3和第二导电层5，以避免影响功能层3的性能，提升存储器100的电学性能及耐用性，延长存储器100的寿命，还可以利用第一钝化部 2将与其同层的第一导电层11和其他第一导电层11隔开，避免该第一导电层11环绕第一孔K1的部分与其他第一导电层11环绕该第一孔K1的部分形成短接，以保证存储器100的功能性和良率。
而且，本申请实施例选择性设置多个相互独立的第一钝化部2，可以利用环绕同一第一孔K1的多个第一钝化部2代替上述一种实现方式中的钝化层P1。由于环绕同一个第一孔K1 的相邻两个第一钝化部2会被位于两者之间的第二介质层12隔开，因此，可以避免出现由于连续垂直形成钝化层P1而导致的不同第一导电层11之间短接、漏电或相互干扰的问题。由于第一钝化部2的材料为相应的第一导电层11的材料的氧化物，这样可以使得第一钝化部2 和第一导电层11之间具有良好的接触界面，相比于额外形成钝化层P1，不仅可以使得第一钝化部2和第一导电层11在界面处良好地结合，避免出现因钝化层P1的厚度不均而导致的钝化层P1与深槽结构的侧壁的接触效果较差的问题，还有利于提高后续在第一孔K1内形成的功能层3、第一钝化层4和第二导电层5的形成效果。这样有利于提高存储器100及其所应用的电子设备1000的良率。
在一些示例中，沿第一孔K1的径向，第一钝化部2的尺寸的范围为但不局限于0.5nm～2nm。这样既可以确保第一钝化部2对与其同层的第一导电层11和功能层3的隔离效果，以避免影响功能层3的性能，还可以确保第一导电层11和第二导电层5之间能够形成良好的电场，以避免影响功能层3对数据的存储。
例如，沿第一孔K1的径向，第一钝化部2的尺寸为0.5nm、0.8nm、1nm、1.4nm、1.7nm或2nm等，不同第一钝化部2的尺寸可以相同，也可以不同。
可以理解的是，上述功能层3的类型包括多种，具体可以根据实际需要选择设置。其中，存储器100的类型与功能层3的类型相对应。
在一些实施例中，功能层3包括铁电薄膜、阻变薄膜或电荷捕获层。当然，功能层3的类型并不局限于此。
在一些示例中，在功能层3包括铁电薄膜的情况下，存储器100的类型可以为3DFeRAM。
示例性的，3D FeRAM可以为HfO2基铁电存储器。功能层3的材料包括但不限于HZO(hafnium zirconium oxide，铪锆氧体系)、La掺杂HZO、Y掺杂HZO、Sr掺杂HZO、 Gd掺杂HZO、Gd/La共掺杂HZO、Si掺杂HfO2、Al掺杂HfO、La掺杂HfO2、Y掺杂 HfO2、Gd掺杂HfO2、Sr掺杂HfO2等。
在一些示例中，在功能层3包括阻变薄膜的情况下，存储器100的类型可以为3DRRAM。
示例性的，功能层3的材料包括但不限于NiOx、TaOx、TiOx、HfOx、WOx、ZrOx、AlyOx、SrTiOx等。
在一些示例中，在功能层3包括电荷捕获层的情况下，存储器100的类型可以为3DNAND。
示例性的，功能层3的材料包括但不限于氮化硅。
在一些示例中，功能层3的厚度的范围可以为但不限于1nm～100nm。
以存储器100为3D FeRAM为例。此时，如图11和图13所示，各第一导电层11可以作为下电极，第二导电层5可以作为上电极。每个第一导电层11环绕第一孔K1的部分、第一钝化部2、功能层3中与该第一导电层11相对的部分、第一钝化层4中与该第一导电层11 相对的部分和第二导电层5中与该第一导电层11相对的部分，可以构成一个铁电电容C，该铁电电容C具有MOFOM结构。其中，环绕同一第一孔K1的多个第一导电层11、多个第一钝化部2、功能层3、第一钝化层4及第二导电层5，可以构成依次垂直设置的多个铁电电容 C，第二导电层5可以作为该多个铁电电容C共用的上电极。另外，同一第一导电层11可以作为位于同一平面的多个不同铁电电容C共用的下电极。
上述具有MOFOM结构的铁电电容C，能够有效地保护功能层3(也即铁电薄膜)的界面，避免出现因产生死层而无法极化翻转的情况，提升存储器100的电学性能及耐用性，延长存储器100的寿命。
可以理解的是，不同类型的存储器100中，第二导电层5的材料可以相同或者不同。
在一些示例中，存储器100包括3D FeRAM或3D RRAM，相应的，功能层3包括铁电薄膜或阻变薄膜，此时，第二导电层5的材料包括金属材料。可选地，第二导电层5的材料也可以为非金属材料。具体地，第二导电层5的材料可以参见上文中的说明，此处不再赘述。
在另一些示例中，存储器100包括3D NAND，相应的，功能层3包括电荷捕获层，此时，第二导电层5包括半导体材料。该半导体材料例如包括经过掺杂处理的多晶硅。
需要说明的是，在存储器100包括3D NAND的情况下，第一钝化部2例如可以称为阻挡层，第一钝化层4例如可以称为隧穿层，两者的材料例如均包括氧化硅。
在一些实施例中，如图9及图11～图13所示，存储器100还包括：与第一叠层结构1层叠设置的第二叠层结构6。例如，第二叠层结构6设置在第一叠层结构1的一侧。
在一些示例中，如图9及图11～图13所示，第二叠层结构6包括：设置在第一叠层结构 1一侧的第一导电块61。
示例性的，第一导电块61的数量为多个。第一导电块61的形状包括但不限于块状或条状。以第一导电块61的形状为条状为例，如图9和图12所示，多个第一导电块61可以平行设置，并沿第二方向Y延伸。
上述第一导电块61的材料为导电材料，例如金属材料。可选地，第一导电块61的材料可以包括钛、金、钨、钼、氧化铟锡、铝、铜、钌、银等导电材料中的至少一者。
在一些示例中，如图9及图11～图13所示，第二叠层结构6还包括：设置在第一导电块 61和第一叠层结构1之间的第二导电块62。第二导电块62具有第二孔K2。
示例性的，第二导电块62的形状包括但不限于块状。第二导电块62的数量为多个，每个第二导电块62均具有一个第二孔K2。第二导电块62的数量例如和第一叠层结构1中第一孔K1的数量相同。
例如，每个第二导电块62与一个第一导电块61相对应。可选地，在第一导电块61的形状为条状的情况下，每个第一导电块61可以与多个第二导电块62相对应。例如，每个第二导电块62中的第二孔K2暴露第一导电块61的部分表面。
上述第二导电块62的材料包括导电材料，例如，可以包括钨、氮化钛、钛、氮化钽、钽、铜、银、氮化铪、镍、钌、铱、钼、经过掺杂处理的硅或多晶硅等导电材料中的至少一者。
在一些示例中，如图9及图11～图13所示，第二叠层结构6还包括：设置在第二孔K2内的第一介质层63和半导体层64。第一介质层62和半导体层64沿第二孔K2的径向且由第二孔K2的侧壁指向其轴线的方向依次排列。其中，半导体层64和第一导电块61接触。
示例性的，第一介质层63呈空心柱状，半导体层64呈柱状，第一介质层63套设在半导体层64上。半导体层64可以通过第二孔K2与第一导电块61被暴露的表面接触，使得半导体层64和第一导电块61形成电连接。
上述第一介质层63的材料可以包括二氧化硅、氧化铝、二氧化铪、氧化锆、二氧化钛、三氧化二钇和氮化硅等绝缘材料中的至少一者。
上述半导体层64的材料可以包括硅、多晶硅、非晶硅等半导体材料中的至少一者。
在一些示例中，如图9及图11～图13所示，第二叠层结构6还包括：设置在第二导电块 62和第一叠层结构1之间的第三导电块65。
示例性的，第三导电块65的形状包括但不限于块状。第三导电块65的数量为多个，第三导电块65的数量例如和第二导电块62的数量相同。
示例性的，每个第三导电块65与一个半导体层64及一个第二导电层5接触。也即，每个第三导电块65可以与相应的半导体层64及相应的第二导电层5形成电连接。
上述第三导电块65的材料为导电材料，例如金属材料。可选地，第一导电块61的材料可以包括钛、金、钨、钼、氧化铟锡、铝、铜、钌、银等导电材料中的至少一者。
可以理解的是，一个第二导电块62、位于该第二导电块62的第二孔K2内的第一介质层 63和半导体层64、与半导体层64电连接的第三导电块65、及第一导电块61中与半导体层 64电连接的部分，可以构成一个晶体管T，其中，第二导电块62可以作为该晶体管T的栅极，第一介质层63可以作为该晶体管T的栅介质层，半导体层64可以作为该晶体管T的有源层，第三导电块65可以作为该晶体管T的源极和漏极中的一者，第一导电块61中与半导体层64电连接的部分可以作为该晶体管T的源极和漏极中的另一者。晶体管T、及该晶体管 T电连接的第二导电层5、与该第二导电层5相对应的第一钝化层4、功能层3、第一钝化部 2及第一导电层11，可以构成存储单元。
第二叠层结构6中的膜层可以构成多个晶体管T，例如，该多个晶体管T的数量和第一叠层结构1中第一孔K1的数量相同，晶体管T与第一孔K1内的第二导电层5一一对应地电连接，并为相应的第二导电层5传输所需的电压。又如，该多个晶体管T的数量大于第一叠层结构1中第一孔K1的数量，该多个晶体管T中的部分晶体管T与第一孔K1内的第二导电层5一一对应地电连接，并为相应的第二导电层5提供所需的电压，该多个晶体管T中的另一部分仅晶体管T可以构成控制电路。
在一些示例中，如图9和图12所示，在第一导电块61的形状为条状的情况下，该第一导电块61不仅可以作为同一列晶体管T共用的电极，还可以作为一条位线BL，为与其电连接的一列晶体管T传输所需的电压。
在一些示例中，如图9及图11～图13所示，第二叠层结构6还包括多个第四导电块66。第四导电块66的形状包括但不限于条状。以第四导电块66的形状为条状为例，如图9和图 12所示，多个第四导电块66可以平行设置，并沿第一方向X延伸。每个第四导电块66可以与同一行晶体管T的栅极(也即第二导电块62)电连接，并作为字线WL为与其电连接一行晶体管T传输所需的电压。
可以理解的是，上述晶体管T可以为环栅场效应晶体管(Gate-All-Around Field-Effect Transistor，GAA FET)。当然，上述晶体管T也可以为环沟道场效应晶体管(Channel-All-Around Field-Effect Transistor，CAAFET)或垂直平面沟道晶体管，相应的，第二叠层结构6所包括的膜层可以进行相应的改变。
在一些实施例中，如图12和图13所示，在上述晶体管T为GAA FET的情况下，第二叠层结构6还包括：第二钝化部67和第二钝化层68。其中，第二钝化部67设置在第一介质层63和第二导电块62之间，第二钝化层68设置在第一介质层63和半导体层64之间。
上述第二钝化部67可以隔开第一介质层63和第二导电块62，避免第一介质层63和第二导电块62之间产生元素的渗透或抓取，进而避免影响第一介质层63和第二导电块 62的性能。上述第二钝化层68可以隔开第一介质层63和半导体层64，避免第一介质层63 和半导体层64之间产生元素的渗透或抓取，进而避免影响第一介质层63和半导体层64的性能。
在一些示例中，第二钝化部67和第二导电块62同层，且第二钝化部67的材料为第二导电块62的材料的氧化物。
示例性的，第二钝化部67的材料包括氧化钨、氮氧化钛、氧化钛、氧化钽、氧化硅、氧化铜、氧化银、氧化铪、氧化镍、氧化钌、氧化铱氧化铝、氧化镁、氧化锌和氧化锆中的至少一者。
若第二导电块62的材料为钨，则与该第二导电块62同层的第二钝化部67的材料为氧化钨；若第二导电块62的材料为氮化钛，则与该第二导电块62同层的第二钝化部67的材料为氮氧化钛；若第二导电块62的材料为钛，则与该第二导电块62同层的第二钝化部67 的材料为氧化钛；若第二导电块62的材料为氮化钽，则与该第二导电块62同层的第二钝化部67的材料为氮氧化钽；若第二导电块62的材料为钽，则与该第二导电块62同层的第二钝化部67的材料为氧化钽；若第二导电块62的材料为铜，则与该第二导电块62同层的第二钝化部67的材料为氧化铜；若第二导电块62的材料为银，则与该第二导电块62同层的第二钝化部67的材料为氧化银；若第二导电块62的材料为氮化铪，则与该第二导电块62 同层的第二钝化部67的材料为氧化铪；若第二导电块62的材料为镍，则与该第二导电块 62同层的第二钝化部67的材料为氧化镍；若第二导电块62的材料为钌，则与该第二导电块62同层的第二钝化部67的材料为氧化钌；若第二导电块62的材料为铱，则与该第二导电块62同层的第二钝化部67的材料为氧化铱；若第二导电块62的材料为钼，则与该第二导电块62同层的第二钝化部67的材料为氧化钼；若第二导电块62的材料为铝，则与该第二导电块62同层的第二钝化部67的材料为氧化铝；若第二导电块62的材料为镁，则与该第二导电块62同层的第二钝化部67的材料为氧化镁；若第二导电块62的材料为锌，则与该第二导电块62同层的第二钝化部67的材料为氧化锌；若第二导电块62的材料为锆，则与该第二导电块62同层的第二钝化部67的材料为氧化锆；若第二导电块62的材料为经过掺杂处理的硅或多晶硅，则与该第二导电块62同层的第二钝化部67的材料为氧化硅。
通过将第二钝化部67和第二导电块62同层设置，可以避免在第二孔K2内单独形成第二钝化部67，进而可以避免出现第二钝化部67厚度不均的情况。另外，由于第二钝化部67的材料为第二导电块62的材料的氧化物，可以使得第二钝化部67和第二导电块62之间具有良好的接触界面。这样有利于提高后续形成的第一介质层63、第二钝化层68和半导体层64的形成效果，提高晶体管T及存储器100的良率。
本申请的一些实施例提供了一种存储器的制备方法。该制备方法例如可以用于制备上述存储器100。如图14所示，该制备方法包括S100a～S400a。
S100a，如图17a所示，形成第一叠层结构1。该第一叠层结构1包括层叠设置的多层第一导电层11。
示例性的，第一叠层结构1还可以包括设置在相邻两层第一导电层11之间的第二介质层12。也即，在第一叠层结构1中，第一导电层11和第二介质层12可以交替层叠。
示例性的，形成第一叠层结构1的过程包括：采用化学气相沉积(chemical vapordeposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomiclayer deposition，ALD)或其任何组合的薄膜沉积工艺沉积形成第二介质层12，采用CVD、PVD、 ALD其任何组合的薄膜沉积工艺在第二介质层12上形成第一导电层11，之后重复上述步骤，交替形成多层第一导电层11和多层第二介质层12。
第一导电层11和第二介质层12的材料，可以参照上文中的说明，此处不再赘述。
S200a，如图17b所示，形成贯穿上述第一叠层结构1的第一孔K1。
示例性的，本申请可以采用光刻工艺和干法刻蚀工艺(例如具有高深宽比)对上述第一叠层结构1进行刻蚀，以形成第一孔K1。
例如，本申请可以采用光刻工艺在第一叠层结构1上形成硬掩模，然后基于硬掩模，并采用干法刻蚀工艺对第一叠层结构1进行刻蚀，形成贯穿第一叠层结构1中各第一导电层11 和第二介质层12的第一孔K1。
第一孔K1的数量例如为多个，该多个第一孔K1可以呈阵列状排布。
S300a，如图17c所示，通过上述第一孔K1，对第一导电层11中环绕第一孔K1的部分进行氧化处理，形成第一钝化部2。
示例性的，本申请可以采用热氧化工艺、干氧氧化工艺、湿氧氧化工艺、氧气等离子体 (O2 Plasma)处理工艺、臭氧等离子体(O3 Plasma)处理工艺、离子注入工艺、阳极氧化工艺或其他的氧化工艺等，对第一导电层11中环绕第一孔K1的部分进行氧化处理。第一导电层11中环绕第一孔K1的部分的材料被氧化后所得到的氧化物，可以构成第一钝化部2。
例如，通过控制氧化处理的时间，可以控制所得到的第一钝化部2在沿第一孔K1的径向上的尺寸。由于本申请通过第一孔K1同步对多层第一导电层11进行氧化处理，因此，氧化得到的不同第一钝化部2在沿第一孔K1的径向上的尺寸较为均匀。
由于第一导电层11的数量为多层，且第一孔K1的数量为多个，因此，所形成的第一钝化部2的数量为多个，且该多个第二钝化部2之间相互独立。
此处，第一导电层11中环绕第一孔K1的部分，又可称为第一导电层11的用于在后形成的功能层3接触的尖端区域。本申请选择性地在该尖端区域设置第一钝化部2。
可以理解的是，第一导电层11及对第一导电层11氧化处理后所得到的第一钝化部2的材料相匹配。
例如，若第一导电层11的材料为钨，则所得到的第一钝化部2的材料为氧化钨；若第一导电层11的材料为氮化钛，则所得到的第一钝化部2的材料为氮氧化钛；若第一导电层11 的材料为钛，则所得到的第一钝化部2的材料为氧化钛；若第一导电层11的材料为氮化钽，则所得到的第一钝化部2的材料为氮氧化钽；若第一导电层11的材料为钽，则所得到的第一钝化部2的材料为氧化钽；若第一导电层11的材料为铜，则所得到的第一钝化部2的材料为氧化铜；若第一导电层11的材料为银，则所得到的第一钝化部2的材料为氧化银；若第一导电层11的材料为氮化铪，则所得到的第一钝化部2的材料为氧化铪；若第一导电层11的材料为镍，则所得到的第一钝化部2的材料为氧化镍；若第一导电层11的材料为钌，则所得到的第一钝化部2的材料为氧化钌；若第一导电层11的材料为铱，则所得到的第一钝化部2的材料为氧化铱；若第一导电层11的材料为钼，则所得到的第一钝化部2的材料为氧化钼；若第一导电层11的材料为铝，则所得到的第一钝化部2的材料为氧化铝；若第一导电层11的材料为镁，则所得到的第一钝化部2的材料为氧化镁；若第一导电层11的材料为锌，则所得到的第一钝化部2的材料为氧化锌；若第一导电层11的材料为锆，则所得到的第一钝化部2的材料为氧化锆；若第一导电层11的材料为经过掺杂处理的硅或多晶硅，则所得到的第一钝化部2的材料为氧化硅。
由于第一导电层11自身呈一体结构，且第一钝化部2为对第一导电层11中环绕第一孔 K1的部分氧化处理后得到的，因此，第一导电层11和第一钝化部2呈一体结构，两者之间未分隔开，且两者之间能够天然的形成良好过渡。这样使得第一钝化部2和第一导电层11之间能够更好地结合。
此时，第一钝化部2环绕第一孔K1的表面及第二介质层12中环绕该第一孔K1的表面，构成第一孔K1的侧壁，第一孔K1的侧壁较为平整。
本申请制备形成第一钝化部2的方法较为简单，无需采用具有较高难度的沉积工艺在第一孔K1的侧壁上沉积绝缘材料，即可实现第一钝化部2的引入，并获得平整的侧壁，可以称为自对准钝化部，第一孔K1的侧壁可以称为自对准界面，该自对准界面较为整齐或平整。
S400a，如图17d所示，在上述第一孔K1内依次形成功能层3、第一钝化层4和第二导电层5。
示例性的，本申请可以采用CVD、PVD、ALD或其任何组合等薄膜沉积工艺在第一孔K1内形成功能层3、第一钝化层4或第二导电层5。
上述第一钝化部2可以隔离第一导电层11和功能层3，这样可以避免第一导电层11从功能层3中抓取元素(例如氧)而导致功能层3中形成缺陷，并避免第一导电层11中的金属元素向功能层3渗透，影响功能层3的性能。上述第一钝化层4可以隔离功能层3和第二导电层5。这样可以避免第二导电层5从功能层3中抓取元素(例如氧)而导致功能层3中形成缺陷，并避免第二导电层5中的金属元素向功能层3渗透，影响功能层3的性能。这样可以避免产生死层、隔离元素的渗透，提升制备形成的存储器100的电学性能及耐用性，延长制备形成的存储器100的寿命。
可以理解的是，由于本申请中环绕同一个第一孔K1的多个第一钝化部2相当于上述一种实现方式中的钝化层P1，因此，上述多个自对准钝化部又可以称为自对准钝化层。
由上可知，本申请通过对各第一导电层11环绕第一孔K1的部分进行氧化处理，可以选择性地在各第一导电层11环绕第一孔K1的尖端区域形成相互独立的多个第一钝化部2。本申请可以利用第一钝化部2代替上述一种实现方式中的钝化层P1。由于本申请中的第一钝化部2是对第一导电层11进行氧化处理得到的，且不同第一钝化部2之间是相互独立、不连续的，因此本申请中的第一钝化部2是与相应的第一导电层11同层的，且不同第一钝化部2是被第二介质层12隔开的，不同第一钝化部2在沿第一孔K1的径向上的尺寸是较为均匀的，而不是连续地覆盖在第一孔K1的侧壁上，这样可以避免出现由于垂直连续的钝化层P1的引入而带来的问题，例如，避免出现由于引入垂直连续的钝化层P1而导致不同第一导电层11 之间漏电及因漏电产生的干扰问题。
而且，本申请利用第一钝化部2代替上述一种实现方式中的钝化层P1，不仅可以避免引入钝化层P1，避免引入其他元素氧化物造成的污染，还可以使得第一钝化部2和第一导电层 11之间良好接触，避免产生由于钝化层P1的厚度不均匀而导致的其与第一导电层11难以良好接触的问题。
另外，由于本申请可以提供平整的自对准界面，因此，相比于上述一种实现方式中引入的钝化层P1，可以省却对钝化层P1的厚度均匀性、平整度和保持性的控制，不仅可以简化存储器的制备方法，降低存储器的制备难度，还可以提高后续在第一孔K1内沉积形成的功能层3、第一钝化层4和第二导电层5良率，进而提高制备形成的存储器100的良率。
在一些实施例中，在上述S100a之前，也即，在形成第一叠层结构1之前，上述制备方法还包括：S010a～S050a。
S010a，如图15a所示，形成第一导电块61。
例如，本申请可以采用CVD、PVD、ALD或其任何组合等薄膜沉积工艺形成一导电薄膜，然后采用光刻工艺或其他刻蚀工艺对该导电薄膜进行刻蚀，形成多个第一导电块61。
又如，形成第一导电块的过程包括：形成第一介质薄膜，然后在该第一介质薄膜上形成多个凹槽，该多个凹槽的形状及排布方式，与待形成的第一导电块的形状及排布方式相同；然后采用CVD、PVD、ALD或其任何组合等薄膜沉积工艺在凹槽内形成第一导电块61。
关于第一导电块61的形状及材料，可以参见上文中的说明，此处不再赘述。
S020a，如图15b所示，在第一导电块61上形成第二导电块62。
示例性的，在形成第二导电块62之前，可以先形成第四导电块66。其中，形成第四导电块66的过程与上述S010a中形成第一导电块61的过程基本一致，此处不再赘述。
示例性的，在形成第四导电块66之后，可以采用光刻工艺或其他刻蚀工艺对第四导电块 66进行刻蚀，以形成凹槽，然后可以在该凹槽内形成第二导电块62。第二导电块62和第四导电块66直接接触，以形成电连接，第二导电块62和第一导电块61之间具有间距，未直接接触。
关于第二导电块62的形状及材料、第四导电块66的形状及材料，可以参见上文中的说明，此处不再赘述。
S030a，如图15c所示，形成贯穿第二导电块62的第二孔K2。该第二孔K2暴露第一导电块61的部分。
示例性的，本申请可以采用光刻工艺、干法刻蚀工艺或其他刻蚀工艺等，形成贯穿第二导电块62的第二孔K2。其中，第二孔K2和第二导电块62之间例如一一对应设置。
S040a，如图15d所示，在上述第二孔K2内依次形成第一介质层63和半导体层64。
示例性的，本申请可以采用CVD、PVD、ALD或其任何组合等薄膜沉积工艺在第二孔K2内依次形成第一介质层63和半导体层64。
关于第一介质层63的形状及材料、半导体层64的形状及材料，可以参见上文中的说明，此处不再赘述。
S050a，如图15e所示，在第一介质层63和半导体层64上形成第三导电块65。第三导电块65与半导体层64接触。
示例性的，形成第三导电块65的过程与上述S010a中形成第一导电块61的过程基本一致，此处不再赘述。
需要说明的是，在形成第三导电块65后，可以在第三导电块65上形成第一叠层结构1，且第三导电块65可以与第二导电层5接触。
可以理解的是，一个第二导电块62、位于该第二导电块62的第二孔K2内的第一介质层 63和半导体层64、与半导体层64电连接的第三导电块65、及第一导电块61中与半导体层 64电连接的部分，可以构成一个晶体管T，其中，第二导电块62可以作为该晶体管T的栅极，第一介质层63可以作为该晶体管T的栅介质层，半导体层64可以作为该晶体管T的有源层，第三导电块65可以作为该晶体管T的源极和漏极中的一者，第一导电块61中与半导体层64电连接的部分可以作为该晶体管T的源极和漏极中的另一者。晶体管T、及该晶体管 T电连接的第二导电层5、与该第二导电层5相对应的第一钝化层4、功能层3、第一钝化部 2及第一导电层11，可以构成存储单元。
可以理解的是，上述晶体管T可以为环栅场效应晶体管(Gate-All-Around Field-Effect Transistor，GAA FET)。当然，上述晶体管T也可以为环沟道场效应晶体管(Channel-All-Around Field-Effect Transistor，CAA FET)或垂直平面沟道晶体管，相应的，上述膜层的结构可以进行相应的改变，存储器的制备的方法可以可以进行相应的改变。
在一些实施例中，在上述晶体管T为GAA FET的情况下，在上述S040a之前，也即，在上述第二孔K2内依次形成第一介质层63和半导体层64之前，如图15c和图16a所示，上述制备方法还包括：通过第二孔K2，对第二导电块62中环绕第二孔K2的部分进行氧化处理，形成第二钝化部67。
示例性的，本申请可以采用热氧化工艺、干氧氧化工艺、湿氧氧化工艺、氧气等离子体 (O2 Plasma)处理工艺、臭氧等离子体(O3 Plasma)处理工艺、离子注入工艺、阳极氧化工艺或其他的氧化工艺等，对第二导电块62中环绕第二孔K2的部分进行氧化处理。第二导电块62中环绕第二孔K2的部分的材料被氧化后所得到的氧化物，可以构成第二钝化部67。
可以理解的是，第二导电块62及对第二导电块62氧化处理后所得到的第二钝化部67的材料相匹配。
例如，若第二导电块62的材料为钨，则所得到的第二钝化部67的材料为氧化钨；若第二导电块62的材料为氮化钛，则所得到的第二钝化部67的材料为氮氧化钛；若第二导电块 62的材料为钛，则所得到的第二钝化部67的材料为氧化钛；若第二导电块62的材料为氮化钽，则所得到的第二钝化部67的材料为氮氧化钽；若第二导电块62的材料为钽，则所得到的第二钝化部67的材料为氧化钽；若第二导电块62的材料为铜，则所得到的第二钝化部67的材料为氧化铜；若第二导电块62的材料为银，则所得到的第二钝化部67的材料为氧化银；若第二导电块62的材料为氮化铪，则所得到的第二钝化部67的材料为氧化铪；若第二导电块62的材料为镍，则所得到的第二钝化部67的材料为氧化镍；若第二导电块62的材料为钌，则所得到的第二钝化部67的材料为氧化钌；若第二导电块62的材料为铱，则所得到的第二钝化部67的材料为氧化铱；若第二导电块62的材料为钼，则所得到的第二钝化部67的材料为氧化钼；若第二导电块62的材料为铝，则所得到的第二钝化部67的材料为氧化铝；若第二导电块62的材料为镁，则所得到的第二钝化部67的材料为氧化镁；若第二导电块62的材料为锌，则所得到的第二钝化部67的材料为氧化锌；若第二导电块62的材料为锆，则所得到的第二钝化部67的材料为氧化锆；若第二导电块62的材料为经过掺杂处理的硅或多晶硅，则所得到的第二钝化部67的材料为氧化硅。
可以理解的是，上述第二钝化部67形成在第一介质层63和第二导电块62之间，第二钝化部67可以隔开第一介质层63和第二导电块62，避免第一介质层63和第二导电块62之间产生元素的渗透或抓取，进而避免影响第一介质层63和第二导电块62的性能，进而避免影响制备形成的存储器100的性能和寿命。
由于第二导电块62自身呈一体结构，且第二钝化部67为对第二导电块62中环绕第二孔 K2的部分氧化处理后得到的，因此，第二导电块62和第二钝化部67呈一体结构，两者之间未分隔开，且两者之间能够天然的形成良好过渡。这样使得第二导电块62和第二钝化部67 之间能够更好地结合。
本申请制备形成第二钝化部67的方法较为简单，无需采用具有较高难度的沉积工艺在第二孔K2的侧壁上沉积绝缘材料，即可实现第二钝化部67的引入，并获得平整的侧壁，该侧壁较为整齐或平整。这样有利于提高后续在第二孔K2内形成的膜层的良率，进而提高制备形成的存储器100的良率。
在一些示例中，在形成半导体层64之前，如图16b所示，上述制备方法还包括：形成第二钝化层68。如图16c所示，形成第二钝化层68和半导体层64之后，可以形成第三导电块65。
示例性的，本申请可以采用CVD、PVD、ALD或其任何组合等薄膜沉积工艺形成第二钝化层68。
可以理解的是，上述第二钝化层68形成在第一介质层63和半导体层64之间，第二钝化层68可以隔开第一介质层63和半导体层64，避免第一介质层63和半导体层64之间产生元素的渗透或抓取，进而避免影响第一介质层63和半导体层64的性能，进而避免影响制备形成的存储器100的性能和寿命。
本申请的一些实施例又提供了一种存储器的制备方法。该制备方法例如可以用于制备上述存储器100。如图18所示，该制备方法包括S100b～S300b。
S100b，如图19a所示，形成第一叠层结构1。该第一叠层结构1包括层叠设置的多层第一复合层1a，第一复合层1a包括第一钝化部2和环绕所述第一钝化部2的第一导电层11，第一钝化部2的材料为第一导电层11的材料的氧化物。
示例性的，第一叠层结构1还可以包括设置在相邻两层第一复合层1a之间的第二介质层12。也即，在第一叠层结构1中，第一复合层1a和第二介质层12可以交替层叠。
示例性的，形成第一叠层结构1的过程包括：采用CVD、PVD、ALD其任何组合的薄膜沉积工艺形成第二介质层12，在第二介质层12上形成第一复合层1a，之后重复上述步骤，交替形成多层第一复合层1a和多层第二介质层12。
每层第一复合层1a例如可以包括多个第一钝化部2，该多个第一钝化部2相互独立设置。第一钝化部2的设置位置及排列方式，与待形成的第一孔K1的设置位置及排列方式相同。例如，第一钝化部2呈阵列状排布。
可以理解的是，第一导电层11和第一钝化部2的材料相匹配。
例如，若第一导电层11的材料为钨，则第一钝化部2的材料为氧化钨；若第一导电层 11的材料为氮化钛，则第一钝化部2的材料为氮氧化钛；若第一导电层11的材料为钛，则第一钝化部2的材料为氧化钛；若第一导电层11的材料为氮化钽，则第一钝化部2的材料为氮氧化钽；若第一导电层11的材料为钽，则第一钝化部2的材料为氧化钽；若第一导电层 11的材料为铜，则第一钝化部2的材料为氧化铜；若第一导电层11的材料为银，则第一钝化部2的材料为氧化银；若第一导电层11的材料为氮化铪，则第一钝化部2的材料为氧化铪；若第一导电层11的材料为镍，则第一钝化部2的材料为氧化镍；若第一导电层11的材料为钌，则第一钝化部2的材料为氧化钌；若第一导电层11的材料为铱，则第一钝化部2的材料为氧化铱；若第一导电层11的材料为钼，则第一钝化部2的材料为氧化钼；若第一导电层 11的材料为铝，则第一钝化部2的材料为氧化铝；若第一导电层11的材料为镁，则第一钝化部2的材料为氧化镁；若第一导电层11的材料为锌，则第一钝化部2的材料为氧化锌；若第一导电层11的材料为锆，则第一钝化部2的材料为氧化锆；若第一导电层11的材料为经过掺杂处理的硅或多晶硅，则第一钝化部2的材料为氧化硅。
由于第一导电层11和第一钝化部2的材料的主元素相同，因此，不仅可以避免因引入其他元素氧化物造成的污染，还可以使得第一导电层11及与其同层的第一钝化部2之间具有良好的界面，使得第一导电层11及与其同层的第一钝化部2之间能够更好地结合。
S200b，如图19b所示，形成贯穿第一钝化部2的第一孔K1。
示例性的，本申请可以采用光刻工艺和干法刻蚀工艺(例如具有高深宽比)对上述第一叠层结构1进行刻蚀，以形成第一孔K1，且该第一孔K1贯穿第一钝化部2。
需要说明的是，每层第一复合层1a中的多个第一钝化部2的排布方式是相同的，且位置是相对应的。这样在形成第一孔K1后，第一孔K1可以贯穿位于不同层第一复合层1a中、且位置相对应的多个第一钝化部2。同时，第一孔K1还贯穿第二介质层12。
例如，图19b示出了三层第一复合层1a-1、1a-2和1a-3，第一复合层1a-1中的第一钝化部2-1、第一复合层1a-2中的第一钝化部2-2、第一复合层1a-3中的第一钝化部2-3的位置相对应，同一个第一孔K1贯穿第一钝化部2-1、2-2、2-3。
沿第一孔K1的径向，第一钝化部2的尺寸可以根据第一孔K1的孔径设置。例如，沿第一孔K1的径向，第一钝化部2被贯穿后的尺寸为D1，第一孔K1的孔径为D2，则第一钝化部2被贯穿前的尺寸为D2+2×D1。
由于本申请通过对第一钝化部2刻蚀形成第一孔K1，因此，可以从上而下形成自对准侧壁(对应第一孔K1的侧壁)，该侧壁较为平整。
S300b，如图19c所示，在第一孔K1内依次形成功能层3、第一钝化层4和第二导电层5。
示例性的，本申请可以采用CVD、PVD、ALD或其任何组合等薄膜沉积工艺在第一孔K1内形成功能层3、第一钝化层4或第二导电层5。
上述第一钝化部2可以隔离第一导电层11和功能层3，这样可以避免第一导电层11从功能层3中抓取元素(例如氧)而导致功能层3中形成缺陷，并避免第一导电层11中的金属元素向功能层3渗透，影响功能层3的性能。上述第一钝化层4可以隔离功能层3和第二导电层5。这样可以避免第二导电层5从功能层3中抓取元素(例如氧)而导致功能层3中形成缺陷，并避免第二导电层5中的金属元素向功能层3渗透，影响功能层3的性能。这样可以避免产生死层、隔离元素的渗透，提升制备形成的存储器100的电学性能及耐用性，延长制备形成的存储器100的寿命。
可以理解的是，由于本申请中环绕同一个第一孔K1的多个第一钝化部2可以相当于上述一种实现方式中的钝化层P1，因此，上述多个自对准钝化部又可以称为自对准钝化层。
由上可知，本申请可以利用第一钝化部2代替上述一种实现方式中的钝化层P1。由于本申请可以根据待形成的第一孔的位置，在各第一导电层11内选择性地设置相互独立的多个第一钝化部2，使得本申请中的第一钝化部2与第一导电层11位于同层，位于不同层的不同第一钝化部2被第二介质层12隔开，且位于不同层的第一钝化部2被贯穿形成第一孔K1，因此本申请中不同第一钝化部2在沿第一孔K1的径向上的尺寸是较为均匀的，而不是连续地覆盖在第一孔K1的侧壁上，这样可以避免出现由于垂直连续的钝化层P1的引入而带来的问题，例如，避免出现由于引入垂直连续的钝化层P1而导致不同第一导电层11之间漏电及因漏电产生的干扰问题。
而且，本申请利用第一钝化部2代替上述一种实现方式中的钝化层P1，不仅可以避免引入钝化层P1，避免引入其他元素氧化物造成的污染，还可以使得第一钝化部2和第一导电层 11之间良好接触，避免产生由于钝化层P1的厚度不均匀而导致的其与第一导电层11难以良好接触的问题。
另外，由于本申请可以提供平整的自对准界面、平整的侧壁，因此，相比于上述一种实现方式中引入的钝化层P1，可以省却对钝化层P1的厚度均匀性、平整度和保持性的控制，不仅可以简化存储器的制备方法，降低存储器的制备难度，还可以提高后续在第一孔K1内沉积形成的功能层3、第一钝化层4和第二导电层5良率，进而提高制备形成的存储器100的良率。
需要说明的是，在上述S100b中，形成第一复合层1a的方法包括多种，可以根据实际需要选择设置，本申请对此不作限定。
在一些示例中，形成第一复合层1a，包括：S110a～S130a。
S110a，如图20a所示，形成第一导电薄膜11a。
示例性的，本申请可以采用CVD、PVD、ALD或其任何组合等薄膜沉积工艺，形成第一导电薄膜11a。
S120a，如图20b所示，对第一导电薄膜11a进行图案化，形成第一开口K3，得到第一导电层11。
示例性的，本申请可以采用光刻工艺或其他刻蚀工艺等，对第一导电薄膜11a进行图案化，形成多个第一开口K3。所形成的第一开口K3的位置与待形成的第一开口K1的位置相对应。
S130a，如图20c所示，在第一开口K3内形成第一钝化部2。
示例性的，本申请可以采用CVD、PVD、ALD或其任何组合等薄膜沉积工艺，在各第一开口K3内形成第一钝化部2。
在另一些示例中，形成第一复合层1a，包括：S110b～S130b，及S140b-1～S160b-1或 S140b-2～S150b-2。
S110b，如图21a所示，形成第一剥离层7。第一剥离层7具有与待形成第一钝化部对应的第二开口K4。
示例性的，本申请可以采用涂覆工艺形成第一剥离薄膜，然后采用光刻工艺或其他刻蚀工艺对第一剥离薄膜进行图案化处理，形成多个第二开口K4，得到第一剥离层7。
S120b，如图21b所示，在第一剥离层7上形成第一钝化薄膜2a。
示例性的，本申请可以采用CVD、PVD、ALD或其任何组合等薄膜沉积工艺，在第一剥离层7上形成第一钝化薄膜2a。其中，第一钝化薄膜2a的一部分位于上述多个第二开口 K4内，另一部分覆盖第一剥离层7。
S130b，如图21c所示，去除第一剥离层7及第一钝化薄膜2a覆盖第一剥离层7的部分，得到第一钝化部2。
通过剥离第一剥离层7，可以在去除第一剥离层7的同时，去除第一钝化薄膜2a覆盖第一剥离层7的部分，保留第一钝化薄膜2a位于第二开口K4内的部分，从而得到多个第一钝化部2。上述多个第二开口K4相互独立设置，因此，所得到的多个第一钝化部2之间也相互独立设置。
接下来，形成第一导电层11的方法包括多种，可以根据实际需要选择设置。
例如，形成第一导电层11的方法包括：S140b-1～S160b-1。
S140b-1，如图21d所示，在第一钝化部2上形成第二剥离层8。第二剥离层8在基准平面上的正投影与第一钝化部2在基准平面上的正投影重合，基准平面为存储器100所在平面。
示例性的，本申请可以采用涂覆工艺形成第二剥离薄膜，然后采用光刻工艺或其他刻蚀工艺对第二剥离薄膜进行图案化处理，保留第二剥离薄膜覆盖各第一钝化部2的部分，去除第二剥离薄膜未覆盖各第一钝化部2的部分，从而得到第二剥离层8。第二剥离层8的形状和所形成的多个第一钝化部2的形状相同。
S150b-1，如图21e所示，在第二剥离层8上形成第一导电薄膜11b。
示例性的，本申请可以采用CVD、PVD、ALD或其任何组合等薄膜沉积工艺，在第二剥离层8上形成第一导电薄膜11b。第一导电薄膜11b的一部分覆盖第二剥离层8，另一部分位于任意相邻的两个第一钝化部2之间。
S160b-1，如图21f所示，去除第二剥离层8及第一导电薄膜11b覆盖第二剥离层8的部分，得到第一导电层11。
通过剥离第二剥离层8，可以在去除第二剥离层8的同时，去除第一导电薄膜11b覆盖第二剥离层8的部分，保留第一导电薄膜11b未覆盖第二剥离层8的部分，也即保留第一导电薄膜11b位于任意相邻的两个第一钝化部2之间的部分，从而得到第一导电层11。
又如，形成第一导电层11的方法包括：S140b-2～S150b-2。
S140b-2，如图22a所示，在第一钝化部2上形成第一导电薄膜11b。
示例性的，本申请可以采用CVD、PVD、ALD或其任何组合等薄膜沉积工艺，在第一钝化部2上形成第一导电薄膜11b。第一导电薄膜11b的一部分覆盖第一钝化部2，另一部分位于任意相邻的两个第一钝化部2之间。
S150b-2，如图22b所示，对第一导电薄膜11b进行研磨，去除第一导电薄膜11b覆盖第一钝化部2的部分，得到第一导电层11。
示例性的，本申请可以采用CMP(chemical mechanical polish，化学机械研磨)工艺，对第一导电薄膜11b进行研磨，研磨掉第一导电薄膜11b覆盖第一钝化部2的部分，保留第一导电薄膜11b位于任意相邻的两个第一钝化部2之间的部分，得到第一导电层11。例如，第一导电层11的表面和第一钝化部2的表面相齐平。
在又一些示例中，形成第一复合层1a，包括：S110c～S130c。
S110c，如图23a所示，形成第一导电薄膜11c。
示例性的，本申请可以采用CVD、PVD、ALD或其任何组合等薄膜沉积工艺，形成第一导电薄膜11c。
S120c，如图23a所示，在第一导电薄膜11a上设置掩膜板，该掩膜板具有与待形成第一钝化部对应的第三开口K5。
示例性的，第一导电薄膜11a中，与待形成第一钝化部的部分被第三开口K5暴露，其余部分被掩膜板遮挡。
S130c，如图23b所示，通过掩膜板的第三开口K5对第一导电薄膜11c进行氧化处理，形成第一钝化部2。
示例性的，本申请可以采用热氧化工艺、干氧氧化工艺、湿氧氧化工艺、氧气等离子体 (O2 Plasma)处理工艺、臭氧等离子体(O3 Plasma)处理工艺、离子注入工艺、阳极氧化工艺或其他的氧化工艺等，对第一导电薄膜11c中被第三开口K5暴露的部分进行氧化处理，形成第一钝化部2。
在一些实施例中，在形成第一叠层结构1之前，上述制备方法还包括其他的步骤，可以根据实际需要选择设置，本申请对此不作限定。
在一些示例中，在上述S100b之前，也即，在形成第一叠层结构1之前，上述制备方法还包括：S010b～S050b。
S010b，如图15a所示，形成第一导电块61。
S020b，如图15b所示，在第一导电块61上形成第二导电块62。
S030b，如图15c所示，形成贯穿第二导电块62的第二孔K2。该第二孔K2暴露第一导电块61的部分。
S040b，如图15d所示，在上述第二孔K2内依次形成第一介质层63和半导体层64。
S050b，如图15e所示，在第一介质层63和半导体层64上形成第三导电块65。第三导电块65与半导体层64接触。
需要说明的是，上述S010b～S050b中的各步骤，与上述一些示例中S010a～S050a中相应的各步骤基本相同，此处不再赘述。
在另一些示例中，在上述S100b之前，也即，在形成第一叠层结构1之前，上述制备方法还包括：S060b～S090b。
S060b，如图15a所示，形成第一导电块61。
示例性的，形成第一导电块61的过程可以参照上述S010a中形成第一导电块61的过程，此处不再赘述。
S070b，如图24a所示，在第一导电块61上形成第二复合层1b，第二复合层1b包括第二钝化部67和环绕第二钝化部67的第二导电块62。第二钝化部67的材料为第二导电块62的材料的氧化物。
示例性的，形成第二复合层1b的过程，可以参照形成第一复合层1a的过程，第二导电块62的材料和第二钝化部67的材料，可以参见上文中的说明，此处不再赘述。
S080b，如图24b所示，形成贯穿第二钝化部67的第二孔K2。第二孔K2暴露第一导电块61的部分。
示例性的，本申请可以采用光刻工艺、干法刻蚀工艺或其他刻蚀工艺等，形成贯穿第二钝化部67的第二孔K2。
S090b，如图16b所示，在第二孔K2内依次形成第一介质层63、第二钝化层68和半导体层64。
示例性的，本申请可以采用CVD、PVD、ALD或其任何组合等薄膜沉积工艺，依次形成第一介质层63、第二钝化层68和半导体层64。
可以理解的是，上述第二钝化部67形成在第一介质层63和第二导电块62之间，第二钝化部67可以隔开第一介质层63和第二导电块62，避免第一介质层63和第二导电块62之间产生元素的渗透或抓取，进而避免影响第一介质层63和第二导电块62的性能，进而避免影响制备形成的存储器100的性能和寿命。
由于第二导电块62和第二钝化部67的材料的主元素相同，因此，不仅可以避免因引入其他元素氧化物造成的污染，还可以使得第二导电块62及与其同层的第二钝化部67之间具有良好的界面，使得第二导电块62及与其同层的第二钝化部67之间能够更好地结合。
本申请制备形成第二钝化部67的方法较为简单，无需采用具有较高难度的沉积工艺在第二孔K2的侧壁上沉积绝缘材料，即可实现第二钝化部67的引入，并获得平整的侧壁，该侧壁较为整齐或平整。这样有利于提高后续在第二孔K2内形成的膜层的良率，进而提高制备形成的存储器100的良率。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (18)
1.一种存储器，其特征在于，所述存储器包括：
第一叠层结构，具有贯穿所述第一叠层结构的第一孔；所述第一叠层结构包括层叠设置的多层第一导电层；
位于所述第一导电层内、且与所述第一导电层同层的第一钝化部，所述第一钝化部环绕所述第一孔，所述第一钝化部的材料为所述第一导电层的材料的氧化物；
设置在所述第一孔内的功能层、第一钝化层和第二导电层；所述功能层、所述第一钝化层和所述第二导电层沿所述第一孔的径向且由所述第一孔的侧壁指向其轴线的方向依次排列。
2.根据权利要求1所述的存储器，其特征在于，所述存储器还包括：与所述第一叠层结构层叠设置的第二叠层结构；
所述第二叠层结构包括：
设置在所述第一叠层结构一侧的第一导电块；
设置在所述第一导电块和所述第一叠层结构之间的第二导电块，所述第二导电块具有第二孔；
设置在所述第二孔内的第一介质层和半导体层；所述第一介质层和所述半导体层沿所述第二孔的径向且由所述第二孔的侧壁指向其轴线的方向依次排列，所述半导体层和所述第一导电块接触；
设置在所述第二导电块和所述第一叠层结构之间的第三导电块，所述第三导电块与所述半导体层及所述第二导电层接触。
3.根据权利要求2所述的存储器，其特征在于，所述第二叠层结构还包括：
设置在所述第一介质层和所述第二导电块之间、且和所述第二导电块同层的第二钝化部，所述第二钝化部的材料为所述第二导电块的材料的氧化物；
设置在所述第一介质层和所述半导体层之间的第二钝化层。
4.根据权利要求1～3中任一项所述的存储器，其特征在于，所述功能层包括铁电薄膜、阻变薄膜或电荷捕获层。
5.根据权利要求4所述的存储器，其特征在于，在所述功能层包括铁电薄膜或阻变薄膜的情况下，所述第二导电层的材料包括金属材料；
在所述功能层包括电荷捕获层的情况下，所述第二导电层包括半导体材料。
6.根据权利要求1所述的存储器，其特征在于，所述第一钝化部的材料包括：氧化钨、氮氧化钛、氧化钛、氮氧化钽、氧化钽、氧化硅、氧化铜、氧化银、氧化铪、氧化镍、氧化钌、氧化铱、氧化钼、氧化铝、氧化镁、氧化锌和氧化锆中的至少一者。
7.根据权利要求1所述的存储器，其特征在于，所述第一叠层结构还包括：设置在相邻两层第一导电层之间的第二介质层。
8.根据权利要求3所述的存储器，其特征在于，所述第二钝化部的材料包括：氧化钨、氮氧化钛、氧化钛、氮氧化钽、氧化钽、氧化硅、氧化铜、氧化银、氧化铪、氧化镍、氧化钌、氧化铱、氧化钼、氧化铝、氧化镁、氧化锌和氧化锆中的至少一者。
9.一种存储器的制备方法，其特征在于，所述制备方法包括：
形成第一叠层结构；所述第一叠层结构包括层叠设置的多层第一导电层；
形成贯穿所述第一叠层结构的第一孔；
通过所述第一孔，对所述第一导电层中环绕所述第一孔的部分进行氧化处理，形成第一钝化部；
在所述第一孔内依次形成功能层、第一钝化层和第二导电层。
10.根据权利要求9所述的制备方法，其特征在于，所述形成第一叠层结构之前，所述制备方法还包括：
形成第一导电块；
在所述第一导电块上形成第二导电块；
形成贯穿所述第二导电块的第二孔，所述第二孔暴露所述第一导电块的部分；
在所述第二孔内依次形成第一介质层和半导体层；
在所述第一介质层和所述半导体层上形成第三导电块，所述第三导电块与所述半导体层接触。
11.根据权利要求10所述的制备方法，其特征在于，所述在所述第二孔内依次形成所述第一介质层和半导体层之前，所述制备方法还包括：
通过所述第二孔，对所述第二导电块中环绕所述第二孔的部分进行氧化处理，形成第二钝化部；
在形成所述半导体层之前，所述制备方法还包括：
形成第二钝化层。
12.一种存储器的制备方法，其特征在于，所述制备方法包括：
形成第一叠层结构；所述第一叠层结构包括层叠设置的多层第一复合层，所述第一复合层包括第一钝化部和环绕所述第一钝化部的第一导电层，所述第一钝化部的材料为所述第一导电层的材料的氧化物；
形成贯穿所述第一钝化部的第一孔；
在所述第一孔内依次形成功能层、第一钝化层和第二导电层。
13.根据权利要求12所述的制备方法，其特征在于，形成所述第一复合层，包括：
形成第一导电薄膜；
对所述第一导电薄膜进行图案化，形成第一开口，得到所述第一导电层；
在所述第一开口内形成第一钝化部。
14.根据权利要求12所述的制备方法，其特征在于，形成所述第一复合层，包括：
形成第一剥离层，所述第一剥离层具有与待形成第一钝化部对应的第二开口；在所述第一剥离层上形成第一钝化薄膜；去除所述第一剥离层及所述第一钝化薄膜覆盖所述第一剥离层的部分，得到第一钝化部；
在所述第一钝化部上形成第二剥离层，所述第二剥离层在基准平面上的正投影与所述第一钝化部在所述基准平面上的正投影重合，所述基准平面为所述存储器所在平面；在所述第二剥离层上形成第一导电薄膜；去除所述第二剥离层及所述第一导电薄膜覆盖所述第二剥离层的部分，得到第一导电层；或，
在所述第一钝化部上形成第一导电薄膜；对所述第一导电薄膜进行研磨，去除所述第一导电薄膜覆盖所述第一钝化部的部分，得到第一导电层。
15.根据权利要求12所述的制备方法，其特征在于，形成所述第一复合层，包括：
形成第一导电薄膜；
在所述第一导电薄膜上设置掩膜板，所述掩膜板具有与待形成第一钝化部对应的第三开口；
通过所述掩膜板的第三开口对所述第一导电薄膜进行氧化处理，形成第一钝化部。
16.根据权利要求12～15中任一项所述的制备方法，其特征在于，所述形成第一叠层结构之前，所述制备方法还包括：
形成第一导电块；
在所述第一导电块上形成第二导电块；
形成贯穿所述第二导电块的第二孔，所述第二孔暴露所述第一导电块的部分；
在所述第二孔内依次形成第一介质层和半导体层；
在所述第一介质层和所述半导体层上形成第三导电块，所述第三导电块与所述半导体层接触。
17.根据权利要求12～15中任一项所述的制备方法，其特征在于，所述形成第一叠层结构之前，所述制备方法还包括：
形成第一导电块；
在所述第一导电块上形成第二复合层，所述第二复合层包括第二钝化部和环所述第二钝化部的第二导电块；所述第二钝化部的材料为所述第二导电块的材料的氧化物；
形成贯穿所述第二钝化部的第二孔；所述第二孔暴露所述第一导电块的部分；
在所述第二孔内依次形成第一介质层、第二钝化层和半导体层。
18.一种电子设备，其特征在于，所述电子设备包括处理器及与所述处理器耦接的存储器；所述存储器包括如权利要求1～8中任一项所述的存储器。
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