CN116896594A - 两相捆绑与两相双轨协议间的转换装置、芯片及电子设备 - Google Patents
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Abstract
本发明公开了一种两相捆绑与两相双轨协议间的转换装置、芯片及电子设备。为解决现有如何简单、高效且低资源消耗地实现采用不同两相异步协议的电路之间的通信问题，本发明通过逻辑电路和C单元即实现了协议转换，能够根据需求，实现两相捆绑至两相双轨协议信号的转换，或/和两相双轨协议至两相捆绑信号的转换，本发明转换灵活、高效，综合、验证难度低。本发明适于异步电路设计、物联网、神经形态芯片领域。
Description
技术领域
本发明涉及一种两相捆绑协议与两相双轨协议间数据的转换装置，并具体涉及实现异步电路中两相捆绑与两相双轨协议间数据的转换装置、芯片及电子设备。
背景技术
随着技术的发展，异步电路逐渐走出实验室，在工业及商业上得到了较多的应用。异步电路没有统一的时钟，模块间利用异步握手协议进行通信。根据一次握手过程所需的通信活动数量，异步协议可分为四相协议和两相协议。
四相协议，握手信号电平有效，实现简单，与同步电路最相似。单个数据传输后需要将握手信号复位，即存在“归零动作”，因此通常需要4个步骤才能完成单个数据的传输，然而，数据传输时间较长，增加电路在速度和功耗上的开销。
两相协议，握手信号边沿（双沿）有效，单个数据传输后不需要将握手信号复位，一条有效消息被应答后，紧接着另一条有效信息被应答，由此没有多余的“归零动作”，仅需两个步骤就能完成单个数据的传输，传输速度更快、功耗更低。
综上可知，在握手传输信息过程中，两相协议具有快速、低功耗、低成本的优势。两相协议又包括两相捆绑数据协议和两相双轨协议，
捆绑数据协议中使用一条数据线传输数据，传输过程依赖于延迟匹配，对延迟敏感，但实现简单。双轨协议使用两条线表示一个信息位，对延迟不敏感，鲁棒性更强，但同时检测信号的两个边沿，电路实现复杂。因此，两相捆绑数据协议和两相双轨协议的优劣需根据实际情况确定。
随着大规模集成电路的发展，越来越多的处理模块（或IP核）集成在同一芯片上，如何简单、高效且低资源消耗地实现采用两相捆绑数据协议的异步电路与采用两相双轨协议的异步模块电路之间的通信，是异步集成电路设计中亟待解决的问题。
发明内容
为了解决或缓解上述部分或全部技术问题，本发明是通过如下技术方案实现的：
第一类转换装置，该转换装置用于将两相捆绑数据协议数据转换为两相双轨协议数据，其至少包括：第一边缘检测器（110）、第二边缘检测器（111）、第一C单元（107）、第二C单元（108）、第一D触发器（109）以及第一逻辑部（101）；经过第一边缘检测器处理后，两相捆绑数据协议数据中的请求信号作为第一C单元的输入之一；第一C单元的输出作为第一逻辑部的第一输入，两相捆绑数据协议数据中的第一数据信号（Data[0]）作为第一逻辑部的第二输入；第一逻辑部至少根据经第一输入和第二输入，输出两相双轨协议数据中与第一数据信号对应的的真值信号（d0.t）和假值信号（d0.f）；所述第一C单元的输出信号被选为第二C单元的输入之一，两相双轨协议数据中的应答信号经过第二边缘检测器的处理后作为第二C单元的另一输入；第二C单元的输出信号经过反相后，作为第一C单元的另一输入；第二C单元的输出作为第一D触发器CK端的输入，第一D触发器的Q端输出信号经过反相后接入其D端，第一D触发器的Q端输出信号为两相捆绑数据协议数据中的应答信号。
在某类实施例中，所述第一逻辑部至少包括第一与门（103）、第二与门（104）、第三D触发器（105）、第四D触发器（106）；第一与门接收第一输入和第二输入，第一与门输出信号接入第三D触发器的CK端，第三D触发器的Q端输出信号经过反相后接入其D端，第三D触发器的Q端输出信号为两相双轨协议数据中的与第一数据信号对应的真值信号（d0.t）；第二与门接收第二输入的反相信号和第一输入，第二与门输出信号接入第四D触发器的CK端，第四D触发器的Q端输出信号经过反相后接入其D端，第四D触发器的Q端输出信号为两相双轨协议数据中与第一数据信号对应的的假值信号（d0.f）。
在某类实施例中，该转换装置还包括第二逻辑部（102），第一C单元的输出被选为第二逻辑部的第一输入，两相捆绑数据协议数据中的第二数据信号（Data[1]）作为第二逻辑部的第二输入；第二逻辑部至少根据经第一输入和第二输入，输出两相双轨协议数据中的与第二数据信号对应的另一对真值信号（d1.t）和假值信号（d1.f）。
在某类实施例中，第一C单元的输出作为多路复用器的输入之一，多路复用器的另一输入为低电平，通过多路复用器对输入择一输出。
第二类转换装置，该转换装置用于将两相双轨协议数据转换为两相捆绑数据协议数据，其至少包括：第三逻辑部（201）、第三C单元（223）、第五D触发器（231）和第六D触发器（232）；经过边缘检测器处理后的两相双轨协议数据中的真值信号（d0.t）作为第三逻辑部的第一输入，经过边缘检测器处理后的两相双轨协议数据中与第一数据信号对应的的假值信号（d0.f）作为第三逻辑部的第二输入；根据第一输入和第二输入，第三逻辑部的第一输出为两相捆绑数据协议数据中的第一数据信号（Data[0]），第三逻辑部的第二输出作为逻辑单元（211）的输入，所述逻辑单元输出中间信号，该中间信号作为第五D触发器CK端的输入，第五D触发器的输出为两相捆绑数据协议数据中的请求信号；经过边缘检测器处理后的两相捆绑数据协议数据中的应答信号和经过多路复用器选择输出后的所述中间信号作为第三C单元的输入，第三C单元的输出信号经过反相后作为第三逻辑部的第三输入；第三C单元的输出信号接入第六D触发器的CK端，第六D触发器的Q端输出信号经过反相后接入其D端，第六D触发器的Q端输出信号作为两相双轨协议数据中的应答信号。
在某类实施例中，所述第三逻辑部中至少包括或门（241）、与门（213）、第四C单元（221）和第五C单元（222）；所述或门接收所述第一输入和所述第二输入，或门的输出信号作为第四C单元的输入之一；所述与门接收所述第二输入的反相信号和第一输入，与门的输出作为第五C单元的输入之一；第四C单元和第五C单元的另一输入均为第三逻辑部的第三输入；所述第五C单元的输出作为两相捆绑数据协议数据中的第一数据信号（Data[0]）。
在某类实施例中，若仅有一对两相双轨协议数据中的真值信号和假值信号，则第四C单元输出所述中间信号；若有两对及其以上两相双轨协议数据中的真值信号（d0.t，d1.t）和假值信号（d0.f，d1.f），则每对真值信号和假值信号所对应的第四C单元的输出，均作为第三与门（211）的输入，第三与门输出所述中间信号。
在某类实施例中，所述多路复用器的另一输入为低电平。
在某类实施例中，所述逻辑单元：包括若干C单元的第一级C单元；第一级C单元的输出则交由包括若干C单元的第二级C单元处理，直至最后一级C单元仅有一个C单元；前一级C单元中每两个C单元的输出作为后一级C单元中一个C单元的输入；最后一级C单元中仅包括的一个C单元的输出作为该逻辑单元的输出。
一种芯片，所述芯片包括如前任一项所述的第一类转换装置；或/和，所述芯片包括如前任一项所述的第二类转换装置。
一种电子设备，该电子设备包括如前所述的芯片。
在某类实施例中，所述电子设备为动物耳标。
发明的部分或全部实施例，具有如下有益技术效果：
1）本发明实现了两相捆绑握手协议与两双轨协议之间的灵活转换。
2）模块化突出，具有普适性和拓展性。
3）本发明使用逻辑电路和C单元即实现了协议转换，综合、验证难度低，不需要严格、复杂的时序约束。
4）本发明的转换电路，具有事件驱动特性和低功耗特点，能够应用于神经形态领域，如事件成像装置、脉冲神经网络处理器等。
更多的有益效果将在优选实施例中作进一步的介绍。
以上披露的技术方案/特征，旨在对具体实施方式部分中所描述的技术方案、技术特征进行概括，因而记载的范围可能不完全相同。但是该部分披露的这些新的技术方案同样属于本发明文件所公开的众多技术方案的一部分，该部分披露的技术特征与后续具体实施方式部分公开的技术特征、未在说明书中明确描述的附图中的部分内容，以相互合理组合的方式披露更多的技术方案。
本发明任意位置所披露的所有技术特征所组合出的技术方案，用于支撑对技术方案的概括、专利文件的修改、技术方案的披露。
附图说明
图1为本发明某实施例中两相捆绑至两相双轨协议信号转换电路的示意图；
图2为本发明某实施例中两相双轨协议至两相捆绑信号转换电路的示意图；
图3为本发明某些实施例中逻辑单元的示意图。
具体实施方式
由于不能穷尽描述各种替代方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案中的要点内容进行清楚、完整地描述。对于下文未详细披露的其它的技术方案和细节，一般均属于本领域通过常规手段即可实现的技术目标或技术特征，限于篇幅，本发明不对其详细介绍。
除非是除法的含义，本发明中任意位置的“/”均表示逻辑“或”。本发明任意位置中的“第一”、“第二”等序号仅仅用于描述上的区分标记，并不暗示时间或空间上的绝对顺序，也不暗示冠以这种序号的术语与冠以其它定语的相同术语必然是不同的指代。
本发明会对各种用于组合成各种不同具体实施例的要点进行描述，这些要点将被组合至各种方法、产品中。在本发明中，即便仅在介绍方法/产品方案时所描述的要点，意味着对应的产品/方法方案也明确地包括该技术特征。
本发明中任意位置处描述存在或包括某步骤、模块、特征时，并不暗示这种存在是排它性地唯一存在，本领域技术人员完全可以根据本发明所披露的技术方案而辅以其它技术手段而获得其它实施例。本发明所公开的实施例，一般是出于披露优选实施例的目的，但这并不暗示该优选实施例的相反实施例，为本发明所排斥/排除，只要这种相反实施例至少解决了本发明的某个技术问题，都是本发明所希望涵盖的。基于本发明中具体实施例描述的要点，本领域技术人员完全可以对某些技术特征施加替换、删减、增加、组合、调换顺序等手段，获得一个仍遵循本发明构思的技术方案。这些未脱离本发明技术构思的方案也在本发明保护范围之内。
两相异步协议有多余的“归零动作”，仅需两个步骤就能完成单个数据的传输，传输速度更快、效率更高，对于分别使用两相捆绑协议和两相双轨协议传输数据的电路模块，如何简单、高效且低资源消耗地实现协议转换，是本发明要解决的技术问题。本发明中所谓的“转/转换”，强调的是欲传输数据的转换方向，对于应答信号一般则与此方向相反。
C单元是异步电路设计中常见的基本单元，用于进行状态保持，即使输入变化很快，也能将其记录下来，并进行及时的跟踪与响应。C单元的输出在其两个输入不相同时状态保持不变，因此，常通过输出状态的变化指示/确认其两个输入端的状态。
图1为本发明某实施例中两相捆绑至两相双轨协议信号转换电路100的示意图。转换电路100，其发送端包括适配于两相捆绑协议的两相请求信号Req、数据信号Data[0]和Data[1]，以及返回给发送端的应答信号Ack（2相捆绑）；其接收端包括适配于两相双轨协议的数据线{d0.t，d0.f}、{d1.t，d1.f}，以及接收端返回的应答信号Ack（2相双轨）。
转换电路100包括边沿检测器110和111，C单元107和108，第一逻辑部101和第二逻辑部102，以及触发器109。
边沿检测器110检测输入端的请求信号是否存在跳变（上升沿或/和下降沿），若检测到跳变时，产生第一指示，其中，边沿检测器110的输出与C单元107的一个输入端耦接，C单元107的输出与第一逻辑部101的第一输入耦接。
边沿检测器111检测发送端返回的应答信号Ack（2相双轨）是否存在跳变，若检测到跳变时，产生第二指示，其中，边沿检测器110的输出与C单元108的一个输入端耦接。
第一C单元的输出作为多路复用器的输入之一，多路复用器的另一输入为低电平，通过多路复用器对输入择一输出。
所述C单元107的输出信号被选为C单元108的输入之一，还被选为逻辑部102的第一输入，具体实现方法可以通过上述多路复用器实现。
C单元108的输出端作为触发器109的时钟控制端，触发器109的输出Q端即为返回给发送端的应答信号Ack（2相捆绑）。同时，C单元108的输出由反相器反相后耦接于C单元107的另一输入端。
第一逻辑部101的第一输入与C单元107的输出耦接，第一逻辑部101的第二输入与数据信号Data[0]耦接。
第一逻辑部101包括两条支路，一条支路包括与门103和触发器105，基于C单元107的输出与第一数据信号Data[0]得到适配于两相双轨协议的真值信号d0.t，同时，另一条支路包括与门104和触发器106，基于C单元107的输出与第一数据信号Data[0]的反得到适配于两相双轨协议的假值信号d0.f。
具体地，与门103的两个输入端分别与C单元107的输出和第一数据信号Data[0]耦接，其输出端作为触发器105的时钟控制端，触发器105的输出Q端为适配于两相双轨协议的真值信号d0.t。与门104的两个输入端分别与C单元107的输出和第一数据信号Data[0]的反耦接，其输出端作为触发器106的时钟控制端，触发器106的输出Q端为适配于两相双轨协议的假值信号d0.f。
第二逻辑部102与第一逻辑部101并联，同样地，第二逻辑部102包括两条支路，一条支路基于C单元107的输出与第二数据信号Data[1]得到适配于两相双轨协议的真值信号d1.t，同时，另一条支路基于C单元107的输出与第二数据信号Data[1]的反得到适配于两相双轨协议的假值信号d1.f。
优选地，第二逻辑部102电路结构与第一逻辑部101电路结构相同。
在某类实施例中，传输n位数据Data[n]的转换电路100，对于每位数据Data[i]采用前述对Data[0]与Data[1]类似处理，其中，i∈[0,n]，且n大于或等于1。
图2为本发明某实施例中两相双轨协议至两相捆绑信号转换电路200的示意图。转换电路200，其发送端包括适配于两相双轨协议的数据线{d0.t，d0.f}、{d1.t，d1.f}，以及返回给发送端的应答信号Ack（2相双轨）；其接收端包括适配于两相捆绑协议的两相请求信号Req、数据信号Data[0]和Data[1]，以及接收端返回的应答信号Ack（2相捆绑）。
转换电路200包括边沿检测器251至255，第三逻辑部201和第四逻辑部202，D触发器231和232，逻辑单元211，C单元223。其中，第三逻辑部201和第四逻辑部202结构相同或相似。
边沿检测器251检测表示一位数据的真值信号d0.t是否存在跳变，边沿检测器252检测该比特数据的假值信号d0.t是否存在跳变，若存在跳变，则产生相应的指示。
第三逻辑部201的第一输入端和第二输入端分别与边沿检测器251的输出和边沿检测器252的输出耦接，第三逻辑部201的第一输出为适配于接收端的2相捆绑数据Data[0]，基于第三逻辑部201的第二输出与D触发器231，获得适配于接收端的请求信号。
边沿检测器255检测接收端返回的应答信号（2相捆绑）是否存在跳变，若存在跳变，则产生相应的指示。
C单元223的两个输入端分别耦接边缘检测器255的输出端和D触发器231的CK输入端（也即逻辑单元211的输出端），C单元223的输出耦接于D触发器232的时钟控制端，D触发器232的输出为转换后发送给发送端的应答信号Ack（2相双轨）。
C单元223与逻辑单元211的输出之间通过多路复用器MUX相耦接。多路复用器MUX的一个输入端接入逻辑单元211的输出，另一个输入端可以接低电平（0），MUX的输出与C单元223的一个输入端连接。C单元具有记忆作用，此处的MUX可以用作上电复位目的。
第三逻辑部201包括或门241、与门213、C单元221和C单元222，或门241将第三逻辑部的第一输入和第二输入进行逻辑与，或门241的输出耦接于C单元221的一个输入端，C单元223的输出由反相器反相后耦接于C单元221的另一输入端，C单元222的输出为第三逻辑部201的第一输出。
第三逻辑部的第一输入耦接于与门213的一个输入端，第三逻辑部的第二输入经反相器反相后耦接于与门213的另一输入端，与门213的输出耦接于C单元222的一个输入端，C单元221的另一输入端与C单元223输出的反相信号耦接，C单元222的输出为第三逻辑部201的第一输出。
在某类实施例中，传输n位数据的转换电路100，对于表示每位数据的{d[i].t，d[i].f}采用前述对Data[0]类似处理，其中，i∈[0,n]，且n大于或等于1。
若i等于1，则第三逻辑部201的第二输出直接接入D触发器231的时钟控制（CK）端，D触发器231的输出Q为适配于接收端的请求信号。换言之，此时逻辑单元211可被省略或仅是一根导线。
若i大于或等于1，则所述转换电路100还包括逻辑单元211。所述转换电路100包括n个并行的第三逻辑部，各第三逻辑部的第二输出至/>作为逻辑单元211的输入，逻辑单元211逻辑运算后输出中间信号，并接入D触发器231的时钟控制端，D触发器231的输出Q为适配于接收端的请求信号。
图3为本发明某些实施例中逻辑单元211的示意图。图3的（a）至（d）分别对应转换电路100包括2至5个并行的第三逻辑部的情形。
作为一个示例，如图2所示，其仅包括两个逻辑部201、202，该两个逻辑部的输出和/>，参考图3中（a）部分，逻辑单元211仅包括一个C单元，其输入是前述/>和/>，输出out作为D触发器231的CK端的输入。
逻辑单元211包括多个C单元，其包括的多个C单元数量为并行的第三逻辑部数量减1，也等于所需转换的数据信号位数减1。
一般地，逻辑单元211：包括若干C单元的第一级C单元；第一级C单元的输出则交由包括若干C单元的第二级C单元处理，直至最后一级C单元仅有一个C单元；前一级C单元中每两个C单元的输出作为后一级C单元中一个C单元的输入；最后一级C单元中仅包括的一个C单元的输出作为该逻辑单元211的输出。
可选地，任意边沿检测器为异步边沿检测器。关于边缘检测器，具体可以参考现有技术CN116582113A，本发明以引用的方式，将其全部内容纳入本申请。
可选地，前述任意实施例中，在本发明的协议转换电路中，可根据要求，在任意位置插入缓存单元或延迟单元。
在某些实施例中，将本发明前述实施例中所述的协议转换电路应用于接口中。
在某些实施例中，将本发明前述实施例中所述的协议转换电路应用于芯片中。可选地，所述芯片为基于异步电路实现的芯片。
由于异步电路更加贴合生物反应机理，越来越多的AI芯片采用异步电路设计，如仿生的视觉传感器，基于视野内光强的变化，快速感受动态信息，异步地输出稀疏事件流，如事件成像装置；以及神经形态处理器，基于异步、事件驱动机制实现神经元动力学，打破了传统冯诺依曼架构，具有超低功耗、超低延迟的特点。
可选地，前述芯片为神经形态芯片或基于事件驱动设计的芯片。
优选地，所述芯片为神经形态传感器或神经形态处理器。
对于本发明的所有D触发器，其输出Q端经反相器反相后耦接于其输入D端。
尽管已经参考本发明的具体特征和实施例描述了本发明，但是在不脱离本发明的情况下仍可以对其进行各种修改、组合、替换。本发明的保护范围旨在不限于说明书中描述的过程、机器、制造、物质组成、装置、方法和步骤的特定实施例，并且这些方法、模块可能还被实施在相关联、相互依赖、相互配合、前/后级的一个或多个产品、方法当中。
因此，说明书和附图应简单地视为由所附权利要求限定的技术方案的部分实施例的介绍，因而应根据最大合理解释原则对所附权利要求解读，并旨在尽可能涵盖本发明公开范围内的所有修改、变化、组合或等同物，同时还应避免不合常理的解读方式。
为了实现更好的技术效果或出于某些应用的需求，本领域技术人员可能在本发明的基础之上，对技术方案做出进一步的改进。然而，即便该部分改进/设计具有创造性或/和进步性，只要依赖本发明的技术构思，覆盖了权利要求所限定的技术特征，该技术方案同样应落入本发明的保护范围之内。
所附的权利要求中所提及的若干技术特征可能存在替代的技术特征，或者对某些技术流程的顺序、物质组织顺序可以重组。本领域普通技术人员知晓本发明后，容易想到该些替换手段，或者改变技术流程的顺序、物质组织顺序，然后采用了基本相同的手段，解决基本相同的技术问题，达到基本相同的技术效果，因此即便权利要求中明确限定了上述手段或/和顺序，然而该些修饰、改变、替换，均应依据等同原则而落入权利要求的保护范围。
结合本文中所公开的实施例中描述的各方法步骤或模块，能够以硬件、软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各实施例的步骤及组成。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用或设计约束条件。本领域普通技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为在本发明所要求保护的范围之外。
Claims (10)
1.一种转换装置，其特征在于：
该转换装置用于将两相捆绑数据协议数据转换为两相双轨协议数据，其至少包括：
第一边缘检测器（110）、第二边缘检测器（111）、第一C单元（107）、第二C单元（108）、第一D触发器（109）以及第一逻辑部（101）；
经过第一边缘检测器处理后，两相捆绑数据协议数据中的请求信号作为第一C单元的输入之一；
第一C单元的输出作为第一逻辑部的第一输入，两相捆绑数据协议数据中的第一数据信号作为第一逻辑部的第二输入；
第一逻辑部至少根据经第一输入和第二输入，输出两相双轨协议数据中与所述第一数据信号对应的真值信号和假值信号；
所述第一C单元的输出信号被选为第二C单元的输入之一，两相双轨协议数据中的应答信号经过第二边缘检测器的处理后作为第二C单元的另一输入；
第二C单元的输出信号经过反相后，作为第一C单元的另一输入；
第二C单元的输出作为第一D触发器CK端的输入，第一D触发器的Q端输出信号经过反相后接入其D端，第一D触发器的Q端输出信号为两相捆绑数据协议数据中的应答信号。
2.根据权利要求1所述的转换装置，其特征在于：
所述第一逻辑部至少包括第一与门（103）、第二与门（104）、第三D触发器（105）、第四D触发器（106）；
第一与门接收第一输入和第二输入，第一与门输出信号接入第三D触发器的CK端，第三D触发器的Q端输出信号经过反相后接入其D端，第三D触发器的Q端输出信号为两相双轨协议数据中与所述第一数据信号对应的真值信号；
第二与门接收第二输入的反相信号和第一输入，第二与门输出信号接入第四D触发器的CK端，第四D触发器的Q端输出信号经过反相后接入其D端，第四D触发器的Q端输出信号为两相双轨协议数据中与所述第一数据信号对应的假值信号。
3.根据权利要求2所述的转换装置，其特征在于：
该转换装置还包括第二逻辑部（102），第一C单元的输出被选为第二逻辑部的第一输入，两相捆绑数据协议数据中的第二数据信号作为第二逻辑部的第二输入；
第二逻辑部至少根据经第一输入和第二输入，输出两相双轨协议数据中与所述第二数据信号对应的另一对真值信号和假值信号。
4.根据权利要求1或2所述的转换装置，其特征在于：
第一C单元的输出作为多路复用器的输入之一，多路复用器的另一输入为低电平，通过多路复用器对输入择一输出。
5.一种转换装置，其特征在于：
该转换装置用于将两相双轨协议数据转换为两相捆绑数据协议数据，其至少包括：
第三逻辑部（201）、第三C单元（223）、第五D触发器（231）和第六D触发器（232）；
经过边缘检测器处理后的两相双轨协议数据中与第一数据信号对应的真值信号作为第三逻辑部的第一输入，经过边缘检测器处理后的两相双轨协议数据中与所述第一数据信号对应的假值信号作为第三逻辑部的第二输入；
根据第一输入和第二输入，第三逻辑部的第一输出为两相捆绑数据协议数据中的第一数据信号，第三逻辑部的第二输出作为逻辑单元（211）的输入，所述逻辑单元输出中间信号，该中间信号作为第五D触发器CK端的输入，第五D触发器的输出为两相捆绑数据协议数据中的请求信号；
经过边缘检测器处理后的两相捆绑数据协议数据中的应答信号和经过多路复用器选择输出后的所述中间信号作为第三C单元的输入，第三C单元的输出信号经过反相后作为第三逻辑部的第三输入；
第三C单元的输出信号接入第六D触发器的CK端，第六D触发器的Q端输出信号经过反相后接入其D端，第六D触发器的Q端输出信号作为两相双轨协议数据中的应答信号。
6.根据权利要求5所述的转换装置，其特征在于：
所述第三逻辑部中至少包括或门（241）、与门（213）、第四C单元（221）和第五C单元（222）；
所述或门接收所述第一输入和所述第二输入，或门的输出信号作为第四C单元的输入之一；所述与门接收所述第二输入的反相信号和第一输入，与门的输出作为第五C单元的输入之一；
第四C单元和第五C单元的另一输入均为第三逻辑部的第三输入；
所述第五C单元的输出作为两相捆绑数据协议数据中的第一数据信号。
7.根据权利要求6所述的转换装置，其特征在于：
若仅有一对两相双轨协议数据中的真值信号和假值信号，则第四C单元输出所述中间信号；
若有两对及其以上两相双轨协议数据中的真值信号和假值信号，则每对真值信号和假值信号所对应的第四C单元的输出，均作为第三与门（211）的输入，第三与门输出所述中间信号。
8.根据权利要求5-7任一项所述的转换装置，其特征在于：
所述逻辑单元：包括若干C单元的第一级C单元；第一级C单元的输出则交由包括若干C单元的第二级C单元处理，直至最后一级C单元仅有一个C单元；前一级C单元中每两个C单元的输出作为后一级C单元中一个C单元的输入；最后一级C单元中仅包括的一个C单元的输出作为该逻辑单元的输出。
9.一种芯片，其特征在于：
所述芯片包括权利要求1-4任一项所述的转换装置；或/和，
所述芯片包括权利要求5-8任一项所述的转换装置。
10.一种电子设备，其特征在于：
该电子设备包括权利要求9所述的芯片。
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