CN116888911A - 用于促进在速率匹配过程后形成的传输符号的比特的解速率匹配的方法和装置 - Google Patents

Abstract

本公开提出了一种由接收器使用的方法，用于促进对来自发射器的速率匹配过程之后形成的符号的比特进行解速率匹配，其中发射器从信道编码比特中选择Z比特，然后通过串联Z比特及其副本生成E比特，用于速率匹配过程。该方法包括：对符号进行解调，得到与E比特相对应的E软比特；将存储器的Z个连续位置的值置零，其中Z个连续位置对应于Z比特的比特位置；将E软比特写入缓冲装置；对于缓冲装置中E软比特中的每个软比特，直接将该软比特的值与Z个连续位置中的一个位置的值相加并将相加结果存回该位置，其中E比特中与该软比特对应的一个比特是Z比特中与该位置相对应的一个比特或者是Z比特中该比特的一个副本；以及从Z个连续位置的最终结果中恢复Z比特。该方法通过减少其存储用量和处理延迟来促进解速率匹配。

Description

用于促进在速率匹配过程后形成的传输符号的比特的解速率 匹配的方法和装置

技术领域

本公开的非限制性和示例性实施例涉及移动通信网络的技术领域，特别涉及用于促进移动通信网络中在速率匹配过程之后形成的传输符号的比特的解速率匹配(de-ratematching)的方法和装置。

背景技术

本节介绍了一些可能有助于更好地理解本公开内容的方面。因此，本节的陈述应从这个角度来理解，而不应被理解为承认现有技术中的内容或不属于现有技术中的内容。

在当今的移动通信网络中，经常使用速率匹配过程来将编码比特与分配给传输的资源相匹配。速率匹配过程可以发生在移动通信网络的物理层的处理中。

例如，第五代(5G)移动通信网络物理层的典型处理流程如图1所示。该处理流程遵循与第四代(4G)移动通信网络类似的结构。

从图1可以看出，在每个传输时间间隔(transmission time interval，TTI)内，一个动态大小的传输块从MAC层被传送到物理层。在每个传输块中加入用于检测错误的循环冗余校验(Cyclic Redundancy Check，CRC)，然后使用低密度奇偶校验(Low DensityParity Check，LDPC)码进行纠错编码。速率匹配，包括物理层混合ARQ(ARQ代表自动重复请求)功能，使编码比特的数量适应调度资源。这些比特被加扰并馈送到调制器，最后调制符号被映射到物理资源，包括空间域。

5G网络中的LDPC编码器被定义为一定的码块大小(基图1可能是8424比特，基图2可能是3840比特)。为了处理尺寸比这更大的传输块，采用了码块分割，其中传输块(包括CRC)被分成多个尺寸相等的码块，如图2所示。

从图2可以看出，码块分割还意味着要为每个码块计算并附加一个额外的CRC(不同于上述传输块CRC)。在单个码块传输的情况下，不会附加额外的码块CRC。

对于每个码块，速率匹配是单独进行的。首先，将来自信道编码的部分或全部编码比特写入循环缓冲区。例如，来自信道编码的一些系统比特可能被打孔(punctured)。被打孔的系统比特的比例可能相对较高，最多可达系统比特的1/3，这取决于码块的大小。剩余的编码比特被写入循环缓冲区，从未被打孔的系统比特开始，然后是奇偶校验比特，如图3所示。要传输的比特的选择是基于从循环缓冲区中读取所需的比特数量，其中要传输的确切比特组取决于循环缓冲区中不同起始位置(或不同偏移量)所对应的冗余版本(redundancy version，RV)。因此，通过选择不同的冗余版本，可以生成代表同一组信息比特的不同编码比特组，这在实施具有递增冗余的混合ARQ时使用。循环缓冲区中的起点被定义为使得RV0和RV3都是可自我解码的，即包括典型场景下的系统比特。这也是图3中RV3位于“九点钟”之后的原因，因为这允许更多的系统比特包含在传输中。需要说明的是，虽然在5G网络中，比特选择是采用RV对应的偏移量进行的，但在其他移动通信网络中，也可以采用其他类型的偏移量或完全不采用偏移量进行比特选择。

速率匹配过程还可以包括一个步骤：使用块交织器交织比特，并从每个码块收集比特。图4显示了一个交织比特的例子，其中比特选择生成的比特被逐行写入块交织器，并逐列读出。交织器中的行数是由调制阶数(modulation order)决定的，因此一列中的比特对应于一个调制符号。这导致系统比特分散在调制符号中，从而提高了通信性能。

速率匹配和物理层混合ARQ功能有两个目的，即提取适当数量的编码比特以匹配分配给传输的资源，以及产生混合ARQ协议所需的不同冗余版本。例如，在PDSCH或PUSCH上传输的比特数取决于多种因素，不仅包括资源块的数量和调度的OFDM符号的数量，还取决于用于其他目的和例如参考信号、控制信道或系统信息的重叠资源元素的数量。在下行链路中，也有可能定义保留资源，作为提供未来兼容性的工具，这会影响可用于PDSCH的资源元素的数量。

在接收器中，软合并是混合ARQ功能的重要组成部分。代表接收到的编码比特的软值被缓冲，如果发生重传，则使用缓冲比特与重传的编码比特相结合来进行解码。除了累积接收到的Eb/N0的增益之外，在不同的传输尝试中使用不同的编码比特，可以获得额外的奇偶校验比特，软组合之后得到的编码率较低，获得相应的编码增益。

图5显示了一个反映物理层处理的示例框图。从图5的右半部分可以看出，发射器生成一个具有X比特的码块。然后，发射器将信道编码后得到的Y个编码比特放入长度仅为Y比特的循环缓冲区中。需要说明的是，Y个编码比特可以是如上所述信道编码后得到的所有编码比特的一部分，也可以包括一些来自码块分割的填充比特。接下来，从循环缓冲区的Y比特中选择E比特，例如，从偏移量对应的位置开始，跳过填充比特。由于选择的E比特可能多于Y比特以匹配分配给传输的资源，而且选择是在循环缓冲区上进行的，因此选择E比特可以看作是选择Z比特(从偏移量对应的位置开始)，它可能是Y比特中除填充比特以外的所有比特，然后将Z比特和它们的副本串接起来，生成E比特(需要注意的是，副本数量不一定是Z的整数倍)。E比特将被交织调制(在图5的右半部分未显示)，以产生调制符号，然后再传输到接收器。在对接收到的调制符号解调得到代表E比特的E软比特后，接收器对E软比特进行解速率匹配，包括解交织(de-interleaving)和解比特选择(de-bit selection)，还原出Z比特。然后，接收器可以使用Z比特来恢复Y比特，并对Y比特进行解码以恢复该码块的X比特。

现有技术中，解交织的分步操作如图6所示。如图6所示，在步骤1，接收器将解调的E软比特逐列存储到第一存储器中，其中，第一存储器中用于存储软比特的行数为Q，即组成一个调制符号的比特数。在步骤2，接收器从第一存储器逐行读取E软比特到第二存储器中，以进行解比特选择。

现有技术中，解比特选择的分步操作如图7所示。如图7所示，在步骤3，接收器从第二存储器中读出E软比特，并从发射器中用于选择Z比特的偏移量对应的起始位置开始，将E软比特逐行重组到第三存储器，其中重组的列数为Z，因此重组的行数为ceil((E+K)/Z)，其中ceil(X)是将实数X映射到大于或等于X的最小整数的函数。通过重组，一列中的第一个软比特对应于Z比特中一个比特，同一列中的其他每个软比特对应于Z比特中该比特的一个副本。此外，接收器将在重组后的E软比特之前和之后填充零，如图7所示。在步骤4，接收器通过取平均值将第三存储器中每一列的软比特合并，生成Z软比特，存储在第四存储器中，可用于恢复Z比特。

发明内容

然而，本发明的发明人发现，上述现有技术中的解速率匹配的分步操作需要较高的存储用量和较高的处理延迟，这可能会降低资源利用效率和通信速率，从而降低用户体验。具体而言，上述步骤1-4中每个步骤所需的存储和延迟如下表1所示，因此对于所有4个步骤，所需的总存储为(E+E+Z×ceil((E+K)/Z)+Z)×L字节(假设L为每个E软比特占用的字节数)，需要的总延迟为T1+T2+T3+T4。

表1每个步骤1-4所需的存储量和延迟

为了解决或减轻上述问题，也就是本公开的目的之一，本公开的发明人构思了一种解决方案，其通过以特定方式直接相加来自解调的E软比特，以生成Z软比特，而不执行上述步骤2和步骤3，从而减少了解速率匹配所需的存储用量和处理延迟，促进解速率匹配。该解决方案可以通过引入流水线处理进一步加快解速率匹配。

根据本公开的第一方面，该目的通过一种由接收器使用的方法来实现，该方法有助于对来自发射器的速率匹配过程之后形成的符号的比特进行解速率匹配，其中发射器从信道编码比特中选择Z比特，然后通过串联Z比特及其副本以生成E比特，以进行速率匹配过程，每Q比特形成一个符号。该方法包括：对符号进行解调，得到与E比特相对应的E软比特；将存储器的Z个连续位置的值置零，其中Z个连续位置与Z比特的比特位置相对应；将E软比特写入缓冲装置；对于缓冲装置中的E软比特中的每个软比特，直接将该软比特的值与Z个连续位置中的一个位置的值相加，并将相加结果存回该位置，其中E比特中与该软比特对应的一个比特是Z比特中对应于该位置的一个比特或者Z比特中该比特的一个副本；以及从Z个连续位置的最终结果中恢复Z比特。

根据本公开的第二方面，该目的通过一种接收器来实现，该接收器用于促进对来自发射器的速率匹配过程之后形成的符号的比特进行解速率匹配，其中发射器从信道编码比特中选择Z比特，然后通过串联Z比特及其副本生成E比特，以进行速率匹配过程，每Q比特形成一个符号。接收器包括：解调器，用于对符号进行解调，得到与E比特相对应的E软比特；存储器，具有Z个连续位置，对应于Z比特的比特位置，其中Z个连续位置的值在以下相加之前被清零；缓冲装置，用于写入E软比特；加法器，对于缓冲装置中的E软比特中的每个软比特，用于直接将该软比特的值与Z个连续位置中的一个位置的值相加，并将相加结果存回该位置，其中E比特中与该软比特对应的一个比特是Z比特中与该位置对应的一个比特或者是Z比特中该比特的一个副本；以及恢复器，用于从Z个连续位置的最终结果中恢复Z比特。

根据本公开的第三方面，该目的通过一种接收器来实现，包括：处理器；和存储有指令的存储器，当指令由处理器执行时，该指令使接收器执行根据第一方面的方法。

根据本公开的第四方面，该目的通过一种机器可读介质来实现，该介质上存储有指令，当在接收器上执行该指令时，使接收器执行根据第一方面的方法。

本发明的方案通过减少其存储用量和处理延迟来促进解速率匹配，进而提高资源利用效率和通信速率，从而提高用户体验。

附图说明

本公开的上述和其他方面、特征和益处将从以下参考附图的详细描述中变得更加清楚，在附图中，相同的附图标记或字母用于指示相同或等同的元件。附图是为了便于更好地理解本发明实施例而绘示，不一定按比例绘制，其中：

图1是5G移动通信网络物理层的典型处理流程；

图2是码块分割和码块CRC附加的示意图；

图3显示用于增量冗余的一个示例性循环缓冲器的示意图；

图4显示交织比特的一个例子；

图5是反映物理层处理的一个示例框图；

图6显示现有技术中解交织的分步操作；

图7显示现有技术中解比特选择的分步操作；

图8显示本公开的由接收器使用的方法的流程图；

图9显示本公开的Z个连续位置中的位置索引与E软比特序列中的软比特索引之间的关系；

图10显示本公开的流水线处理的一个示例；

图11显示本公开一个实施例中访问包含Z个连续位置的存储器的三种情况；

图12显示本公开的存储器的示例性实施方式；

图13是本公开的接收器的示意性框图；

图14是本公开的接收器的另一个示意性框图。

具体实施方式

下面将参照附图对本发明实施例进行更充分地描述。然而，这里的实施例可以以许多不同的形式体现出来，不应解释为限制所附权利要求的范围。

本文使用的术语仅用于描述特定的实施例，并不意味着是限制性的。如本文所使用的单数形式“一个”和“该”也包括复数形式，除非上下文清楚地另有说明。还应理解，术语“包括”、“包含”在本文中使用时，具体说明了所述特征、整数、步骤、操作、元素和/或组件的存在，但不排除存在或添加一个或多个其他特征、整数、步骤、操作、元素、组件和/或其组合。

此外，在本文中使用诸如“第一”、“第二”、“第三”等顺序术语来修饰一个元素，其本身并不意味着一个元素相对于另一个元素有任何优先权、优先级或次序，也不意味着一个方法的步骤在时间上的顺序，而只是用作标签以区分具有一个特定名称的元素和具有相同名称的另一个元素(但使用顺序术语)，以区分这些元素。

除非另有定义，本文使用的所有术语(包括技术和科学术语)都具有通常理解的相同含义。还应理解，本文使用的术语应被解释为具有与其在本说明书和相关技术背景下的含义相一致的含义，并不会以理想化或过于正式的意义进行解释，除非本文有明确定义。

图8显示了接收器使用的用于促进对来自发射器的速率匹配过程之后形成的符号的比特进行解速率匹配的方法800的流程图，其中发射器从信道编码比特中选择Z比特，然后通过串联Z比特及其副本而成生成E比特，用于速率匹配过程，每Q比特形成一个符号。方法800包括：步骤801，对符号进行解调，得到与E比特相对应的E软比特；步骤802，将存储器的Z个连续位置的值置零，其中Z个连续位置对应于Z比特的比特位置；步骤803，将E软比特写入缓冲装置；步骤804，对于缓冲装置中的E软比特中的每个软比特，直接将该软比特的值与Z个连续位置中的一个位置的值相加，并将相加结果存回该位置，其中E比特中的对应于软比特的一个比特是Z比特中对应于该位置的一个比特，或者是Z比特中该比特的一个副本；以及步骤805，从Z个连续位置的最终结果中恢复Z比特。

现在，将结合5G网络中的接收器来描述该方法的进一步实施例。可以理解的是，虽然此处的实施例是以5G网络为背景进行描述的，但是如果其他移动通信网络的解速率匹配机制存在同样的问题，则本实施例也可以应用于其他移动通信网络中的接收器。还应当理解，虽然在实施例中使用了特定的术语，但是这些特定的术语在不同的情况下可以指代不同的实体。例如，在下行链路中，术语“发射器”可以指代例如接入点、基站、宏基站、毫微微基站、NodeB(NB)、eNodeB(eNB)、gNodeB(gNB)等，“接收器”可以指例如用户设备(UE)、用户终端、站、终端、终端节点等；而在上行链路中，本文的术语“发射器”可以指例如用户设备(UE)、用户终端、站、终端、终端节点等，“接收器”可以指例如接入点、基站站、宏基站、毫微微基站、NodeB(NB)、eNodeB(eNB)、gNodeB(gNB)等。

如上文关于图6和图7的描述，在现有技术的解速率匹配中，接收器在对解调的E软比特进行解交织之后将E软比特存储在存储器中，从存储器中读出它们，从与偏移量(该偏移量用于从发射器中选择Z比特)相对应的起始位置开始，将它们逐行重组到另一个存储器中(因此，一列中的第一个软比特对应于Z比特中的一个比特，同一列中的其他每个软比特对应于Z比特中该比特的一个副本)，并通过取它们的平均值来组合每一列中的软比特，以生成Z软比特。

相反，在本公开的方法中，通过以特定方式直接相加解调的E软比特以生成Z软比特，而不需要执行解交织和重组，从而促进解速率匹配。特别是，如果发射器从信道编码比特中选择Z比特，然后通过串联Z比特及其副本生成E比特以进行速率匹配过程，则根据本公开内容，用于促进接收器对来自发射器的速率匹配过程之后形成的符号比特进行解速率匹配的操作包括：对符号进行解调，以获得E比特对应的E软比特；将存储器的Z个连续位置的值置零，其中Z个连续位置对应于Z比特的比特位置；将E软比特写入缓冲装置；对于缓冲装置中的E软比特中的每个软比特，直接将该软比特的值与Z个连续位置中的一个位置的值相加，并将相加结果存回该位置，条件是E比特中对应于该软比特的一个比特是Z比特中对应该位置的一个比特或者是Z比特中该比特的一个副本。根据本公开，直接相加将确保，对于Z比特中的每一比特，仅将与其或其副本对应的软比特相加在一起，因此不再需要单独进行解交织和重组。

在一个实施例中，假设i表示E软比特的序列中的一个软比特的索引，以及K表示在速率匹配过程中选择Z比特时使用的偏移量，那么所述条件可由Z个连续位置中的位置索引与E软比特序列中的软比特索引之间的关系来保证，即Z个连续位置中与软比特相加相关的位置索引为f–floor(f/Z)×Z，其中f＝K+(i-floor(i/Q)×Q)×(E/Q)+floor(i/Q)，其中floor(X)是一个将实数X映射到小于或等于X的最大整数的函数。

参照图9可以更好地理解上述两个索引之间的关系。如图9所示，当E软比特的序列(在图9中被标记为“交织软比特序列”)被逐列排列为Q行和E/Q列的矩阵时，对于交织软比特序列中索引为i的软比特，矩阵中该软比特的顶部将有总共(i-floor(i/Q)×Q)×(E/Q)个软比特，同一行该软比特的左边将有floor(i/Q)个软比特。另一方面，矩阵中的E软比特也可以看作是解交织后形成的另一个序列(在图9中被标记为“解交织软比特序列”)，此时E软比特按照逐行的顺序，根据解交织的原则形成。因此，在解交织的软比特序列中，该软比特应该有一个索引(i-floor(i/Q)×Q)×(E/Q)+floor(i/Q)。需要说明的是，虽然图9中显示了“解交织软比特序列”以示说明，但是本发明方法并没有单独进行解交织。此外，在包括E软比特和填充零(如果E软比特被重组而形成的)的序列中(在图9中被标记为“重组软比特序列”)，该软比特的索引(图9中标为“f”)应该是：K+(i-floor(i/Q)×Q)×(E/Q)+floor(i/Q)。需要说明的是，虽然图9中显示了“重组软比特序列”以示说明，但是本发明方法并没有单独进行重组。最后，由于重组软比特序列中包含索引f的软比特的列的索引为f-floor(f/Z)×Z，因此Z个连续位置中与软比特相加的位置索引也是f–floor(f/Z)×Z。

本公开的方法可以通过将流水线处理纳入到解速率匹配中来进一步加快解速率匹配。例如，在一个实施例中，E软比特被分成多个部分，缓冲装置包括两个缓冲器，本发明方法通过以下操作对写入和相加进行流水线处理：交替地将多个部分的不同部分按写入顺序写入(即存储)到两个缓冲器中的一个缓冲器，如果该部分不是多个部分的第一部分，则同时按读取顺序从两个缓冲器中的另一个缓冲器读取该部分之前的前一部分的软比特，以对前一部分的软比特进行相加；按读取顺序从两个缓冲器中的一个缓冲器中(该缓冲器存储最后一个部分)读取多个部分的最后一个部分的软比特，以对最后一个部分的软比特进行相加。需要说明的是，在本实施例中，写入顺序和读取顺序可以是任何便于处理的顺序，因为本发明方法关心的是上述关于软比特和Z个连续位置的条件，而不是这两个顺序。

图10显示了流水线处理的一个例子。如图所示，E软比特被分成多个部分，每个部分有P×Q个软比特，被视为一个Q行P列的矩阵，缓冲装置包括缓冲器A和缓冲器B，用于写入和相加的流水线处理包括：交替地将多个部分的不同部分作为Q行P列软比特按逐列顺序写入(即存储)到缓冲器A和B中的一个缓冲器，如果该部分不是多个部分中的第一部分(在图10示例中，第一部分写入缓冲器A)，则同时从缓冲器A和B中的另一个缓冲器中按逐行顺序读取该部分之前的前一个部分的Q行P列软比特，对前一部分的软比特进行相加；从缓冲器A和B中的存储最后一部分的缓冲器(在图10的示例中，缓冲器B存储最后一个部分)中逐行读取多个部分的最后一个部分的Q行P列软比特，以对最后一个部分的软比特进行相加。

为了提高效率，考虑到一些存储芯片只能以块为单位进行读写，本发明涉及的多个软比特的直接相加处理(包括直接相加的执行和其结果的存储)可以一次进行。例如，在上述示例的进一步实施例中，将包含Z个连续位置的存储器的宽度W(字节)设置为P×L字节的整数倍(其中L是每个E软比特占用的字节数，如上所述)，这便于在某些情况下处理涉及一次从缓冲器A或缓冲器B中读取一行P个软比特的直接相加。但需要说明的是，W和P可以是任何适合处理的任意数字。

在上述进一步的实施例中，如果一次处理涉及P个软比特的直接相加，则存在三种访问包含Z个连续位置的存储器的情况，如图11所示。从图11可以看出，Z个连续位置被视为存储器宽度为W(字节)的矩阵的一部分(W＝P×L，如上所述)，尽管在矩阵末端Z个连续位置之后的几个位置可能是无效的(因为Z×L不一定是W的整数倍)。如果P个软比特中第一个软比特的索引为g，那么矩阵中第一个软比特上面的行数是h＝floor((g×L)/W)，因此对于一次处理直接相加，(1)在g×L＝h×W和g×L+W<＝Z×L的情况下，只需要访问矩阵中的一行(在图11中标记为“情况1”)，(2)在h×W<g×L和g×L+W<＝Z×L的情况下，需要访问矩阵中的连续的两行(在图11中标记为“情况2”)，(3)在g×L+W>Z×L的情况下，需要访问矩阵中最后两行和第一行(图11中标记为“情况3”)。

鉴于以上三种情况，在上述又一实施例的存储器的示例性实施中，存储器通过使用两个块RAM和一个寄存器来实施，其中一个RAM作为由存储器的所有偶数行组成的存储区，另一个RAM作为由存储器的所有奇数行组成的存储区，而寄存器作为由存储器的第一行组成的存储区，如图12所示。对于实施部分存储器的一个块RAM，该块RAM中上述矩阵的一行有一个对应的地址，对该地址的访问可能导致对该整行的访问。因此，在此实施中，对于第二种情况(图11中的“情况2”)，有可能相对于两个块RAM的两个连续地址进行访问，以同时访问矩阵中的两个连续行，对于第三种情况(图11中的“情况3”)，相对于两个块RAM的最后两个地址进行访问，以同时访问矩阵中的最后两行，并同时从寄存器访问矩阵中的第一行，从而提高处理速度。

在处理完E软比特的所有直接相加之后，可以从Z个连续位置的最终结果中恢复Z比特。由于软比特是一个表示相应比特是1或0的概率的值，因此将一个比特或该比特的副本对应的软比特的值相加所得的和也可以看作是一个表示该比特是1或0的概率的值，换句话说，该和也可以看作是该比特的软比特。因此，在一个实施例中，可以将Z个连续位置的最终结果分别视为Z比特的软比特，以相应地恢复Z比特。在另一实施例中，通过将这些最终结果中的每一个除以ceil(E/Z)，来归一化Z个连续位置的最终结果，分别作为Z比特的软比特，以相应地恢复Z比特，其中ceil(X)是将实数X映射到大于或等于X的最小整数的函数，如上所述。

在另一个实施例中，通过将1/ceil(E/Z)近似为2的负幂之和来量化1/ceil(E/Z)。该量化可以加快归一化的处理，同时为归一化保持足够的精度。表2显示了量化1/ceil(E/Z)的一个例子。

表2量化1/ceil(E/Z)的一个例子

与现有技术中的解速率匹配的分步操作相比，本发明方法需要更少的存储和处理延迟。例如，在上述流水线处理示例中，流水线处理所需的存储和处理延迟分别为2×P×Q×L字节和T1(如上表1所述)，用于写入E软比特(写入缓冲器A和缓冲器B)；E软比特直接相加处理所需的存储和处理延迟分别为Z×L字节和T4(如上表1所述)，因此本发明方法所需的总存储量为(2×P×Q+Z)×L字节，本发明方法的总处理延迟小于T1+T4，因为流水线处理可能与直接相加的处理部分重叠。

图13显示了本公开的接收器1300的示意性框图。接收器1300可以包括：解调器1301，用于对符号进行解调，得到对应于E比特的E软比特；存储器1302，具有Z个连续位置，对应于Z比特的比特位置，其中Z个连续位置的值在后面的相加之前被清零；缓冲装置1303，用于写入E软比特；加法器1304，其对于缓冲装置中的E软比特中的每个软比特，用于直接将软比特的值和Z个连续位置中的一个位置的值相加，并将相加结果存回该位置，其中E比特中对应于该软比特的一个比特是Z比特中对应于该位置的一个比特，或是Z比特中该比特的一个副本；以及恢复器1305，用于从Z个连续位置的最终结果中恢复Z比特。本公开的接收器可以执行本公开的方法的上述所有操作，在此不再赘述。

可以理解的是，本文所述的接收器1300可以由各种组件来实施，因此实施本实施例所述的一种或多种功能的接收器1300不仅可以包括图13所示的组件，还可以包括用于实施其一种或多种功能的其他组件。此外，接收器1300可以包括被配置为执行两个或更多个功能的单一组件，或者用于每个单独功能的单独组件。此外，这些组件可以以硬件、固件、软件或其任何组合来实现。例如，本领域技术人员完全可以理解的是，加法器1304可以使用现场可编程门阵列(FPGA)、复杂可编程逻辑器件(CPLD)、数字信号处理器(DSP)或其他适合实现加法器1304功能的任何器件/电路来实施，同样，恢复器1305可以采用FPGA、CPLD、DSP或其他任何适合实现恢复器1305功能的器件/电路来实施。

应当理解，框图和/或流程图中显示的块，以及框图和/或流程图中显示的块的组合，可以由计算机程序指令来实现。这些计算机程序指令可以提供给通用计算机、专用计算机和/或其他可编程数据处理装置的处理器，以产生一台机器，使得这些指令通过计算机和/或其他可编程数据处理装置的处理器来执行，创造出实现框图和/或流程图中的块中指定的功能/动作的装置。

还应当理解，流程图的块中标注的功能/动作可以不按操作说明中标注的顺序发生。例如，连续显示的两个块实际上可能基本上同时执行，或者这些块有时可能以相反的顺序执行，这取决于所涉及的功能/动作。尽管一些图包括通信路径上的箭头，以显示通信的主要方向，但是应当理解，通信可以在与所描绘的箭头相反的方向上发生。

此外，本公开的解决方案可以采用存储器上的计算机程序的形式，该计算机程序具有包含在介质中的计算机可用的或计算机可读程序代码，以供指令执行系统使用或与其结合使用。在本文的上下文中，存储器可以是任何可包含、存储或适于传送程序的介质，以便由指令执行系统、装置或设备使用或与其相连。

因此，本公开还提供了一种接收器1400，包括处理器1401和存储器1402，如图14所示。在接收器1400中，存储器1402存储有指令，当由处理器1401执行时，该指令使接收器1400执行上述实施例所述的接收器的方法。

本公开还提供了一种机器可读介质(未示出)，其上存储有指令，当在接收器上执行时，使接收器执行上述实施例描述的接收器的方法。

虽然本说明书包含许多具体实施细节，但这些不应被解释为对任何实施或可能要求保护的范围的限制，而是作为对特定实施的特定实施例的特定特征的描述。本说明书中在单独实施例中描述的某些特征也可以在单个实施例中组合实施。相反，在单个实施例中描述的各种特征也可以在多个实施例中单独地或以任何合适的子组合实施。此外，尽管上述特征可能被描述为在某些组合中起作用，甚至最初也是这样要求的，但在某些情况下，可以从所要求的组合中删除一个或多个特征，并且所要求的组合可以针对一个子组合或子组合的变体。

对于本领域的技术人员来说，显而易见的是，随着技术的进步，本发明概念可以以各种方式实施。上述实施例是为了描述而不是限制本公开，应当理解，在不脱离本公开的精神和范围的情况下，可以做出各种修改和变化，因为本领域技术人员很容易理解。这样的修改和变化被认为是在本公开和所附权利要求的范围内。本公开的保护范围以所附权利要求为准。

Claims (16)

1.一种由接收器使用的方法，用于促进对来自发射器的速率匹配过程之后形成的符号的比特进行解速率匹配，其中所述发射器从信道编码比特中选择Z比特，然后通过串联所述Z比特及其副本以生成E比特，用于所述速率匹配过程，每Q比特形成一个符号，该方法包括：

对所述符号进行解调，得到与所述E比特相对应的E软比特；

将存储器的Z个连续位置的值置零，其中所述Z个连续位置对应于所述Z比特的比特位置；

将所述E软比特写入缓冲装置；

对于所述缓冲装置中的所述E软比特中的每个软比特，直接将该软比特的值与所述Z个连续位置中的一个位置的值相加，并将所述相加结果存回该位置，其中所述E比特中与该软比特相对应的一个比特是所述Z比特中与该位置相对应的一个比特，或者是所述Z比特中该比特的一个副本；以及

从所述Z个连续位置的最终结果中恢复所述Z比特。

2.根据权利要求1所述的方法，其中假设i代表所述E软比特的序列中的一个软比特的索引，以及K代表在所述速率匹配过程中选择所述Z比特时使用的偏移量，则与所述Z个连续位置中的所述软比特相加有关的所述位置的索引是f–floor(f/Z)×Z，其中f＝K+(i-floor(i/Q)×Q)×(E/Q)+floor(i/Q)，其中floor(X)是将实数X映射到小于或等于X的最大整数的函数。

3.根据权利要求1所述的方法，其中所述E软比特被分为多个部分，所述缓冲装置包括两个缓冲器，所述方法通过以下操作对所述写入和所述相加进行流水线处理：

按写入顺序交替地将所述多个部分中的不同部分写入所述两个缓冲器中的一个缓冲器，如果该部分不是所述多个部分中的第一部分，则同时按读取顺序从所述两个缓冲器中的另一个缓冲器读取该部分之前的前一个部分的软比特，以对所述前一部分的软比特进行所述相加运算；

按读取顺序从两个缓冲器中的存储最后一个部分的缓冲器中读取所述多个部分的最后一个部分的软比特，以对所述最后一个部分的软比特进行相加运算。

4.根据权利要求3所述的方法，其中所述多个部分中的每个部分由P×Q个软比特组成，视为Q行P列矩阵，所述写入顺序为逐列顺序，所述读取顺序为逐行顺序。

5.根据权利要求4所述的方法，其中所述存储器的宽度为P×L字节的整数倍，其中L为所述E软比特中每个软比特占用的字节数。

6.根据权利要求5所述的方法，其中所述存储器通过使用两个块RAM和一个寄存器来实现，其中一个RAM作为由所述存储器的所有偶数行组成的存储区，另一个RAM作为由所述存储器的所有奇数行组成的存储区，所述寄存器作为由所述存储器的第一行组成的存储区。

7.根据权利要求1所述的方法，其中从所述Z个连续位置的最终结果中恢复所述Z比特包括：

将所述Z个连续位置的所述最终结果分别作为所述Z比特的软比特，对所述Z比特进行相应的恢复；或者

通过将所述最终结果中的每一个分别除以ceil(E/Z)，成为所述Z比特的软比特，以对所述Z个连续位置的最终结果进行归一化，以相应地恢复所述Z比特，其中ceil(X)是将实数X映射到大于或等于X的最小整数的函数。

8.根据权利要求7所述的方法，其中通过将1/ceil(E/Z)近似于2的负幂之和来量化1/ceil(E/Z)。

9.一种接收器，用于促进对来自发射器的速率匹配过程之后形成的符号的比特进行解速率匹配，其中所述发射器从信道编码比特中选择Z比特，然后通过串联所述Z比特及其副本以生成E比特，用于所述速率匹配过程，每Q比特形成一个符号，所述接收器包括：

解调器，用于对所述符号进行解调，得到与所述E比特相对应的E软比特；

存储器，其具有Z个连续位置，对应于所述Z比特的比特位置，其中所述Z个连续位置的值在以下相加之前被清零；

缓冲装置，用于写入所述E软比特；

加法器，其对于所述缓冲装置中的所述E软比特中的每个软比特，用于直接将该软比特的值与所述Z个连续位置中的一个位置的值相加，并将所述相加结果存回该位置，其中所述E比特中与该软比特相对应的一个比特是所述Z比特中与该位置相对应的一个比特，或者是所述Z比特中该比特的一个副本；以及

恢复器，用于从所述Z个连续位置的最终结果中恢复所述Z比特。

10.根据权利要求9所述的接收器，其中假设i代表所述E软比特的序列中的一个软比特的索引，以及K代表在所述速率匹配过程中选择所述Z比特时使用的偏移量，则与所述Z个连续位置中的所述软比特相加有关的所述位置的索引是f–floor(f/Z)×Z，其中f＝K+(i-floor(i/Q)×Q)×(E/Q)+floor(i/Q)，其中floor(X)是将实数X映射到小于或等于X的最大整数的函数。

11.根据权利要求9所述的接收器，其中所述E软比特被分为多个部分，所述缓冲装置包括两个缓冲器，所述接收器通过以下操作对所述写入和所述相加进行流水线处理：

按写入顺序交替地将所述多个部分中的不同部分写入所述两个缓冲器中的一个缓冲器，如果该部分不是所述多个部分中的第一部分，则同时按读取顺序从所述两个缓冲器中的另一个缓冲器读取该部分之前的前一个部分的软比特，以对所述前一部分的软比特进行所述相加运算；

按读取顺序从两个缓冲器中的存储最后一个部分的缓冲器中读取所述多个部分的最后一个部分的软比特，以对所述最后一个部分的软比特进行相加运算。

12.根据权利要求11所述的接收器，其中所述多个部分中的每个部分由P×Q个软比特组成，视为Q行P列矩阵，所述写入顺序为逐列顺序，所述读取顺序为逐行顺序。

13.根据权利要求12所述的接收器，其中所述存储器的宽度为P×L字节的整数倍，其中L为所述E软比特中每个软比特占用的字节数。

14.根据权利要求13所述的接收器，其中所述存储器通过使用两个块RAM和一个寄存器来实现，其中一个RAM作为由所述存储器的所有偶数行组成的存储区，另一个RAM作为由所述存储器的所有奇数行组成的存储区，所述寄存器作为由所述存储器的第一行组成的存储区。

15.根据权利要求9所述的接收器，其中从所述Z个连续位置的最终结果中恢复所述Z比特包括：

将所述Z个连续位置的所述最终结果分别作为所述Z比特的软比特，对所述Z比特进行相应的恢复；或者

通过将所述最终结果中的每一个分别除以ceil(E/Z)，成为所述Z比特的软比特，以对所述Z个连续位置的最终结果进行归一化，以相应地恢复所述Z比特，其中ceil(X)是将实数X映射到大于或等于X的最小整数的函数。

16.根据权利要求15所述的接收器，其中通过将1/ceil(E/Z)近似于2的负幂之和来量化1/ceil(E/Z)。