CN116884860A - 芯片嵌埋封装方法和基板 - Google Patents

芯片嵌埋封装方法和基板 Download PDF

Info

Publication number
CN116884860A
CN116884860A CN202310669718.9A CN202310669718A CN116884860A CN 116884860 A CN116884860 A CN 116884860A CN 202310669718 A CN202310669718 A CN 202310669718A CN 116884860 A CN116884860 A CN 116884860A
Authority
CN
China
Prior art keywords
circuit layer
window
packaging
chip
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310669718.9A
Other languages
English (en)
Inventor
陈先明
洪业杰
黄高
黄本霞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nantong Yueya Semiconductor Co ltd
Original Assignee
Nantong Yueya Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nantong Yueya Semiconductor Co ltd filed Critical Nantong Yueya Semiconductor Co ltd
Priority to CN202310669718.9A priority Critical patent/CN116884860A/zh
Publication of CN116884860A publication Critical patent/CN116884860A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

本发明公开了一种芯片嵌埋封装方法及基板，涉及半导体封装技术领域。该方法包括以下步骤：提供聚合物框架；聚合物框架设置有多个纵向贯通聚合物框架的导通柱和空腔；在每个空腔内分别放置对应的芯片，并采用封装材料对芯片进行封装；封装材料填充空腔并覆盖聚合物框架的上下表面；对封装材料的上下表面进行开窗；在封装材料的上下表面制作第一线路层。根据本发明实施例的芯片嵌埋封装方法，通过将多个芯片预贴合到聚合物框架的空腔中，并采用封装材料对芯片进行封装，然后对封装材料开窗，暴露出聚合物框架内的铜柱端面，并进行重新布线层制作，从而实现芯片与封装载板的电性互连，可有效缩小封装模块体积，提升封装模块电性能及可靠性。

Description

芯片嵌埋封装方法和基板
技术领域
本发明涉及半导体封装技术领域，尤其是涉及一种芯片嵌埋封装方法和基板。
背景技术
随着电子技术的日益发展，电子产品的性能要求越来越高，使得电子元件及线路板基板线路越来越复杂；同时电子产品尺寸要求越来越小，越来越薄，从而使得电子元件及线路板芯片嵌埋封装基板的高密度集成化、小型化、多功能化成为必然趋势。当前，芯片嵌埋封装技术能力相对较低，无法实现多颗双面I/O芯片的嵌埋封装；且封装载板的布线能力有限，无法满足高阶密集I/O芯片的高密度布线需求；同时现有的芯片嵌埋封装载技术很难实现芯片之间高密度互连，制约了芯片嵌埋封装技术的应用领域。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明提出了一种芯片嵌埋封装方法及基板，能够实现多颗双面I/O芯片的嵌埋封装。
一方面，根据本发明实施例的芯片嵌埋封装方法，包括以下步骤：
提供聚合物框架；所述聚合物框架设置有多个纵向贯通所述聚合物框架的导通柱和空腔；
在每个所述空腔内分别放置对应的芯片，并采用封装材料对所述芯片进行封装；所述封装材料填充所述空腔并覆盖所述聚合物框架的上下表面；所述芯片包括第一端子面和第二端子面，所述第一端子面设置有第一连接端子，至少一个所述芯片的第二端子面设置有第一散热铜面，其余的所述芯片的所述第二端子面设置有第二连接端子；
对所述封装材料的上下表面进行开窗，从而暴露出所述导通柱、所述第一连接端子、所述第二连接端子和所述第一散热铜面；
在所述封装材料的上下表面制作第一线路层；所述第一线路层与所述导通柱、所述第一连接端子、所述第二连接端子和所述第一散热铜面相导通；每个所述芯片的所述第一连接端子通过所述第一线路层实现互连，所述第一线路层与所述第一散热铜面接触，所述封装材料的上表面的所述第一线路层与下表面的所述第一线路层通过所述导通柱实现导通。
根据本发明的一些实施例，所述芯片嵌埋封装方法还包括以下步骤：
在所述封装材料的上下表面分别设置介质材料，使所述介质材料覆盖所述第一线路层；
对所述介质材料进行开窗，形成第一窗口、第二窗口、第三窗口和第四窗口；所述第一窗口用于暴露出对应所述第一连接端子的所述第一线路层，所述第二窗口用于暴露出对应所述第二连接端子的所述第一线路层，所述第三窗口用于暴露出对应所述第一散热铜面的所述第一线路层，所述第四窗口用于暴露出所述导通柱及对应所述导通柱的所述第一线路层；
在所述介质材料的表面制作第二线路层；所述第二线路层通过所述第一窗口与所述第一连接端子导通，所述第二线路层通过所述第二窗口与所述第二连接端子导通，所述第二线路层通过所述第三窗口与所述第一散热铜面导通，所述第二线路层通过所述第四窗口与所述导通柱导通；
在所述介质材料的表面制作阻焊层；
在所述阻焊层对应所述第二线路层的位置进行开窗，并在开窗的位置进行金属表面处理，形成金属表面处理层。
根据本发明的一些实施例，所述金属表面处理采用抗氧化工艺或电镀镍金工艺或化镍钯金工艺。
根据本发明的一些实施例，所述聚合物框架采用的材料为环氧树脂或双马来酰亚胺或两者的混合物。
根据本发明的一些实施例，所述在每个所述空腔内分别放置对应的芯片，并采用封装材料对所述芯片进行封装，具体包括：
在所述聚合物框架的底部设置支撑件，所述支撑件朝向所述空腔的一侧具有粘性；
在每个所述空腔内分别放置对应的芯片，所述芯片通过所述支撑件固定在所述空腔内；
采用所述封装材料对所述芯片进行封装，使所述封装材料填充所述空腔并覆盖所述聚合物框架的上表面；
去除所述支撑件，并采用所述封装材料覆盖所述聚合物框架的下表面。
根据本发明的一些实施例，所述对所述封装材料的上下表面进行开窗，具体包括：
当所述封装材料采用热固型环氧树脂材料时，通过镭射工艺对所述封装材料的上下表面进行开窗；或者，
当所述封装材料采用感光型介质材料时，通过曝光显影的方式对所述封装材料的上下表面进行开窗。
根据本发明的一些实施例，所述在所述封装材料的上下表面制作第一线路层，具体包括：
在所述封装材料的上下表面制作金属种子层；
在所述金属种子层的表面制作线路图形；
根据所述线路图形，电镀形成所述第一线路层；
蚀刻暴露出来的所述金属种子层。
另一方面，根据本发明实施例的芯片嵌埋封装基板，包括：
聚合物框架，所述聚合物框架设置有多个纵向贯通所述聚合物框架的导通柱和空腔；
多个芯片，每个所述芯片分别放置于对应的所述空腔内；所述芯片包括第一端子面和第二端子面，所述第一端子面设置有第一连接端子，至少一个所述芯片的第二端子面设置有第一散热铜面，其余的所述芯片的所述第二端子面设置有第二连接端子；
封装材料，填充于所述空腔内并覆盖所述聚合物框架的上下表面，所述封装材料用于实现对所述芯片的封装；
第一线路层，设置于所述封装材料的上下表面，所述第一线路层分别与所述导通柱、所述第一连接端子、所述第二连接端子和所述第一散热铜面相导通；每个所述芯片的所述第一连接端子通过所述第一线路层实现互连，所述第一线路层与所述第一散热铜面接触，所述封装材料的上表面的所述第一线路层与下表面的所述第一线路层通过所述导通柱实现导通。
根据本发明的一些实施例，所述芯片嵌埋封装基板还包括：
介质材料，设置于所述封装材料的上下表面，且所述介质材料覆盖所述第一线路层；所述介质材料上设置有第一窗口、第二窗口、第三窗口和第四窗口；
第二线路层，设置于所述介质材料的表面，所述第二线路层通过所述第一窗口与所述第一连接端子导通，所述第二线路层通过所述第二窗口与所述第二连接端子导通，所述第二线路层通过所述第三窗口与所述第一散热铜面导通，所述第二线路层通过所述第四窗口与所述导通柱导通；
阻焊层，设置于所述介质材料的表面，且所述阻焊层对应所述第二线路层的位置开窗，开窗的位置处设置有金属表面处理层。
根据本发明的一些实施例，所述聚合物框架采用的材料为环氧树脂或双马来酰亚胺或两者的混合物。
本发明实施例的芯片嵌埋封装方法及基板，至少具有以下有益效果：通过将多个双面芯片预贴合到聚合物框架的空腔中，并采用封装材料对芯片进行封装，然后对封装材料开窗，暴露出聚合物框架内的铜面，并进行重新布线层制作，从而实现芯片与封装载板的电性互连，可有效缩小封装模块体积，提升封装模块电性能及可靠性。同时，该芯片嵌埋封装方法能够实现多颗双面I/O芯片的嵌埋封装，并实现芯片与芯片之间的互连；重新布线层均制作在封装材料表面，有利于精细线路制作，实现高阶芯片的高密度集成封装，解决现有技术中芯片嵌埋封装载板布线密度受限，无法实现高阶芯片的高密度集成封装的技术问题；芯片上制作第一散热铜面，能够将热量传递到外层线路、进而传递将热量散发出去，加快芯片工作过程中热量的散发，降低封装模块的工作环境温度，提升封装模块电性能及可靠性。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1为本发明实施例的芯片嵌埋封装方法的步骤流程图；
图2为本发明实施例的聚合物框架的结构示意图；
图3为在聚合物框架的空腔内放置芯片后的结构示意图；
图4为采用封装材料填充空腔并覆盖聚合物框架的上表面后的结构示意图；
图5为采用封装材料覆盖聚合物框架的下表面后的结构示意图；
图6为对封装材料开窗后的结构示意图；
图7为制作第一线路层后的结构示意图；
图8为在封装材料的上下表面设置介质材料后的结构示意图；
图9为对介质材料开窗后的结构示意图；
图10为制作第二线路层后的结构示意图；
图11为制作阻焊层和金属表面处理层后的结构示意图；
附图标记：
聚合物框架100、导通柱110、空腔120、支撑件200、芯片300、第一连接端子310、第二连接端子320、第一散热铜面330、封装材料400、第五窗口410、第六窗口420、第七窗口430、第八窗口440，第一线路层500、介质材料600、第一窗口610、第二窗口620、第三窗口630、第四窗口640、第二线路层700、第二散热铜面710、阻焊层800、金属表面处理层900。
具体实施方式
本部分将详细描述本发明的具体实施例，本发明之较佳实施例在附图中示出，附图的作用在于用图形补充说明书文字部分的描述，使人能够直观地、形象地理解本发明的每个技术特征和整体技术方案，但其不能理解为对本发明保护范围的限制。
在本发明的描述中，需要理解的是，涉及到方位描述，例如上、下、前、后、左、右等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明的描述中，若干的含义是一个或者多个，多个的含义是两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。
本发明的描述中，除非另有明确的限定，设置、安装、连接等词语应做广义理解，所属技术领域技术人员可以结合技术方案的具体内容合理确定上述词语在本发明中的具体含义。
一方面，如图1所示，根据本发明实施例的芯片嵌埋封装方法，包括以下步骤：
步骤S100：提供聚合物框架100；聚合物框架100设置有多个纵向贯通聚合物框架100的导通柱110和空腔120；
需要说明的是，如图2所示，在本示例中，纵向指的是图中示出的上下方向；导通柱110可以采用铜等导电金属；聚合物框架100的材料可以采用包含玻璃纤维、具有较好的强度和刚性的环氧树脂或者双马来酰亚胺或者这两者的混合物，从而在后续的加工过程中，聚合物框架100不易发生弯曲变形，提升产品良率。在图2中，虽然只示出了聚合物框架100上设置有两个空腔120和两个导通柱110，但在实际应用中，空腔120和导通柱110的数量并不局限于两个，也可以是三个、四个甚至更多个，空腔120的数量与后续要封装的芯片300的数量一直，而导通柱110的数量则根据实际需要进行设定。
步骤S200：在每个空腔120内分别放置对应的芯片300，并采用封装材料400对芯片300进行封装；封装材料400填充空腔120并覆盖聚合物框架100的上下表面；芯片300包括第一端子面和第二端子面，第一端子面设置有第一连接端子310，至少一个芯片300的第二端子面设置有第一散热铜面330，其余的芯片300的第二端子面设置有第二连接端子320；
在本示例中，为了便于描述，以芯片300的数量为两个进行说明；可以理解的是，在实际应用中，芯片300的数量也可以是三个、四个甚至更多个。在本示例中，第一端子面指的是芯片300的上表面，第二端子面指的是芯片300的下表面，当然，第一端子面也可以是指芯片300的下表面，第二端子面也可以是指芯片300的上表面。芯片300的第一端子面和第二端子面可以是有源端子面，也可以是无源端子面，例如，图3左侧的芯片300的第一端子面和第二端子面均为有源端子面，该芯片300的第一端子面设置有第一连接端子310，第二端子面设置有第二连接端子320；图3右侧的芯片300的第一端子面为有源端子面，第二端子面为无源端子面，该芯片300的第一端子面设置有第一连接端子310，第二端子面设置有第一散热铜面330，第一散热铜面330用于在后续芯片300工作的时候进行散热。
为了便于在每个空腔内120放置芯片300，并对芯片300进行封装，上述的步骤S200，具体包括以下子步骤：
步骤S210：在聚合物框架100的底部设置支撑件200，支撑件200朝向空腔120的一侧具有粘性；
步骤S220：在每个空腔120内分别放置对应的芯片300，芯片300通过支撑件200固定在空腔120内；
步骤S230：采用封装材料400对芯片300进行封装，使封装材料400填充空腔120并覆盖聚合物框架100的上表面；
步骤S240：去除支撑件200，并采用封装材料400覆盖聚合物框架100的下表面。
具体地，在本示例中，支撑件200可以采用胶带，胶带具有粘性的一面粘贴在聚合物框架100的底部；然后，在空腔120内放置芯片300，胶带利用粘性将芯片300固定住；随后，采用封装材料400对芯片300进行封装，封装材料400将空腔120进行填充，并覆盖聚合物框架100的上表面；最后，将支撑件200去除，使得封装材料400能够继续覆盖聚合物框架100的下表面，完成对芯片300的封装。其中，封装材料400可以采用不包含玻璃纤维的热固型环氧树脂材料，例如ABF材料，还可以采用不包含玻璃纤维的感光型介质材料。
步骤S300：对封装材料400的上下表面进行开窗，从而暴露出导通柱110、第一连接端子310、第二连接端子320和第一散热铜面330。
具体地，当封装材料400采用热固型环氧树脂材料时，可以通过镭射工艺对封装材料400的上下表面进行开窗；当封装材料400采用感光型介质材料时，可以通过曝光显影的方式对封装材料400的上下表面进行开窗。如图6所示，对封装材料400开窗口，在封装材料400的下表面形成对应第一连接端子310的第五窗口410，第五窗口410将第一连接端子310暴露出来；在封装材料400的上表面形成对应第二连接端子320的第六窗口420，第六窗口420将第二连接端子320暴露出来；在封装材料400上形成对应第一散热铜面330的第七窗口430，第七窗口430将第一散热铜面330暴露出来；在封装材料400上形成对应导通柱110的第八窗口440，第八窗口440将导通柱110暴露出来；其中，图6中左侧的导通柱110的上端面处并未开窗。
步骤S400：在封装材料400的上下表面制作第一线路层500；第一线路层500与导通柱110、第一连接端子310、第二连接端子320、第一散热铜面330相导通；每个芯片300的第一连接端子310通过第一线路层500实现互连，第一线路层500与第一散热铜面330接触，封装材料400的上表面的第一线路层500与下表面的第一线路层500通过导通柱110实现导通。
在本示例中，如图7所示，分别在封装材料400的上表面和下表面制作第一线路层500，下表面的第一线路层500通过第五窗口410与第一连接端子310相导通，且相邻两个芯片300的第一连接端子310通过第一线路层500实现直接互连；上表面的第一线路层500通过第六窗口420与芯片300的第二连接端子320相导通；同时，部分第一线路层500还通过第七窗口430直接与第一散热铜面330接触，便于对芯片300进行散热；封装材料400的上下表面的第一线路层500通过第八窗口440与导通柱110导通，进而通过导通柱110实现上表面的第一线路层500与下表面的第一线路层500的相互导通。
为了制作第一线路层500，可以采用以下步骤：
在封装材料400的上下表面制作金属种子层；
在金属种子层的表面制作线路图形；
根据线路图形，电镀形成第一线路层500；
蚀刻暴露出来的所述金属种子层。
首先在封装材料400的上下表面先形成一层金属种子层，然后，在金属种子层的表面，通过贴附感光干膜、曝光和显影的方式，形成线路图形；然后，根据线路图形，电镀形成第一线路层500；然后，去掉感光干膜，并将多余的金属种子层去除。
根据本发明实施例的芯片嵌埋封装方法，通过将多个芯片300预贴合到聚合物框架100的空腔120中，并采用封装材料400对芯片300进行封装，然后对封装材料400开窗，暴露出聚合物框架100内的铜柱端面，并进行重新布线层制作，从而实现芯片300与封装载板的电性互连，可有效缩小封装模块体积，提升封装模块电性能及可靠性。同时，该芯片嵌埋封装方法能够实现多颗双面I/O芯片的嵌埋封装，并实现芯片300与芯片300之间的互连；重新布线层均制作在封装材料400表面，有利于精细线路制作，实现高阶芯片的高密度集成封装，解决现有技术中芯片嵌埋封装载板布线密度受限，无法实现高阶芯片的高密度集成封装的技术问题；芯片300上制作第一散热铜面330，能够将热量传递到外层线路、进而传递将热量散发出去，加快芯片300工作过程中热量的散发，降低封装模块的工作环境温度，提升封装模块电性能及可靠性。
进一步地，请参照图8至图11，根据本发明实施例的芯片嵌埋封装方法，还包括增层制作的步骤，具体包括：
在封装材料400的上下表面分别设置介质材料600，使介质材料600覆盖第一线路层500；
对介质材料600进行开窗，形成第一窗口610、第二窗口620、第三窗口630和第四窗口640；第一窗口610用于暴露出对应第一连接端子310的第一线路层500，第二窗口620用于暴露出对应第二连接端子320的第一线路层500，第三窗口630用于暴露出对应第一散热铜面330的所述第一线路层500，第四窗口640用于暴露出导通柱110及对应导通柱110的第一线路层500；
在介质材料600的表面制作第二线路层700；第二线路层700通过第一窗口610与第一连接端子310导通，第二线路层700通过第二窗口620与第二连接端子320导通，第二线路层700通过第三窗口630与第一散热铜面330导通，第二线路层700通过第四窗口640与所述导通柱110导通；
在介质材料600的表面制作阻焊层800；
在阻焊层800对应第二线路层700的位置进行开窗，并在开窗的位置进行金属表面处理，形成金属表面处理层900。
其中，介质材料600可以采用不包含玻璃纤维的热固型环氧树脂材料，例如ABF材料，也可以采用不包含玻璃纤维的感光型介质材料；如图8所示，在封装材料400的上表面和下表面分别压合介质材料600，且介质材料600覆盖第一线路层500。然后，如图9所示，根据产品设计需求，对介质材料600进行开窗，开窗的方式与对封装材料400开窗类似，通过开窗，将第一线路层500露出，在介质材料600上形成第一窗口610、第二窗口620、第三窗口630和第四窗口640；第一窗口610用于暴露出对应第一连接端子310的第一线路层500，第二窗口620用于暴露出对应第二连接端子320的第一线路层500，第三窗口630用于暴露出对应第一散热铜面330的所述第一线路层500，第四窗口640用于暴露出导通柱110及对应导通柱110的第一线路层500。如图10所示，继续在介质材料600的表面制作第二线路层700，第二线路层700通过第一窗口610和第一线路层500与第一连接端子310导通，第二线路层700通过第二窗口620和第一线路层500与第二连接端子320导通，第二线路层700通过第三窗口630和第一线路层500与第一散热铜面330导通，第二线路层700通过第四窗口640和第一线路层500与导通柱110导通。与第一散热铜面330相导通的第二线路层700可以形成第二散热铜面710，从而能够将内部的芯片300产生的热量散发出来，有利于器件的散热。位于介质材料600上方的第二线路层700能够通过导通柱110直接与封装材料400的下表面的第一线路层500直接导通，位于介质材料600下方的第二线路层700能够通过导通柱110直接与封装材料400的上表面的第一线路层500直接导通。最后，在介质材料600的表面制作阻焊层800，并在阻焊层800上所需的位置进行开窗，并对开窗的位置进行金属化表面出处理，形成金属表面处理层900；其中，金属化表面处理可以是抗氧化处理、电镀镍金处理或者化镍钯金处理等工艺，通过形成金属表面处理层900，对内部的第二线路层700的铜面起到防氧化、防侵蚀的保护作用。
另一方面，基于上述的芯片嵌埋封装方法，本发明实施例还提出了一种芯片嵌埋封装基板，如图2至图7所示，该芯片嵌埋封装基板包括：
聚合物框架100，聚合物框架100设置有多个纵向贯通聚合物框架100的导通柱110和空腔120；
多个芯片300，每个芯片300分别放置于对应的空腔120内；芯片300包括第一端子面和第二端子面，第一端子面设置有第一连接端子310，至少一个芯片300的第二端子面设置有第一散热铜面330，其余的芯片300的第二端子面设置有第二连接端子320；
封装材料400，填充于空腔120内并覆盖聚合物框架100的上下表面，封装材料400用于实现对芯片300的封装；
第一线路层500，设置于封装材料400的上下表面，第一线路层500分别与导通柱110、第一连接端子310、第二连接端子320和第一散热铜面300相导通；每个芯片300的第一连接端子310通过第一线路层500实现互连，第一线路层500与第一散热铜面330接触，封装材料400的上表面的第一线路层500与下表面的第一线路层500通过导通柱110实现导通。
进一步地，如图8至图11所示，芯片嵌埋封装基板还包括：
介质材料600，设置于封装材料400的上下表面，且介质材料600覆盖第一线路层500；所述介质材料600上设置有第一窗口610、第二窗口620、第三窗口630和第四窗口640；
第二线路层700，设置于介质材料600的表面，第二线路层700通过第一窗口610与第一连接端子310导通，第二线路层700通过第二窗口620与第二连接端子320导通，第二线路层700通过第三窗口630与第一散热铜面330导通，第二线路层700通过所述第四窗口640与导通柱110导通；
阻焊层800，设置于介质材料600的表面，且阻焊层800对应第二线路层700的位置开窗，开窗的位置处设置有金属表面处理层900。
需要说明的是，上述的芯片嵌埋封装方法实施例中的内容均适用于本芯片嵌埋封装基板实施例中，本实施例所具体实现的功能与上述方法实施例相同，并且达到的有益效果与上述方法实施例所达到的有益效果也相同。
根据本发明实施例的芯片嵌埋封装基板，通过将多个芯片300预贴合到聚合物框架100的空腔120中，并采用封装材料400对芯片300进行封装，然后对封装材料400开窗，暴露出聚合物框架100内的铜柱端面，并进行重新布线层制作，从而实现芯片300与封装载板的电性互连，可有效缩小封装模块体积，提升封装模块电性能及可靠性。同时，该芯片嵌埋封装方法能够实现多颗双面I/O芯片的嵌埋封装，并实现芯片300与芯片300之间的互连；重新布线层均制作在封装材料400表面，有利于精细线路制作，实现高阶芯片的高密度集成封装，解决现有技术中芯片嵌埋封装载板布线密度受限，无法实现高阶芯片的高密度集成封装的技术问题；芯片300上制作第一散热铜面330，能够将热量传递到外层线路、进而传递将热量散发出去，加快芯片300工作过程中热量的散发，降低封装模块的工作环境温度，提升封装模块电性能及可靠性。而且，与第一散热铜面330相导通的第二线路层700可以形成第二散热铜面710，从而能够将内部的芯片300产生的热量散发出来，有利于器件的散热；位于介质材料600上方的第二线路层700能够通过导通柱110直接与封装材料400的下表面的第一线路层500直接导通，位于介质材料600下方的第二线路层700能够通过导通柱110直接与封装材料400的上表面的第一线路层500直接导通。
上面结合附图对本发明实施例作了详细说明，但是本发明不限于上述实施例，在所属技术领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下作出各种变化。

Claims (10)

1.一种芯片嵌埋封装方法，其特征在于，包括以下步骤：
提供聚合物框架；所述聚合物框架设置有多个纵向贯通所述聚合物框架的导通柱和空腔；
在每个所述空腔内分别放置对应的芯片，并采用封装材料对所述芯片进行封装；所述封装材料填充所述空腔并覆盖所述聚合物框架的上下表面；所述芯片包括第一端子面和第二端子面，所述第一端子面设置有第一连接端子，至少一个所述芯片的第二端子面设置有第一散热铜面，其余的所述芯片的所述第二端子面设置有第二连接端子；
对所述封装材料的上下表面进行开窗，从而暴露出所述导通柱、所述第一连接端子、所述第二连接端子和所述第一散热铜面；
在所述封装材料的上下表面制作第一线路层；所述第一线路层与所述导通柱、所述第一连接端子、所述第二连接端子和所述第一散热铜面相导通；每个所述芯片的所述第一连接端子通过所述第一线路层实现互连，所述第一线路层与所述第一散热铜面接触，所述封装材料的上表面的所述第一线路层与下表面的所述第一线路层通过所述导通柱实现导通。
2.根据权利要求1所述的芯片嵌埋封装方法，其特征在于，所述芯片嵌埋封装方法还包括以下步骤：
在所述封装材料的上下表面分别设置介质材料，使所述介质材料覆盖所述第一线路层；
对所述介质材料进行开窗，形成第一窗口、第二窗口、第三窗口和第四窗口；所述第一窗口用于暴露出对应所述第一连接端子的所述第一线路层，所述第二窗口用于暴露出对应所述第二连接端子的所述第一线路层，所述第三窗口用于暴露出对应所述第一散热铜面的所述第一线路层，所述第四窗口用于暴露出所述导通柱及对应所述导通柱的所述第一线路层；
在所述介质材料的表面制作第二线路层；所述第二线路层通过所述第一窗口与所述第一连接端子导通，所述第二线路层通过所述第二窗口与所述第二连接端子导通，所述第二线路层通过所述第三窗口与所述第一散热铜面导通，所述第二线路层通过所述第四窗口与所述导通柱导通；
在所述介质材料的表面制作阻焊层；
在所述阻焊层对应所述第二线路层的位置进行开窗，并在开窗的位置进行金属表面处理，形成金属表面处理层。
3.根据权利要求2所述的芯片嵌埋封装方法，其特征在于，所述金属表面处理采用抗氧化工艺或电镀镍金工艺或化镍钯金工艺。
4.根据权利要求1所述的芯片嵌埋封装方法，其特征在于，所述聚合物框架采用的材料为环氧树脂或双马来酰亚胺或两者的混合物。
5.根据权利要求1所述的芯片嵌埋封装方法，其特征在于，所述在每个所述空腔内分别放置对应的芯片，并采用封装材料对所述芯片进行封装，具体包括：
在所述聚合物框架的底部设置支撑件，所述支撑件朝向所述空腔的一侧具有粘性；
在每个所述空腔内分别放置对应的芯片，所述芯片通过所述支撑件固定在所述空腔内；
采用所述封装材料对所述芯片进行封装，使所述封装材料填充所述空腔并覆盖所述聚合物框架的上表面；
去除所述支撑件，并采用所述封装材料覆盖所述聚合物框架的下表面。
6.根据权利要求1所述的芯片嵌埋封装方法，其特征在于，所述对所述封装材料的上下表面进行开窗，具体包括：
当所述封装材料采用热固型环氧树脂材料时，通过镭射工艺对所述封装材料的上下表面进行开窗；或者，
当所述封装材料采用感光型介质材料时，通过曝光显影的方式对所述封装材料的上下表面进行开窗。
7.根据权利要求1所述的芯片嵌埋封装方法，其特征在于，所述在所述封装材料的上下表面制作第一线路层，具体包括：
在所述封装材料的上下表面制作金属种子层；
在所述金属种子层的表面制作线路图形；
根据所述线路图形，电镀形成所述第一线路层；
蚀刻暴露出来的所述金属种子层。
8.一种芯片嵌埋封装基板，其特征在于，包括：
聚合物框架，所述聚合物框架设置有多个纵向贯通所述聚合物框架的导通柱和空腔；
多个芯片，每个所述芯片分别放置于对应的所述空腔内；所述芯片包括第一端子面和第二端子面，所述第一端子面设置有第一连接端子，至少一个所述芯片的第二端子面设置有第一散热铜面，其余的所述芯片的所述第二端子面设置有第二连接端子；
封装材料，填充于所述空腔内并覆盖所述聚合物框架的上下表面，所述封装材料用于实现对所述芯片的封装；
第一线路层，设置于所述封装材料的上下表面，所述第一线路层分别与所述导通柱、所述第一连接端子、所述第二连接端子和所述第一散热铜面相导通；每个所述芯片的所述第一连接端子通过所述第一线路层实现互连，所述第一线路层与所述第一散热铜面接触，所述封装材料的上表面的所述第一线路层与下表面的所述第一线路层通过所述导通柱实现导通。
9.根据权利要求8所述的芯片嵌埋封装基板，其特征在于，所述芯片嵌埋封装基板还包括：
介质材料，设置于所述封装材料的上下表面，且所述介质材料覆盖所述第一线路层；所述介质材料上设置有第一窗口、第二窗口、第三窗口和第四窗口；
第二线路层，设置于所述介质材料的表面，所述第二线路层通过所述第一窗口与所述第一连接端子导通，所述第二线路层通过所述第二窗口与所述第二连接端子导通，所述第二线路层通过所述第三窗口与所述第一散热铜面导通，所述第二线路层通过所述第四窗口与所述导通柱导通；
阻焊层，设置于所述介质材料的表面，且所述阻焊层对应所述第二线路层的位置开窗，开窗的位置处设置有金属表面处理层。
10.根据权利要求8所述的芯片嵌埋封装基板，其特征在于，所述聚合物框架采用的材料为环氧树脂或双马来酰亚胺或两者的混合物。
CN202310669718.9A 2023-06-07 2023-06-07 芯片嵌埋封装方法和基板 Pending CN116884860A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310669718.9A CN116884860A (zh) 2023-06-07 2023-06-07 芯片嵌埋封装方法和基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310669718.9A CN116884860A (zh) 2023-06-07 2023-06-07 芯片嵌埋封装方法和基板

Publications (1)

Publication Number Publication Date
CN116884860A true CN116884860A (zh) 2023-10-13

Family

ID=88270515

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310669718.9A Pending CN116884860A (zh) 2023-06-07 2023-06-07 芯片嵌埋封装方法和基板

Country Status (1)

Country Link
CN (1) CN116884860A (zh)

Similar Documents

Publication Publication Date Title
CN1063579C (zh) 半导体装置
KR100537972B1 (ko) 집적 회로 패키지용 칩 스케일 볼 그리드 어레이
CN102640283B (zh) 具有嵌入式管芯的半导体封装及其制造方法
US7859098B2 (en) Embedded integrated circuit package system
US7396700B2 (en) Method for fabricating thermally enhanced semiconductor device
US6660558B1 (en) Semiconductor package with molded flash
US6107683A (en) Sequentially built integrated circuit package
TW517359B (en) Enhanced die-up ball grid array packages and method for making the same
US7884486B2 (en) Chip-stacked package structure and method for manufacturing the same
US20080006936A1 (en) Superfine-circuit semiconductor package structure
US20040164411A1 (en) Semiconductor package and method for fabricating the same
US20080298023A1 (en) Electronic component-containing module and manufacturing method thereof
EP1076361B1 (en) Chip assembly module of bump connection type using a multi-layer printed circuit substrate
US7101733B2 (en) Leadframe with a chip pad for two-sided stacking and method for manufacturing the same
US7173341B2 (en) High performance thermally enhanced package and method of fabricating the same
KR20180029822A (ko) 반도체 패키지 및 이의 제조방법, 전자소자 모듈
CN107845610A (zh) 基板结构及其制作方法
JPH07106509A (ja) 多層構造半導体装置
US20020000656A1 (en) Ball grid array package and a packaging process for same
CN116884860A (zh) 芯片嵌埋封装方法和基板
KR20150043135A (ko) 금속막을 포함한 인쇄회로기판 및 그것을 포함한 반도체 패키지
CN113270327B (zh) 主被动器件垂直叠层嵌埋封装结构及其制作方法
CN113784529B (zh) 电路板及其制作方法
KR20110010014A (ko) 반도체 패키지의 제조 방법
KR20070079656A (ko) 자외선 경화형 코팅층을 갖는 인쇄회로기판 및 그의 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination