CN116845042A - 一种集成电路母芯和集成电路组件 - Google Patents

一种集成电路母芯和集成电路组件 Download PDF

Info

Publication number
CN116845042A
CN116845042A CN202210286021.9A CN202210286021A CN116845042A CN 116845042 A CN116845042 A CN 116845042A CN 202210286021 A CN202210286021 A CN 202210286021A CN 116845042 A CN116845042 A CN 116845042A
Authority
CN
China
Prior art keywords
core
integrated circuit
mother
sub
interface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210286021.9A
Other languages
English (en)
Inventor
许丰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Quantum Core Cloud Beijing Microelectronics Technology Co ltd
Original Assignee
Quantum Core Cloud Beijing Microelectronics Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Quantum Core Cloud Beijing Microelectronics Technology Co ltd filed Critical Quantum Core Cloud Beijing Microelectronics Technology Co ltd
Priority to CN202210286021.9A priority Critical patent/CN116845042A/zh
Publication of CN116845042A publication Critical patent/CN116845042A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供了一种集成电路母芯和集成电路组件，该集成电路母芯包括：位于所述集成电路母芯正面的母芯正面外联接口、与所述母芯正面外联接口连接的母芯控制电路、与母芯控制电路连接的背面接口，与背面接口连接的母芯背面连接层。基于本发明所提供的集成电路母芯、子芯和集成电路组件，能够采用不同制程的芯片单元实现一种堆叠式的芯片结构，降低成本，提高稳定性，以及减少芯片开发所需时间。

Description

一种集成电路母芯和集成电路组件
技术领域
本发明涉及集成电路技术领域，具体涉及一种集成电路母芯和集成电路组件。
背景技术
现有技术的芯片基本通常都是具备完整功能的系统级芯片(System On Chip，SOC)。图1示出了SOC的一个示例，其中包括LTE模拟射频单元(目前主要的成熟制程为55nm和40nm)，CPU数字单元(先进制程为7nm和5nm)和DSP等特定功能单元(主要成熟制程为28nm和16nm)。由于同一个晶圆只允许一个制程，因此除CPU外所有单元都要被迫从成熟制程向高制程(如7nm或5nm)迁移，而其中某些单元可能在成熟制程下具有更好的稳定性，因此上述迁移可能导致芯片的不稳定和高成本。另外，芯片每18个月就要继续往更高制程迁移(按照业界通常的升级规律)，导致过去的芯片不能复用，造成很大浪费。
发明内容
本发明的至少一个实施例提供了一种集成电路母芯和集成电路组件，能够采用不同制程的芯片单元实现一种堆叠式的芯片结构，降低成本，提高稳定性，以及减少芯片开发所需时间。
为了解决上述技术问题，本发明是这样实现的：
第一方面，本发明实施例提供了一种集成电路母芯，包括：
位于所述集成电路母芯正面的母芯正面外联接口、与所述母芯正面外联接口连接的母芯控制电路、与母芯控制电路连接的背面接口，与背面接口连接的母芯背面连接层；
所述背面接口包括与母芯控制电路连接的总线连接与总线扩展电路，与所述总线连接与总线扩展电路连接的母芯背面外联接口，以及，与母芯控制电路连接母芯内联接口，其中，所述母芯正面外联接口和母芯背面外联接口均配置有防静电保护电路和数字信号到模拟信号的物理转换单元，所述母芯内联接口未配置所述防静电保护电路和物理转换单元；
所述母芯背面连接层是与所述母芯内联接口和母芯背面外联接口连接的可穿孔连接层，用于通过所形成的穿孔，将母芯背面外联接口连接到外部芯片的物理接口，和/或，将母芯内联接口连接到集成电路子芯的子芯正面内联接口。
可选的，所述母芯内联接口包括有数字接口和/或电源接口。
可选的，所述母芯正面外联接口和/或母芯背面外联接口，通过金属植球工艺或金属线连与外部芯片连接。
可选的，所述母芯背面内联接口通过形成于所述母芯背面连接层的穿硅过孔TSV或金属键合工艺，与集成电路子芯的子芯正面内联接口连接。
可选的，所述母芯控制电路包括有：
安全内核与缓存电路；
用于控制与所述母芯正面外联接口和/或母芯背面外联接口连接的接口复用切换和接口安全控制电路。
可选的，所述安全内核采用具备特定指令集进行加密运算和安全控制，其中，所述特定指令集为带自动加载随机噪声的指令体系；所述安全内核包括有低频自动抑制结构、抗打磨传感器和自毁装置、并采用扰乱加密总线对加载指令和数据进行保护。
可选的，所述母芯背面外联接口通过总线连接与总线扩展电路连接至接口复用切换和接口安全控制电路；
所述母芯内联接口与母芯控制电路中的安全内核与缓存电路连接。
可选的，所述母芯控制电路还包括有：
电源管理电路，用于对集成电路子芯和外部芯片进行电源管理。
第二方面，本发明实施例提供了一种集成电路组件，包括至少一个如第一方面所述的集成电路母芯和至少一个集成电路子芯；
其中，所述集成电路子芯包括：
位于所述集成电路子芯正面的子芯正面内联接口、与所述子芯内联接口连接的子芯控制电路、与子芯控制电路连接的子芯背面内联接口，与子芯背面内联接口连接的子芯背面连接层；
其中，所述子芯正面内联接口和子芯背面内联接口均未配置有防静电保护电路和数字信号到模拟信号的物理转换单元；
所述子芯正面内联接口，用于与另一集成电路子芯的子芯背面内联接口连接，或者，通过集成电路母芯的母芯背面连接层，与集成电路母芯的母芯内联接口连接；
所述子芯背面连接层是与所述子芯背面内联接口连接的可穿孔连接层，用于通过所形成的穿孔，将所述子芯背面内联接口连接到又一集成电路子芯的子芯正面内联接口；
所述集成电路组件中：
不同的集成电路母芯之间的位置关系包括：垂直堆叠和/或水平铺设；
不同的集成电路子芯之间的位置关系包括：垂直堆叠和/或水平铺设；
在第二集成电路母芯垂直堆叠于第一集成电路母芯之上的情况下，所述第一集成电路母芯的母芯背面外联接口，与所述第二集成电路母芯的母芯正面外联接口连接；
在第一集成电路子芯垂直堆叠于第一集成电路母芯之上的情况下，所述第一集成电路母芯的母芯内联接口，与所述第一集成电路子芯的子芯正面内联接口连接；
在第二集成电路子芯垂直堆叠于第一集成电路子芯之上的情况下，所述第一集成电路子芯的子芯背面内联接口，与所述第二集成电路子芯的子芯正面内联接口连接。
可选的，所述子芯背面内联接口和子芯正面内联接口包括有数字接口和/或电源接口。
可选的，所述母芯背面内联接口通过形成于所述母芯背面连接层的穿硅过孔TSV或金属键合工艺，与所述集成电路子芯的子芯正面内联接口连接。
可选的，所述子芯背面外联接口通过形成于所述子芯背面连接层的穿硅过孔TSV或金属键合工艺，与又一集成电路子芯的子芯正面内联接口连接。
可选的，第一集成电路母芯的平面图面积，大于、等于或小于堆叠于其上的集成电路母芯或集成电路子芯的平面图面积；
第一集成电路子芯的平面图面积，大于、等于或小于堆叠于其上的集成电路子芯的平面图面积。
与现有技术相比，本发明实施例提供的集成电路母芯和集成电路组件，通过芯片间的内联接口将母芯和子芯连接，从而能够采用不同制程的芯片单元实现一种堆叠式的芯片结构，降低成本，提高稳定性，以及减少芯片开发所需时间。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1为现有技术的SOC的一个示例图；
图2为本发明实施例的集成电路母芯的一种结构示意图；
图3为本发明实施例的母芯控制电路的一种结构示意图；
图4为本发明实施例的母芯背面接口的一种连接关系示意图；
图5为本发明实施例的母芯背部连接层的一种结构示意图；
图6为本发明实施例的集成电路子芯的一种结构示意图；
图7为本发明实施例的集成电路组件一种结构示意图；
图8为本发明实施例的集成电路组件另一种结构示意图；
图9为本发明实施例的集成电路组件又一种结构示意图；
图10为本发明实施例的智能母芯与多个子芯及现有芯片连接的示例图；
图11为本发明实施例智能母芯与多个子芯及现有芯片连接的另一示例图；
图12为本发明实施例智能母芯与多个子芯及现有芯片连接的又一示例图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。虽然附图中显示了本发明的示例性实施例，然而应当理解，可以以各种形式实现本发明而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本发明，并且能够将本发明的范围完整的传达给本领域的技术人员。
本申请的说明书和权利要求书中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。说明书以及权利要求中“和/或”表示所连接对象的至少其中之一。
以下描述提供示例而并非限定权利要求中阐述的范围、适用性或者配置。可以对所讨论的要素的功能和布置作出改变而不会脱离本公开的精神和范围。各种示例可恰适地省略、替代、或添加各种规程或组件。例如，可以按不同于所描述的次序来执行所描述的方法，并且可以添加、省去、或组合各种步骤。另外，参照某些示例所描述的特征可在其他示例中被组合。
请参照图2，本发明实施例提供的一种集成电路母芯，该集成电路母芯也可称作智能母芯或简称为母芯，如图2所示，包括：位于所述集成电路母芯正面的母芯正面外联接口、与所述母芯正面外联接口连接的母芯控制电路、与母芯控制电路连接的背面接口，与背面接口连接的母芯背面连接层。
所述背面接口包括与母芯控制电路连接的总线连接与总线扩展电路，与所述总线连接与总线扩展电路连接的母芯背面外联接口，以及，与母芯控制电路连接母芯内联接口，其中，所述母芯正面外联接口和母芯背面外联接口均配置有防静电保护电路和数字信号到模拟信号的物理转换单元，所述母芯内联接口未配置所述防静电保护电路和物理转换单元。
所述母芯背面连接层是与所述母芯内联接口和母芯背面外联接口连接的可穿孔连接层，用于通过所形成的穿孔，将母芯背面外联接口连接到外部芯片的物理接口，和/或，将母芯内联接口连接到集成电路子芯的子芯正面内联接口。
需要说明的是，本文中所述的背面和正面，是芯片相对的两个表面，例如，集成电路母芯的正面可以是与底座相连的表面，集成电路母芯背面可以是与集成电路子芯相连的表面。所述外部芯片可以是现有技术的各种具有完整接口与功能电路的芯片。
具体的，所述母芯内联接口包括有数字接口和/或电源接口。
所述母芯正面外联接口和/或母芯背面外联接口，可以通过金属植球工艺或金属线连与外部芯片连接。
所述母芯背面内联接口可以通过形成于所述母芯背面连接层的穿硅过孔(TSV)或金属键合工艺，与集成电路子芯的子芯正面内联接口连接。
图2提供了外联接口(如母芯正面外联接口和母芯背面外联接口)的一种结构示意图，外联接口具体包括有防静电保护接口，所述防静电保护接口配置有防静电保护电路。另外，为了实现接口信号的转换，外联接口还包括有与防静电保护接口连接的物理转换单元。
图3提供了母芯控制电路的一种结构示意图，其中，所述母芯控制电路包括有：
安全内核与缓存电路；
用于控制与所述母芯正面外联接口和/或母芯背面外联接口连接的接口复用切换和接口安全控制电路。
另外，所述母芯控制电路还可以包括有以下电路(图中未示出)：
电源管理电路，用于对集成电路子芯和外部芯片进行电源管理。
图4提供了母芯背面接口的一种连接关系示意图，具体的，母芯背面外联接口通过总线连接与总线扩展电路连接至接口复用切换和接口安全控制电路。所述母芯内联接口与母芯控制电路中的安全内核与缓存电路连接。
图5提供了母芯背部连接层的一种结构示意图，其中，母芯背面外联接口和母芯内联接口分别连接至母芯背面连接层。母芯背面连接层可以根据需要形成多个穿硅过孔(TSV)，这样，母芯背面外联接口可以通过穿硅过孔耦合至外部芯片的物理接口，母芯内联接口可以通过穿硅过孔耦合至集成电路子芯的子芯正面内联接口。
请参照图6，本发明实施例提供的一种集成电路子芯，该集成电路子芯也可称作智能子芯或简称为子芯，具体包括：位于所述集成电路子芯正面的子芯正面内联接口、与所述子芯内联接口连接的子芯控制电路、与子芯控制电路连接的子芯背面内联接口，与子芯背面内联接口连接的子芯背面连接层；
其中，所述子芯正面内联接口和子芯背面内联接口均未配置有防静电保护电路和数字信号到模拟信号的物理转换单元；
所述子芯正面内联接口，用于与另一集成电路子芯的子芯背面内联接口连接，或者，通过集成电路母芯的母芯背面连接层，与集成电路母芯的母芯内联接口连接；
所述子芯背面连接层是与所述子芯背面内联接口连接的可穿孔连接层，用于通过所形成的穿孔，将所述子芯背面内联接口连接到又一集成电路子芯的子芯正面内联接口。
这里，所述另一集成电路子芯和所述又一集成电路子芯均为不同的集成电路子芯，这些集成电路子芯都可以有相同的结构。
具体的，所述子芯背面内联接口和子芯正面内联接口各自可以包括有数字接口和/或电源接口。
所述母芯背面内联接口可以通过形成于所述母芯背面连接层的穿硅过孔(TSV)或金属键合工艺，与所述集成电路子芯的子芯正面内联接口连接。
所述子芯背面外联接口通过形成于所述子芯背面连接层的穿硅过孔(TSV)或金属键合工艺，与又一集成电路子芯的子芯正面内联接口连接。
基于以上所述的集成电路母芯和集成电路子芯，本发明实施例还提供了一种集成电路组件，包括至少一个集成电路母芯、至少一个集成电路子芯；其中，
不同的集成电路母芯之间的位置关系包括：垂直堆叠和/或水平铺设；
不同的集成电路子芯之间的位置关系包括：垂直堆叠和/或水平铺设；
在第二集成电路母芯直接堆叠设置于第一集成电路母芯之上的情况下，所述第一集成电路母芯的母芯背面外联接口，与所述第二集成电路母芯的母芯正面外联接口连接；
在第一集成电路子芯直接堆叠设置于第一集成电路母芯之上的情况下，所述第一集成电路母芯的母芯内联接口，与所述第一集成电路子芯的子芯正面内联接口连接；
在第二集成电路子芯直接堆叠设置于第一集成电路子芯之上的情况下，所述第一集成电路子芯的子芯背面内联接口，与所述第二集成电路子芯的子芯正面内联接口连接。
本发明实施例中，两个芯片垂直堆叠是指该两个芯片在第一平面上的投影至少部分重叠，在垂直于所述第一平面的方向上堆叠并形成耦合连接。所述第一平面可以是与芯片的平面图平行。在至少两个芯片依次垂直堆叠时，可以形成堆叠结构，堆叠结构中的每一层对应于垂直堆叠中的一个芯片。两个芯片水平铺设则是指该两个芯片在第一平面上的投影不存在重叠，且该两个芯片位于堆叠结构中的同一层。这里的芯片包括集成电路子芯和/或集成电路母芯。
另外，本发明实施例对堆叠关系中的两个芯片的平面图面积大小关系并无具体限制。例如，第一集成电路母芯的平面图面积，可以大于、等于或小于堆叠于其上的集成电路母芯或集成电路子芯的平面图面积。又例如，第一集成电路子芯的平面图面积，大于、等于或小于堆叠于其上的集成电路子芯的平面图面积。
在设计和制造时，母芯的正面在上。在封装后，母芯的正面向下与外部底座连接。
根据实际需求组合，母芯、子芯和现有芯片中的每种芯片都可以有1个或多个，连接关系也可以任意堆叠组合。完成一个完整封装模块后，还可以通过POP工艺进行封装模块再堆叠。
基于以上的母芯结构，本发明实施例可以在智能母芯上以成熟制程低成本实现特定功能单元，另外还可以复用不同制程的芯片单元，使得芯片整体成本下降，可靠性提高，研发周期缩短，因为除CPU等数字单元外，其它智能子芯都可以继续延续现有成熟工艺，直接堆叠在智能母芯上，从而可以大大提高研发效率。另外，本发明实施例使得即使没有高制程的设备，也能通过智能母芯与多个智能之芯的堆叠，用低制程超越单一SOC高制程芯片的性能。
为了帮助更好的理解本发明实施例中的集成电路组件的结构，下面通过多个示例性结构进行说明。
图7所示的集成电路组件，包括一个集成电路母芯和多个集成电路子芯1～n，其中，集成电路母芯位于堆叠结构的最低层，其上依次堆叠有集成电路子芯1～n。其中，集成电路母芯可以通过其母芯内联接口连接至集成电路子芯1的子芯正面内联接口。相邻的子芯之间的连接方式则是低层子芯的子芯背面内联接口连接至上一层子芯的子芯正面内联接口。图7中各个芯片的位置关系都是垂直堆叠。
图8所示的集成电路组件，包括一个集成电路母芯、集成电路子芯1～2、以及其它芯片1～2。这里，其它芯片可以是现有技术的各种SOC芯片。图8中，集成电路母芯可以通过其母芯背面外联接口连接至其它芯片1～2；集成电路母芯可以通过其母芯内联接口连接至集成电路子芯1；集成电路子芯1可以通过其子芯背面内联接口连接至集成电路子芯2的子芯正面内联接口。图8中，集成电路子芯1～2和集成电路母芯之间的位置关系是垂直堆叠；其它芯片1和集成电路母芯之间的位置关系是垂直堆叠；其它芯片2和集成电路母芯之间的位置关系是垂直堆叠；集成电路子芯1、其它芯片1～2之间的位置关系是水平铺设。
图9所示的集成电路组件，包括集成电路母芯1～3，集成电路子芯1～3，其它芯片1～2。其中，集成电路母芯1可以通过其母芯背面外联接口连接至集成电路母芯2和3的母芯正面外联接口。集成电路母芯2通过其母芯内联接口连接至集成电路子芯1的子芯正面内联接口，以及，通过其母芯背面外联接口连接至其它芯片1。集成电路子芯1可以通过其子芯背面内联接口连接至集成电路子芯2的子芯正面内联接口。集成电路母芯3通过其母芯内联接口连接至集成电路子芯3的子芯正面内联接口，以及，通过其母芯背面外联接口连接至其它芯片2。
图10进一步给出了集成电路母芯(智能母芯)与多个集成电路子芯(智能子芯)、多个现有芯片之间连接的示例。其中，集成电路母芯通过金属植球或金属线连接至芯片底座。集成电路母芯的母芯正面外联接口包含有防静电保护电路和物理转换单元。集成电路母芯还包括母芯控制电路、总线连接与扩展电路、安全内核及缓存电路。上述电路与母芯背面外联接口、母芯内联接口、母芯正面外联接口连接。集成电路母芯内部靠近于集成电路母芯背面的一侧设置有母芯背面连接层(可穿孔连接层)，通过该母芯背面连接层中形成的穿孔，将母芯背面外联接口连接到现有芯片的芯片外联接口，和/或，将母芯内联接口连接到集成电路子芯的子芯正面内联接口。
另外，智能子芯包括有子芯控制电路、子芯背面内联接口和子芯背面连接层。子芯背面内联接口通过子芯背面连接层中形成的穿孔，连接至另一智能子芯的子芯正面内联接口。
本发明实施例中，母芯背面连接层中可以形成穿孔，孔内表面可以沉积铜金属，该孔延伸到母芯背面的表面，在母芯的背面表面可以再镀金属或植锡球。子芯正面内联接口可以直接与母芯背面镀的金属或锡球连接。
示例性的，所述母芯控制电路具体可以包括接口复用切换控制与接口安全控制电路。图11进一步给出了集成电路母芯(智能母芯)与多个集成电路子芯(智能子芯)、多个现有芯片之间连接的另一示例。其中，
所述接口复用切换控制与接口安全控制电路，分别与母芯正面外联接口、安全内核与缓存电路、控制器(或可编程控制器)、电源管理电路、总线连接与总线扩展电路连接。
所述接口复用切换控制与接口安全控制电路，由安全内核控制，用于实现对母芯正面外联接口、母芯背面外联接口和母芯内联接口的接口复用切换和通断进安全控制。
示例性的，本发明实施例的所述安全内核可以采用具备特定指令集的安全内核(典型的，如采用中国第一套自主指令集LoongArch)进行加密运算及安全控制。所述安全内核使用带自动加载随机噪声的指令体系，能够抗逻辑分析和DPA探测，采用低频自动抑制结构防止低频分析，采用抗打磨传感器和自毁装置防止芯片打磨探测，采用扰乱加密总线对加载指令和数据进行保护；其它安全内核内置的模块还包括内置存储器和加密协处理器。基于安全内核的控制电路能够实现安全的启动和运行。所述的安全内核还能够根据外部服务平台或终端中安全控制器发出的随机数和认证申请进行安全验证，作为安全控制条件对芯片外联接口和内联接口的接口复用切换和通断进安全控制。
本发明实施例中，集成电路子芯和母芯的各个内联接口均不需要配置防静电保护电路和物理转换单元。而现有芯片在其接口处通常配置PHY及防静电保护电路，如图11所示。
图12提供了本发明实施例的智能母芯与多个子芯及现有芯片连接的一种示例图，其中：
智能母芯101的母芯正面外联接口100，可以连接至芯片底座。
智能母芯101中形成有TSV半穿孔102，通过TSV半穿孔102，可以将母芯背面外联接口连接到外部芯片120的物理接口，和/或，将母芯内联接口连接到集成电路子芯118的子芯正面内联接口，如连接至智能子芯118正面内联接口的引脚107。
图12中，TSV半穿孔102在母芯背面连接层形成有TSV穿孔金属凸点103，通过TSV穿孔金属凸点103可以与母芯的金属分布连接层104形成连接。
智能母芯101和智能子芯118通过金属柱105和106形成金属键合。
智能子芯118中形成有TSV半穿孔108，通过TSV半穿孔108，可以将子芯背面外联接口连接到智能子芯119的子芯正面内联接口的引脚113。TSV半穿孔108在子芯背面连接层形成有TSV穿孔金属凸点109，通过TSV穿孔金属凸点109可以与子芯的金属分布连接层110形成连接。
智能子芯118和智能子芯119通过金属柱111和112形成金属键合。智能子芯119也包括有：TSV半穿孔114、子芯背面连接层的TSV穿孔金属凸点115、金属分布连接层116和用于金属键合用的金属柱117。
需要说明的是，在本文中，术语“包括”、“中包含”或者其任何其他变体意在涵盖非排他性的中包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上面结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，均属于本发明的保护之内。

Claims (13)

1.一种集成电路母芯，其特征在于，包括：位于所述集成电路母芯正面的母芯正面外联接口、与所述母芯正面外联接口连接的母芯控制电路、与母芯控制电路连接的背面接口，与背面接口连接的母芯背面连接层；
所述背面接口包括与母芯控制电路连接的总线连接与总线扩展电路，与所述总线连接与总线扩展电路连接的母芯背面外联接口，以及，与母芯控制电路连接母芯内联接口，其中，所述母芯正面外联接口和母芯背面外联接口均配置有防静电保护电路和数字信号到模拟信号的物理转换单元，所述母芯内联接口未配置所述防静电保护电路和物理转换单元；
所述母芯背面连接层是与所述母芯内联接口和母芯背面外联接口连接的可穿孔连接层，用于通过所形成的穿孔，将母芯背面外联接口连接到外部芯片的物理接口，和/或，将母芯内联接口连接到集成电路子芯的子芯正面内联接口。
2.根据权利要求1所述的集成电路母芯，其特征在于，
所述母芯内联接口包括有数字接口和/或电源接口。
3.根据权利要求1所述的集成电路母芯，其特征在于，
所述母芯正面外联接口和/或母芯背面外联接口，通过金属植球工艺或金属线连与外部芯片连接。
4.根据权利要求1所述的集成电路母芯，其特征在于，
所述母芯背面内联接口通过形成于所述母芯背面连接层的穿硅过孔TSV或金属键合工艺，与集成电路子芯的子芯正面内联接口连接。
5.根据权利要求1所述的集成电路母芯，其特征在于，
所述母芯控制电路包括有：
安全内核与缓存电路；
用于控制与所述母芯正面外联接口和/或母芯背面外联接口连接的接口复用切换和接口安全控制电路。
6.根据权利要求5所述的集成电路母芯，其特征在于，所述安全内核采用具备特定指令集进行加密运算和安全控制，其中，所述特定指令集为带自动加载随机噪声的指令体系；所述安全内核包括有低频自动抑制结构、抗打磨传感器和自毁装置、并采用扰乱加密总线对加载指令和数据进行保护。
7.根据权利要求5所述的集成电路母芯，其特征在于，
所述母芯背面外联接口通过总线连接与总线扩展电路连接至接口复用切换和接口安全控制电路；
所述母芯内联接口与母芯控制电路中的安全内核与缓存电路连接。
8.根据权利要求5所述的集成电路母芯，其特征在于，
所述母芯控制电路还包括有：
电源管理电路，用于对集成电路子芯和外部芯片进行电源管理。
9.一种集成电路组件，其特征在于，包括至少一个如权利要求1至7任一项所述的集成电路母芯和至少一个集成电路子芯；
其中，所述集成电路子芯包括：
位于所述集成电路子芯正面的子芯正面内联接口、与所述子芯内联接口连接的子芯控制电路、与子芯控制电路连接的子芯背面内联接口，与子芯背面内联接口连接的子芯背面连接层；
其中，所述子芯正面内联接口和子芯背面内联接口均未配置有防静电保护电路和数字信号到模拟信号的物理转换单元；
所述子芯正面内联接口，用于与另一集成电路子芯的子芯背面内联接口连接，或者，通过集成电路母芯的母芯背面连接层，与集成电路母芯的母芯内联接口连接；
所述子芯背面连接层是与所述子芯背面内联接口连接的可穿孔连接层，用于通过所形成的穿孔，将所述子芯背面内联接口连接到又一集成电路子芯的子芯正面内联接口；
所述集成电路组件中：
不同的集成电路母芯之间的位置关系包括：垂直堆叠和/或水平铺设；
不同的集成电路子芯之间的位置关系包括：垂直堆叠和/或水平铺设；
在第二集成电路母芯垂直堆叠于第一集成电路母芯之上的情况下，所述第一集成电路母芯的母芯背面外联接口，与所述第二集成电路母芯的母芯正面外联接口连接；
在第一集成电路子芯垂直堆叠于第一集成电路母芯之上的情况下，所述第一集成电路母芯的母芯内联接口，与所述第一集成电路子芯的子芯正面内联接口连接；
在第二集成电路子芯垂直堆叠于第一集成电路子芯之上的情况下，所述第一集成电路子芯的子芯背面内联接口，与所述第二集成电路子芯的子芯正面内联接口连接。
10.根据权利要求9所述的集成电路组件，其特征在于，
所述子芯背面内联接口和子芯正面内联接口包括有数字接口和/或电源接口。
11.根据权利要求9所述的集成电路组件，其特征在于，
所述母芯背面内联接口通过形成于所述母芯背面连接层的穿硅过孔TSV或金属键合工艺，与所述集成电路子芯的子芯正面内联接口连接。
12.根据权利要求9所述的集成电路组件，其特征在于，
所述子芯背面外联接口通过形成于所述子芯背面连接层的穿硅过孔TSV或金属键合工艺，与又一集成电路子芯的子芯正面内联接口连接。
13.根据权利要求9所述的集成电路组件，其特征在于，
第一集成电路母芯的平面图面积，大于、等于或小于堆叠于其上的集成电路母芯或集成电路子芯的平面图面积；
第一集成电路子芯的平面图面积，大于、等于或小于堆叠于其上的集成电路子芯的平面图面积。
CN202210286021.9A 2022-03-22 2022-03-22 一种集成电路母芯和集成电路组件 Pending CN116845042A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210286021.9A CN116845042A (zh) 2022-03-22 2022-03-22 一种集成电路母芯和集成电路组件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210286021.9A CN116845042A (zh) 2022-03-22 2022-03-22 一种集成电路母芯和集成电路组件

Publications (1)

Publication Number Publication Date
CN116845042A true CN116845042A (zh) 2023-10-03

Family

ID=88160376

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210286021.9A Pending CN116845042A (zh) 2022-03-22 2022-03-22 一种集成电路母芯和集成电路组件

Country Status (1)

Country Link
CN (1) CN116845042A (zh)

Similar Documents

Publication Publication Date Title
CN104851814B (zh) 集成电路封装件及其形成方法
KR101924388B1 (ko) 재배선 구조를 갖는 반도체 패키지
KR101073709B1 (ko) 장치, 칩 및 집적 회로 패키지
CN110021557B (zh) 半导体装置封装及相关方法
US20150091179A1 (en) Semiconductor device with via bar
US7972902B2 (en) Method of manufacturing a wafer including providing electrical conductors isolated from circuitry
US10784202B2 (en) High-density chip-to-chip interconnection with silicon bridge
TW201246499A (en) A multi-chip package having a substrate with a plurality of vertically embedded die and a process forming the same
KR20200033994A (ko) 모든 온도에 대해 휨이 적은 양면 팬-아웃 패키지
KR20120064186A (ko) 반도체 패키지 및 그 제조 방법
EP4024450A1 (en) Stacked chip package and terminal device
KR101780145B1 (ko) 시스템 온 칩 상의 컴포넌트 파티션 방법 및 이의 디바이스
US11942455B2 (en) Stacked semiconductor dies for semiconductor device assemblies
CN206259351U (zh) 电子设备
US20220052021A1 (en) Semiconductor assemblies with redistribution structures for die stack signal routing
CN113451260A (zh) 一种基于系统总线的三维芯片及其三维化方法
CN116845042A (zh) 一种集成电路母芯和集成电路组件
CN116845041A (zh) 一种集成电路子芯和集成电路组件
CN111146193B (zh) 半导体装置组合件和其制造方法
US20080164620A1 (en) Multi-chip package and method of fabricating the same
CN117116921A (zh) 一种集成电路母座
TWI647808B (zh) 無銲墊外扇晶粒堆疊結構及其製作方法
US20120007213A1 (en) Semiconductor chip and method for fabricating the same
US11876078B2 (en) Through-silicon via interconnection structure and methods for fabricating same
US20230069294A1 (en) Multi-die communications couplings using a single bridge die

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination