CN116779425A - 半导体结构及其制造方法 - Google Patents

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Abstract

本公开实施例涉及半导体领域，提供一种半导体结构及其制造方法，方法包括：提供包括多个阵列区以及位于相邻阵列区之间的外围区的基底；在基底表面形成多个第一图形掩膜层，每一第一图形掩膜层覆盖一阵列区，且第一图形掩膜层的边界延伸至外围区；形成填充第一图形掩膜层之间的间隙且覆盖第一图形掩膜层顶面的填充层；形成覆盖填充层的顶面的遮挡层，在沿垂直于基底表面的方向上，遮挡层的正投影与外围区的正投影重合；沿垂直于基底表面的方向刻蚀遮挡层暴露出的填充层，以暴露出第一图形掩膜层的顶面；以填充层暴露出的第一掩膜层作为刻蚀图案刻蚀基底，至少有利于改善半导体结构图形化工艺中的图形缺陷。

Description

半导体结构及其制造方法
技术领域
本公开实施例涉及半导体领域，特别涉及一种半导体结构及其制造方法。
背景技术
光刻(photolithography)技术是常用的一种图形化方法，是半导体制造工艺中最为关键的生产技术。随着半导体工艺节点的不断减小，自对准双重图形化(self-aligneddouble patterning，SADP)方法成为近年来受到青睐的一种图形化方法，该方法能够增加形成于基底上的图形的密度，进一步缩小相邻两个图形的间距(pitch)，从而使光刻工艺克服光刻分辨率的极限。
随着图形特征尺寸(critical dimension，CD)的不断缩小，自对准四重图形化(self-aligned quadruple patterning，SAQP)方法应运而生。自对准双重图形化方法在基底上所形成图形的密度是利用光刻工艺在基底上所形成图形的密度的两倍，即可以获得1/2最小间距(1/2pitch)，而自对准四重图形化方法在不改变目前光刻技术的前提下(即光刻窗口大小不变)，在基底上所形成图形的密度是利用光刻工艺在基底上所形成图形的密度的四倍，即可以获得1/4最小间距(1/4pitch)，从而可以极大地提高半导体集成电路的密度，缩小图形的特征尺寸，进而有利于器件性能的提高。
发明内容
本公开实施例提供一种半导体结构及其制造方法，至少有利于改善半导体结构图形化工艺中的图形缺陷。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构的制造方法，包括：提供基底，基底包括多个阵列区以及位于相邻阵列区之间的外围区；形成多个第一图形掩膜层，第一图形掩膜层位于基底表面，每一第一图形掩膜层覆盖一阵列区，且第一图形掩膜层的边界延伸至外围区；形成填充层，填充层填充第一图形掩膜层之间的间隙且覆盖第一图形掩膜层顶面；形成遮挡层，遮挡层覆盖填充层的顶面，在沿垂直于基底表面的方向上，遮挡层的正投影与外围区的正投影重合；沿垂直于基底表面的方向刻蚀遮挡层暴露出的填充层，以暴露出第一图形掩膜层的顶面；以填充层暴露出的第一掩膜层作为刻蚀图案刻蚀基底。
在一些实施例中，形成多个第一图形掩膜层，还包括：第一图形掩膜层在基底表面的正投影形状与阵列区在基底表面的正投影形状相同，且第一图形掩膜层的面积大于阵列区的面积。
在一些实施例中，第一图形掩膜层在垂直于基底表面的正投影的边界与对应的阵列区在垂直于基底表面的正投影的边界之间的距离为第一距离，相邻阵列区的边界之间的距离为第二距离，第一距离大于等于第二距离的1/3。
在一些实施例中，形成多个第一图形掩膜层还包括：相邻第一图形掩膜层的相互连接。
在一些实施例中，在形成多个第一图形掩膜层的同时，在相邻第一图形掩膜层之间形成第二图形掩膜层，第二图形掩膜层位于基底表面的外围区。
在一些实施例中，形成填充层的材料包括旋涂硬掩膜材料。
在一些实施例中，形成多个第一图形掩膜层，包括：形成多个第二图形层，第二图形层位于基底表面，每一第二图形层覆盖一阵列区且边界位于外围区，每一第二图形层包括沿第一方向延伸且沿第二方向排列的多个第二子图形；形成牺牲层，牺牲层填充第二子图形之间的间隙且覆盖第二子图形的顶面；形成多个第三图形层，第三图形层位于牺牲层顶面，每一第三图形层在基底表面的正投影与一第二图形层在基底表面的正投影重叠，每一第三图形层包括沿第三方向延伸且沿第四方向排列的多个第三子图形，第一方向与第三方向相交，且第二方向与第四方向相交；沿垂直于基底表面的方向，以第三图形层作为刻蚀图案刻蚀牺牲层和第二图形层，以使第二图形层被刻蚀为多个独立的第一子图形，多个第一子图形构成第一图形掩膜层。
在一些实施例中，形成多个第一图形掩膜层，包括：形成图形转移层，图形转移层覆盖基底表面；形成多个初始图形层，初始图形层位于图形转移层表面，每一初始图形层在基底表面的正投影覆盖一阵列区且边界位于外围区，每一初始图形层包括沿第一方向延伸且沿第二方向排列的多个子初始图形；形成侧墙层，侧墙层位于子初始图形的侧壁；形成牺牲层，牺牲层填充侧墙层之间的间隙；沿垂直于基底表面的方向刻蚀侧墙层以及侧墙层下方的图形转移层，或者，沿垂直于基底表面的方向刻蚀初始图形层和牺牲层以及初始图形层和牺牲层下方的图形转移层；以刻蚀后的图形转移层作为第一图形掩膜层。
在一些实施例中，形成遮挡层，包括：遮挡层的任一边界均与第一方向不平行。
根据本公开一些实施例，本公开实施例还提供一种半导体结构，包括：基底，基底包括多个阵列区以及位于相邻阵列区之间的外围区，基底的阵列区具有目标图案，目标图案采用上述实施例中提供的任一种半导体结构的制造方法形成。
本公开实施例提供的技术方案至少具有以下优点：
本公开实施例提供的半导体结构的制造方法，基底具有多个阵列区以及相邻阵列区之间的外围区，阵列区内可以具有阵列排布的存储单元，存储单元可以用于存储半导体集成电路中的数据，外围区内可以具有控制存储阵列的电路结构，电路结构可以把数据传输到指定的存储单元中进行储存以实现写入的操作，还可以把指定的存储单元中的数据传输到电路结构中以实现读取的操作。在基底上形成的多个第一图形掩膜层分别覆盖一阵列区，第一图形掩膜层可以用于定义字线、位线或者电容接触垫等的位置，其中，第一图形掩膜层的边界延伸至外围区，则后续形成填充层后，第一图形掩膜层的边界与外围区之间若产生填充过高或者填充不够的缺陷时，该缺陷的位置对应在外围区。接着再通过遮挡层覆盖填充层的表面时，遮挡层的位置与外围区正对，则基于遮挡层暴露出的填充层和第一图形掩膜层刻蚀基底的阵列区，可以避免填充层在第一图形掩膜层的边界处产生的缺陷被转移至基底上，从而保持最终刻蚀图形的精确度。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例提供的一种在基底上形成掩膜层、填充层和遮挡层的步骤对应的半导体结构示意图；
图2为本公开一实施例提供的一种基于掩膜层刻蚀基底的步骤对应的半导体结构示意图；
图3至图28为本公开一实施例提供的一种半导体结构的制造方法的各个步骤对应的结构示意图。
具体实施方式
半导体结构中基底通常包括阵列区和外围区，阵列区和外围区由于功能不同，在图形化的过程中，阵列区和外围区具有显著的图案密度以及高度上的差异。例如，参考图1，图1为本公开一实施例提供的一种在基底上形成掩膜层、填充层和遮挡层的步骤对应的半导体结构示意图，在基底100上形成与阵列区11的图案对应的掩膜层13之后，需要形成填充层14填充掩膜层13之间的间隙，然后形成遮挡层15覆盖填充层14的表面，且遮挡层15的位置与外围区12的位置对应，以将阵列区11暴露出来。由于阵列区11与外围区12的图案密度不同，则掩膜层13与外围区12的交界处会产生填充不满或者填充过高的缺陷。参考图2，图2为本公开一实施例提供的一种基于掩膜层刻蚀基底的步骤对应的半导体结构示意图，在基于掩膜层13的图案刻蚀基底10的阵列区11，以将目标图案转移至基底10的阵列区11时，由于外围区12与阵列区11的交界处图案密度存在差异，在进行曝光、刻蚀或研磨等工艺中，图形密集的区域和图形稀疏的区域会有不同程度反应的区别，从而导致工艺不均匀，例如刻蚀深度不够或者刻蚀深度过深，而在这些图案密度不均匀的区域之间的交界处也会出现一些图形失真的情况。
根据本公开一些实施例，本公开一实施例提供一种半导体结构的制造方法，至少有利于改善半导体结构图形化工艺中的图形缺陷。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
参考图3至图28为本公开另一实施例提供的一种半导体结构的制造方法的各个步骤对应的结构示意图，其中，图3至图5、图7、图9、图11、图13、图18、图20、图22至图24为半导体结构的局部俯视图，图6、图8、图10分别对应为图5、图7和图9沿AA1方向的剖面结构示意图，图12为图11沿BB1方向的剖面结构示意图，图14至图17为图13沿BB1方向的剖面结构示意图，图19和图21分别对应为图18和图20沿BB1方向的剖面结构示意图。以下将结合附图对本实施例提供的半导体结构的制造方法进行详细说明，具体如下：
半导体结构的制造方法，包括：
参考图3，提供基底100，基底100包括多个阵列区101以及位于相邻阵列区101之间的外围区102。
基底100的材料包括半导体材料，例如但不限于硅。在一些实施例中，基底100可以包括晶体硅衬底(例如晶圆)。在一些实施例中，基底100可以包括：基本半导体、化合物半导体或者合金半导体。例如，基本半导体包括锗(Ge)；化合物半导体包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、和/或III-V族半导体材料等；合金半导体包括硅锗(SiGe)、碳化硅锗、锗锡、硅锗锡、磷化镓砷、磷化镓铟、砷化镓铟、磷化铟镓砷、砷化铝铟、和/或砷化铝镓等。在一些实施例中，基底100还可以是绝缘体上硅结构、绝缘体上锗硅结构、绝缘体上锗结构或者其组合。
基底100的阵列区101内可以具有阵列排布的存储单元，存储单元可以用于存储半导体集成电路中的数据。
基底100的外围区102内可以具有控制存储阵列的电路结构，电路结构可以把数据传输到指定的存储单元中进行储存以实现写入的操作，还可以把指定的存储单元中的数据传输到电路结构中以实现读取的操作。
参考图4，形成多个第一图形掩膜层110，第一图形掩膜层110位于基底100表面，每一第一图形掩膜层110覆盖一阵列区101，且第一图形掩膜层110的边界延伸至外围区102。由于第一图形掩膜层110的边界延伸至外围区102，以此，若在后续工艺中形成填充层后，第一图形掩膜层110边界处即使产生高度差问题，对应的缺陷在基底100上的正投影位于阵列区101的外部，进而后续形成遮挡层后，缺陷位置会被遮挡层挡住，不会被传递至基底100的阵列区101上，从而保持阵列区101内的刻蚀图形完整。
在一些实施例中，第一图形掩膜层110的材料包括氮化硅、氮氧化硅、氮碳化硅或者氧化硅等。
在一些实施例中，第一图形掩膜层110的图案可以用于形成多个独立的柱状结构或者多个独立的孔洞，以用于形成电容接触垫或者位线接触结构等。
例如，形成多个第一图形掩膜层110可以包括：参考图5和图6，形成多个第二图形层210，第二图形层210位于基底100表面，每一第二图形层210覆盖一阵列区101且边界位于外围区102，每一第二图形层210包括沿第一方向X延伸且沿第二方向Y排列的多个第二子图形211。参考图7和图8，形成牺牲层230，牺牲层230填充第二子图形211之间的间隙且覆盖第二子图形211的顶面；形成多个第三图形层220，第三图形层220位于牺牲层230顶面，每一第三图形层220在基底100表面的正投影与一第二图形层210在基底100表面的正投影重叠，每一第三图形层220包括沿第三方向W延伸且沿第四方向N排列的多个第三子图形221，第一方向X与第三方向W相交，且第二方向Y与第四方向N相交。参考图9和图10，沿垂直于基底100表面的方向，以第三图形层220作为刻蚀图案刻蚀牺牲层230和第二图形层210，以使第二图形层210被刻蚀为多个独立的第一子图形231，多个第一子图形231构成第一图形掩膜层110。
也就是说，先在基底100上形成第一种图案的第二图形层210，第二图形层210包括沿第一方向X延伸且沿第二方向Y排列的多个第二子图形211；然后形成牺牲层230填充覆盖并填充第二子图形211之间的间隙之后，再形成第二种图案的第三图形层220，第三图形层220包括沿第三方向W延伸且沿第四方向N排列的多个第三子图形221；接着以第三图形层220的图案刻蚀第二图形层210，从而使第二图形层210的图案被刻蚀为多个独立的第一子图形231。以此，可以采用两次图案化的方式使第二图形层210被切割呈多个独立的柱状图案，进而以多个独立的第一子图形231作为第一图形掩膜层110刻蚀基底100时，可以在基底100上形成多个独立的柱状结构或者多个独立的孔洞。例如，当基于第一图形掩膜层110之间的间隙刻蚀基底100时，可以在基底100上形成多个独立的柱状结构，或者当刻蚀第一图形掩膜层110以及第一图形掩膜层110下方的基底100时，可以在基底100内形成多个独立的孔洞。
需要说明的是，在图5和图7中，以第一方向X与第四方向N相同，且第二方向Y与第三方向W相同为例进行说明，并不构成对第一方向X与第四方向N之间夹角的限定，也不构成对第二方向Y与第三方向W之间夹角的限定。在一些实施例中，第一方向与第四方向之间的夹角还可以是30°、60°或者80°等。在一些实施例中，第二方向与第三方向之间的夹角还可以是30°、60°或者80°等。
可以理解的是，第二图形层210中第二子图形211的数量可以根据实际需要进行调整，例如可以是10个、24个或者60个等。第三图形层220中的第三子图形221的数量可以根据实际需要进行调整，例如可以是14个、28个或者70个等。
第二图形层210和第三图形层220的材料均可以包括氧化硅、氮化硅、氮氧化硅或者碳氮化硅等。
牺牲层230的材料可以包括旋涂硬掩膜材料。
在一些实施例中，第一图形掩膜层110的图案可以用于形成多个条形结构或者多条沟槽，以用于形成字线或者位线等。
例如，形成多个第一图形掩膜层110可以包括：参考图11和图12，形成图形转移层310，图形转移层310覆盖基底100表面。参考图13和图14，形成多个初始图形层320，初始图形层320位于图形转移层310表面，每一初始图形层320在基底100表面的正投影覆盖一阵列区101且边界位于外围区102，每一初始图形层320包括沿第一方向X延伸且沿第二方向Y排列的多个子初始图形321。参考图15，形成侧墙层322，侧墙层322位于子初始图形321的侧壁；形成牺牲层323，牺牲层323填充侧墙层322之间的间隙。参考图16，沿垂直于基底100表面的方向刻蚀侧墙层322以及侧墙层322下方的图形转移层310，或者，参考图17，沿垂直于基底100表面的方向刻蚀初始图形层320和牺牲层323以及初始图形层320和牺牲层323下方的图形转移层310。参考图18和图19，或者参考图20和图21，以刻蚀后的图形转移层310作为第一图形掩膜层110。
也就是说，先在基底100上形成图形转移层310，再在图形转移层310上形成初始图形层320，并以初始图形层320作为轴心在初始图形层320的侧壁形成侧墙层322，以此侧墙层322对应的图案密度为初始图形层320的两倍，进一步再基于侧墙层322刻蚀图形转移层310时可以得到两倍图案密度的多条沟槽，或者基于初始图形层320和牺牲层323刻蚀图形转移层310时可以得到两倍图案密度的多个条形结构。如此，通过双重自对准的方式增大光刻工艺窗口的同时还可以提高图案密度。
在一些实施例中，还可以以侧墙层作为轴心，继续在侧墙层的侧壁形成子侧墙层，从而基于子侧墙层形成的图案刻蚀图形转移层，以获得四倍图案密度的多条沟槽或者多个条形结构，以进一步增加图案密度。
图形转移层310的材料可以包括非晶碳材料。
初始图形层320的材料和侧墙层322的材料均可以包括氧化硅、氮化硅、氮氧化硅或者氮碳化硅等。
牺牲层323的材料可以包括旋涂硬掩膜材料。
参考上述实施例中提供的形成第一图形掩膜层的方法，第一图形掩膜层还可以具有其他的图案，例如其他不规则排列的条状或者柱状图案，上述实施例中提供的第一图形掩膜层的图案并不构成对第一图形掩膜层的图案的限定。
在一些实施例中，形成的多个第一图形掩膜层110在基底100表面的正投影形状可以与阵列区101在基底100表面的正投影形状相同，且第一图形掩膜层110的面积大于阵列区101的面积。也就是说，第一图形掩膜层110在基底100表面的正投影形状基于阵列区101的形状等比例放大，如此可以针对阵列区101的区域范围扩大第一图形掩膜层110的覆盖面积，进而后续形成填充层后，在第一图形掩膜层110的边界处，填充层由于图案密度差异展现的缺陷自阵列区101向外围区102的方向转移，缺陷产生的高度差不会影响第一图形掩膜层110与阵列区101对应的图案。
在一些实施例中，多个第一图形掩膜层在基底表面的正投影形状也可以与阵列区在基底表面的正投影形状不同。
在一些实施例中，返回参考图4，第一图形掩膜层110在垂直于基底100表面的正投影的边界与对应的阵列区101在垂直于基底100表面的正投影的边界之间的距离为第一距离L1，相邻阵列区101的边界之间的距离为第二距离L2，第一距离L1大于等于第二距离L2的1/3。可以理解的是，第一图形掩膜层110在垂直于基底100表面的正投影的边界与对应的阵列区101在垂直于基底100表面的正投影的边界之间的距离需要足够大，才能满足后续形成填充层后，填充层在第一图形掩膜层110的边界处的缺陷不会与阵列区101的位置正对，以此避免后续基于第一图形掩膜层110刻蚀基底100时，第一图形掩膜层110的边界处的缺陷导致后续刻蚀图形出现失真的情况。
参考图22，形成多个第一图形掩膜层110还可以包括：相邻第一图形掩膜层110的相互连接。也就是说，多个第一图形掩膜层110对应的区域可以覆盖全部的阵列区101和外围区102，以此后续形成填充层后，相邻阵列区101之间图案密度差异可以进一步降低，以避免第一图形掩膜层110的边界处由于图案密度的差异造成的缺陷问题。
例如，参考图23，当第一图形掩膜层110包括多个沿第一方向X延伸且沿第二方向Y排列的第一子图形掩膜层111时，相邻第一图形掩膜层110中的第一子图形掩膜层111可以相互连接。如此，多个第一图形掩膜层110的图案相同时，可以采用同一光罩同时形成多个第一图形掩膜层110。
在一些实施例中，多个第一图形掩膜层的图案也可以不同。
在一些实施例中，参考图24，在形成多个第一图形掩膜层110的同时，可以在相邻第一图形掩膜层110之间形成第二图形掩膜层120，第二图形掩膜层120位于基底100表面的外围区102。如此，可以通过第二图形掩膜层120适当提高第一图形掩膜层110之间区域的图案密度，从而适当降低第一图形掩膜层110的图案密度与相邻第一图形掩膜层110之间区域的图案密度的差异，避免后续形成的填充层由于图案密度相差过大导致填充过高或者填充不满的问题，以此提高后续刻蚀图形的精确度。
在一些实施例中，第二图形掩膜层的图案可以与第一图形掩膜层的图案相同或者不同。例如，第二图形掩膜层可以包括多个第二子图形掩膜层，第二子图形掩膜层的形状可以与第一子图形掩膜层的形状相同或者不同。此外，第二子图形掩膜层的延伸方向可以与第一子图形掩膜层的延伸方向相同或者不同；第二子图形掩膜层的排列方向可以与第一子图形掩膜层的排列方向相同或者不同。在一些实施例中，第二图形掩膜层的图案密度可以与第一图形掩膜层的图案密度相同或者不同。
可以理解的是，第二图形掩膜层用于提高相邻第一图形掩膜层之间的区域的图案密度即可，不需要将第二图形掩膜层的图形转移至基底上，因此，第二图形掩膜层的图案可以根据实际填充层的填充情况进行设计。
在一些实施例中，在沿垂直于基底表面的方向上，所述第一图形掩膜层的厚度等于所述第二图形掩膜层的厚度相同。如此在后续形成填充层的过程中，填充层在填充第一图形掩膜层之间间隙时的应力可以与填充层在填充第二图形掩膜层之间间隙时的应力相当，避免第一图形掩膜层与第二图形掩膜层之间的高度差造成第一图形掩膜层的图案被损坏的状况。
参考图25，形成填充层130，填充层130填充第一图形掩膜层110之间的间隙且覆盖第一图形掩膜层110顶面；形成遮挡层140，遮挡层140覆盖填充层130的顶面，在沿垂直于基底100表面的方向上，遮挡层140的正投影与外围区102的正投影重合。参考图26，沿垂直于基底100表面的方向刻蚀遮挡层140暴露出的填充层130，以暴露出第一图形掩膜层110的顶面，即暴露出第一子图形掩膜层111的顶面。参考图27和图28，以填充层130暴露出的第一图形掩膜层110作为刻蚀图案刻蚀基底100，例如，参考图27，沿垂直于基底100表面的方向刻蚀填充层130以及填充层130下方的基底100，或者，参考图28，沿垂直于基底100表面的方向刻蚀第一图形掩膜层110以及第一图形掩膜层110下方的基底100。
填充层130的材料可以包括旋涂硬掩膜材料。
遮挡层140的材料可以包括光刻胶。
在一些实施例中，参考图9、图18和图20，当第一图形掩膜层110中包括沿第一方向X延伸的图形时，遮挡层140的任一边界均与第一方向X不平行。若遮挡层140的边界不与第一图形掩膜层110中的图形延伸方向相同时，遮挡层140仅对第一图形掩膜层110起切割作用，以定义第一图形掩膜层110中的图案转移至基底100的大小；若遮挡层140的边界与第一图形掩膜层110中的图形延伸方向相同时，则还需要控制遮挡层140的边界位置，因为遮挡层140的边界可能会遮挡一部分第一图形掩膜层110中的图案，进而导致最终刻蚀形成的图案尺寸发生变化的问题。同理，当第一图形掩膜层110中包括沿第二方向Y延伸的图形时，遮挡层140的任一边界均与第二方向Y不平行。
本公开实施例提供的半导体结构的制造方法，基底100具有多个阵列区101以及相邻阵列区101之间的外围区102，阵列区101内可以具有阵列排布的存储单元，存储单元可以用于存储半导体集成电路中的数据，外围区102内可以具有控制存储阵列的电路结构，电路结构可以把数据传输到指定的存储单元中进行储存以实现写入的操作，还可以把指定的存储单元中的数据传输到电路结构中以实现读取的操作。在基底100上形成的多个第一图形掩膜层110分别覆盖一阵列区101，第一图形掩膜层110可以用于定义字线、位线或者电容接触垫等的位置，其中，第一图形掩膜层110的边界延伸至外围区，则后续形成填充层130后，第一图形掩膜层110的边界与外围区102之间若产生填充过高或者填充不够的缺陷时，该缺陷的位置对应在外围区102。接着再通过遮挡层140覆盖填充层130的表面时，遮挡层140的位置与外围区102正对，则基于遮挡层140暴露出的填充层130和第一图形掩膜层110刻蚀基底100的阵列区101，可以避免填充层130在第一图形掩膜层110的边界处产生的缺陷被转移至基底100上，从而保持最终刻蚀图形的精确度。
根据本公开一些实施例，本公开实施例还提供一种半导体结构，包括：基底，基底包括多个阵列区以及位于相邻阵列区之间的外围区，基底的阵列区具有目标图案，目标图案采用上述实施例中提供的任一种半导体结构的制造方法形成。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。

Claims (10)

1.一种半导体结构的制造方法，其特征在于，包括：
提供基底，所述基底包括多个阵列区以及位于相邻所述阵列区之间的外围区；
形成多个第一图形掩膜层，所述第一图形掩膜层位于所述基底表面，每一所述第一图形掩膜层覆盖一所述阵列区，且所述第一图形掩膜层的边界延伸至所述外围区；
形成填充层，所述填充层填充所述第一图形掩膜层之间的间隙且覆盖所述第一图形掩膜层顶面；
形成遮挡层，所述遮挡层覆盖所述填充层的顶面，在沿垂直于所述基底表面的方向上，所述遮挡层的正投影与所述外围区的正投影重合；
沿垂直于所述基底表面的方向刻蚀所述遮挡层暴露出的所述填充层，以暴露出所述第一图形掩膜层的顶面；
以所述填充层暴露出的所述第一掩膜层作为刻蚀图案刻蚀所述基底。
2.根据权利要求1所述的半导体结构的制造方法，其特征在于，形成多个所述第一图形掩膜层，还包括：所述第一图形掩膜层在所述基底表面的正投影形状与所述阵列区在所述基底表面的正投影形状相同，且所述第一图形掩膜层的面积大于所述阵列区的面积。
3.根据权利要求2所述的半导体结构的制造方法，其特征在于，所述第一图形掩膜层在垂直于所述基底表面的正投影的边界与对应的所述阵列区在垂直于所述基底表面的正投影的边界之间的距离为第一距离，相邻所述阵列区的边界之间的距离为第二距离，所述第一距离大于等于所述第二距离的1/3。
4.根据权利要求1所述的半导体结构的制造方法，其特征在于，形成多个所述第一图形掩膜层还包括：相邻所述第一图形掩膜层的相互连接。
5.根据权利要求1所述的半导体结构的制造方法，其特征在于，在形成多个所述第一图形掩膜层的同时，在相邻所述第一图形掩膜层之间形成第二图形掩膜层，所述第二图形掩膜层位于所述基底表面的所述外围区。
6.根据权利要求1所述的半导体结构的制造方法，其特征在于，形成所述填充层的材料包括旋涂硬掩膜材料。
7.根据权利要求1所述的半导体结构的制造方法，其特征在于，形成多个所述第一图形掩膜层，包括：
形成多个第二图形层，所述第二图形层位于所述基底表面，每一所述第二图形层覆盖一所述阵列区且边界位于所述外围区，每一所述第二图形层包括沿第一方向延伸且沿第二方向排列的多个第二子图形；
形成牺牲层，所述牺牲层填充所述第二子图形之间的间隙且覆盖所述第二子图形的顶面；
形成多个第三图形层，所述第三图形层位于所述牺牲层顶面，每一所述第三图形层在所述基底表面的正投影与一所述第二图形层在所述基底表面的正投影重叠，每一所述第三图形层包括沿第三方向延伸且沿第四方向排列的多个第三子图形，所述第一方向与所述第三方向相交，且所述第二方向与所述第四方向相交；
沿垂直于所述基底表面的方向，以所述第三图形层作为刻蚀图案刻蚀所述牺牲层和所述第二图形层，以使所述第二图形层被刻蚀为多个独立的第一子图形，多个所述第一子图形构成所述第一图形掩膜层。
8.根据权利要求1所述的半导体结构的制造方法，其特征在于，形成多个所述第一图形掩膜层，包括：
形成图形转移层，所述图形转移层覆盖所述基底表面；
形成多个初始图形层，所述初始图形层位于所述图形转移层表面，每一所述初始图形层在所述基底表面的正投影覆盖一所述阵列区且边界位于所述外围区，每一所述初始图形层包括沿第一方向延伸且沿第二方向排列的多个子初始图形；
形成侧墙层，所述侧墙层位于所述子初始图形的侧壁；
形成牺牲层，所述牺牲层填充所述侧墙层之间的间隙；
沿垂直于所述基底表面的方向刻蚀所述侧墙层以及所述侧墙层下方的所述图形转移层，或者，沿垂直于所述基底表面的方向刻蚀所述初始图形层和所述牺牲层以及所述初始图形层和所述牺牲层下方的所述图形转移层；
以刻蚀后的所述图形转移层作为所述第一图形掩膜层。
9.根据权利要求7或8所述的半导体结构的制造方法，其特征在于，形成所述遮挡层，包括：
所述遮挡层的任一边界均与所述第一方向不平行。
10.一种半导体结构，其特征在于，包括：
基底，所述基底包括多个阵列区以及位于相邻所述阵列区之间的外围区，所述基底的阵列区具有刻蚀图案，所述刻蚀图案采用如权利要求1～9中任一种半导体结构的制造方法形成。
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