CN116762167A - 集成电路堆叠结构及其制作方法、电子设备 - Google Patents

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Abstract

本申请实施例提供一种集成电路堆叠结构及其制作方法、电子设备，涉及半导体技术领域，可以解决因第一集成电路器件和/或第二集成电路器件的翘曲度较大，或者多个焊料的共面性较差，导致的第一导电层和第二导电层未电连接的问题。该集成电路堆叠结构的制作方法包括：在暴露于第一集成电路器件表面的第一导电层上形成焊料；在暴露于第二集成电路器件表面的第二导电层上形成凸起；加热所述焊料和所述凸起，将所述第一集成电路器件与所述第二集成电路器件耦接在一起；其中，所述凸起插入所述焊料内部。

Description

集成电路堆叠结构及其制作方法、电子设备 技术领域
本申请涉及半导体技术领域，尤其涉及一种集成电路堆叠结构及其制作方法、电子设备。
背景技术
目前，堆叠结构在各个领域的应用极为广泛，以堆叠结构应用于半导体技术领域，用于实现在厚度方向上对多个芯片进行堆叠为例，现有技术中，集成电路堆叠结构中的两个芯片在互连时，如图1所示，第一芯片10包括第一基底10a、设置在第一基底10a上的第一导电层11和设置在第一导电层11上的第一钝化层12，第一钝化层12包括第一开口部，第一导电层11的至少部分露出于第一开口部。第二芯片20包括第二基底20a、设置在第二基底20a上的第二导电层21和设置在第二导电层21上的第二钝化层22，第二钝化层22包括第二开口部，第二导电层21的至少部分露出于第二开口部。第一芯片10和第二芯片20在互连时，在暴露于第一芯片10表面的第一导电层11上形成焊料13，焊料13与第一导电层11电连接。在暴露于第二芯片20表面的第二导电层21上形成凸点下金属层(under bump metallurgy，UBM)23，凸点下金属层23与第二导电层21电连接。通过将多个焊料13和多个凸点下金属层23一一对应焊接在一起，从而可以实现第一芯片10和第二芯片20之间的互连，在焊料13和凸点下金属层23焊接时，焊料13的下表面和凸点下金属层23的上表面接触。此外，第一芯片10和第二芯片20之间可以填充缓冲材料30。
然而，采用现有技术提供的方法实现第一芯片10和第二芯片20的互连时，若第一芯片10和/或第二芯片20的翘曲度(warpage)较大，或者，多个焊料13的共面性(coplanarity，COP)较差，即多个焊料13靠近第二芯片20的表面到第一基底10a的距离的差异较大(图1中仅示意出一个焊球)，则在将多个焊料13和多个凸点下金属层23一一对应焊接时，可能会出现部分焊料13和凸点下金属层23未接触(non-touch)的情况，从而导致第一导电层11和第二导电层12未电连接，进而导致第一芯片10和第二芯片20的互连失效。
发明内容
本申请的实施例提供一种集成电路堆叠结构及其制作方法、电子设备，可以解决因第一集成电路器件和/或第二集成电路器件的翘曲度较大，或者多个焊料的共面性较差，导致的第一导电层和第二导电层未电连接的问题。
为达到上述目的，本申请采用如下技术方案：
第一方面，提供一种集成电路堆叠结构的制作方法，该集成电路堆叠结构的制作方法包括：首先，在暴露于第一集成电路器件表面的第一导电层上形成焊料；接下来，在暴露于第二集成电路器件表面的第二导电层上形成凸起；接下来，加热焊料和凸起，将第一集成电路器件与第二集成电路器件耦接在一起；其中，凸起插入焊料内部。在第一集成电路器件和第二集成电路器件耦接在一起时，由于凸起插入焊料内部，而这种插入式结构可 以兼容更大的翘曲度和共平面性的影响，因此即使第一集成电路器件和/或第二集成电路器件的翘曲度较大，或者，多个焊料的共平面性较差，也可以确保焊料和凸起焊接在一起，从而可以确保第一导电层和第二导电层的电连接，进而确保第一集成电路器件和第二集成电路器件耦接在一起。基于此，本申请实施例中，凸起插入焊料内部，可以大大降低翘曲度和共平面性导致的第一导电层和第二导电层未电连接在风险。这样一来，本申请实施例提供的集成电路堆叠结构的制作方法可以应用于大尺寸部件(例如芯片)、相邻两个焊料的中心之间的间距较小的两个部件(例如芯片)之间的互连。
在此基础上，由于凸起插入焊料内部，插入时凸起会刺破焊料的表面，增大焊料和凸起的接触面积，因此可以降低助焊剂的量不足或焊料的表面氧化导致的焊料与凸起未完全润湿的风险，也可以降低枕头形焊点。
此外，在焊接过程中，凸起插入焊料内部，焊料和凸起润湿后，由于焊料包裹凸起，因而凸起可以阻挡焊料的流动，从而可以避免相邻两个焊料流动后连接，导致的短路的风险。另外，第一集成电路器件和第二集成电路器件在耦接时，由于凸起插入焊料内，若凸起和焊料未正准，有一定的偏移，则凸起和焊料在润湿产生的力的作用下焊料会带动第一集成电路器件(例如第一芯片)移动，和/或，凸起会带动第二集成电路器件(例如第二芯片)移动，从而使得凸起和焊料对准，因此凸起和焊料在焊接时具有自对准效应。
在一种可能的实施方式中，加热焊料和凸起，包括：先将焊料和凸起接触；接下来，加热焊料和凸起，焊料熔融后包裹凸起的至少部分。考虑到在凸块尺寸较小的情况下，在加热前将凸块直接插入焊料中，工艺上可能难以实现，因此可以先将焊料和凸起接触，再加热焊料和凸起，这样焊料熔融后，由于表面张力的原因，焊料会包裹凸起，从而使得凸起插入焊料内部。
在一种可能的实施方式中，在暴露于第二集成电路器件表面的第二导电层上形成凸起之后，加热焊料和凸起之前，上述制作方法还包括：将形成有焊料的第一集成电路器件移动至形成有凸起的第二集成电路器件的上方，使焊料位于凸起的上方。由于焊料位于凸起的上方，因此焊料熔融后会向下流动，从而可以将凸起包裹起来。
在一种可能的实施方式中，凸起的形状为锥状、柱状或台状。示例的，凸起的形状为圆锥状、圆柱状或圆台状。在凸起的形状为锥状、柱状或台状的情况下，便于凸起和焊料焊接时，凸起插入焊料内部。
在一种可能的实施方式中，第一集成电路器件包括设置于第一导电层上的第一钝化层；第一钝化层包括第一开口部，第一导电层的至少部分位于第一开口部；和/或，第二集成电路器件包括设置于第二导电层上的第二钝化层；第二钝化层包括第二开口部，第二导电层的至少部分位于第二开口部。此处，第一钝化层可以起到将相邻第一导电层进行电学隔离的作用，第二钝化层可以起到将相邻第二导电层进行电学隔离的作用。
在一种可能的实施方式中，第二钝化层的上表面到第二导电层的上表面的距离大于或等于凸起的高度与凸起的下表面到第二导电层的上表面的距离之和。这样一来，第二钝化层的第二开口部形成一个空腔结构，由于凸起位于该空腔结构内，因而在焊料和凸起焊接时，可以避免焊料溅射或溢出，导致相邻两个焊料电连接，从而提高焊料和凸 起的焊接良率。
在一种可能的实施方式中，在暴露于第二集成电路器件表面的第二导电层上形成凸起之前，上述制作方法还包括：在暴露于第二集成电路器件表面的第二导电层上形成导电底座；其中，导电底座的润湿性比凸起的润湿性差，凸起在导电底座上的投影位于导电底座的边界内。由于导电底座的润湿性比凸起的润湿性差，因而在焊料与凸起焊接时，导电底座可以抑制焊料流动，因此可以避免爬锡现象，这样一来，避免了相邻两个焊料接触导致的短路现象。
在一种可能的实施方式中，导电底座的材料包括惰性金属。在导电底座的材料包括惰性金属的情况下，在刻蚀过程中，惰性金属不受刻蚀的影响或者受刻蚀的影响较小，因此经过刻蚀工艺后，导电底座的尺寸不变，或者，相对于凸起收缩的较小，而凸起在刻蚀时尺寸会减小，这样一来，凸起在导电底座上的投影位于导电底座的边界内。
在一种可能的实施方式中，在暴露于第二集成电路器件表面的第二导电层上形成凸起之后，加热焊料和凸起，将第一集成电路器件与第二集成电路器件耦接在一起之前，上述制作方法还包括：在凸起上形成保护层；保护层覆盖凸起的至少部分表面。由于凸起上形成有保护层，保护层可以防止凸起的表面被氧化，因此在凸起和焊料焊接时，可以省去对凸起的表面进行去氧化处理的工序，从而可以简化集成电路堆叠结构的制作方法，降低生产成本。
在一种可能的实施方式中，保护层的材料包括惰性金属。在保护层的材料包括惰性金属的情况下，在刻蚀过程中，惰性金属不受刻蚀的影响或者受刻蚀的影响较小，因此经过刻蚀工艺后，保护层的尺寸不变，或者，保护层相对于凸起收缩的较小。
在一种可能的实施方式中，在暴露于第一集成电路器件表面的第一导电层上形成焊料之前，上述制作方法还包括：在暴露于第一集成电路器件表面的第一导电层上形成金属柱；金属柱和焊料电连接。此处，设置金属柱可以增加与凸起电连接的部分的尺寸，便于焊料和凸起焊接。
在一种可能的实施方式中，加热焊料和凸起，将第一集成电路器件与第二集成电路器件耦接在一起之后，上述制作方法还包括：在第一集成电路器件和第二集成电路器件之间填充缓冲材料。此处，填充缓冲材料可以增强集成电路堆叠结构的强度和可靠性。
在一种可能的实施方式中，第一集成电路器件可以为第一芯片，第二集成电路器件可以为第二芯片；或者，第一集成电路器件和第二集成电路器件中一个为第一芯片，另一个为封装基板；或者，第一集成电路器件和第二集成电路器件中一个为封装基板，另一个为PCB。
第二方面，提供一种集成电路堆叠结构，该集成电路堆叠结构包括：第一集成电路器件、第二集成电路器件和焊球；第一集成电路器件包括暴露于第一集成电路器件表面的第一导电部；第二集成电路器件包括暴露于第二集成电路器件表面的第二导电部；焊球设置于第一集成电路器件和第二集成电路器件之间，焊球分别与第一导电部和第二导电部接触，焊球内部遍布有导电的金属间化合物。由于焊球内部遍布有导电的金属间化合物，也就是说焊球的材料整体上都包括金属间化合物，因此集成电路堆叠结构的性能更稳定。
在一种可能的实施方式中，第一集成电路器件为第一芯片，第二集成电路器件为第二芯片；或者，第一集成电路器件和第二集成电路器件中一个为第一芯片，另一个为封装基板；或者，第一集成电路器件和第二集成电路器件中一个为封装基板，另一个为印刷电路板。
在一种可能的实施方式中，第一导电部包括第一导电层以及设置在第一导电层靠近第二集成电路器件一侧的金属柱。可以参考上述第一方面中关于金属柱的技术效果的描述，此处不再赘述。
在一种可能的实施方式中，第二导电部包括第二导电层以及设置在第二导电层靠近第一集成电路器件一侧的导电底座。可以参考上述第一方面中关于导电底座的技术效果的描述，此处不再赘述。
在一种可能的实施方式中，导电底座的材料包括惰性金属。可以参考上述第一方面中关于导电底座的材料包括惰性金属的技术效果的描述，此处不再赘述。
在一种可能的实施方式中，集成电路堆叠结构还包括设置在焊球内部的保护层。可以参考上述第一方面中关于保护层的技术效果的描述，此处不再赘述。
在一种可能的实施方式中，保护层的材料包括惰性金属。可以参考上述第一方面中关于保护层的材料包括惰性金属的技术效果的描述，此处不再赘述。
在一种可能的实施方式中，集成电路堆叠结构还包括：填充在第一集成电路器件和第二集成电路器件之间的缓冲材料。可以参考上述第一方面中关于缓冲材料的技术效果的描述，此处不再赘述。
在一种可能的实施方式中，第一集成电路器件还包括：设置在第一导电部靠近第二集成电路器件一侧的第一钝化层；第一钝化层包括第一开口部，第一导电部的至少部分位于第一开口部；和/或，第二集成电路器件还包括：设置在第二导电部靠近第一集成电路器件一侧的第二钝化层；第二钝化层包括第二开口部，第二导电层的至少部分位于第二开口部。可以参考上述第一方面中关于第一钝化层和第二钝化层的技术效果的描述，此处不再赘述。
第三方面，提供一种电子设备，包括壳体和第二方面提供的集成电路堆叠结构。由于电子设备具有与第二方面提供的集成电路堆叠结构相同的技术效果，因而此处不再赘述。
附图说明
图1为现有技术提供的一种芯片堆叠结构的制作过程中的结构示意图；
图2为本申请的实施例提供的一种电子设备的结构示意图；
图3为本申请的实施例提供的一种集成电路堆叠结构的结构示意图；
图4为本申请的实施例提供的一种集成电路堆叠结构的制作方法的流程示意图；
图5a为本申请的实施例提供的一种集成电路堆叠结构的制作过程中的结构示意图；
图5b为本申请的另一实施例提供的一种集成电路堆叠结构的制作过程中的结构示意图；
图5c为本申请的又一实施例提供的一种集成电路堆叠结构的制作过程中的结构示意图；
图5d为本申请的又一实施例提供的一种集成电路堆叠结构的制作过程中的结构示意图；
图5e为本申请的又一实施例提供的一种集成电路堆叠结构的制作过程中的结构示意图；
图6为现有技术提供的一种芯片堆叠结构的结构示意图；
图7为本申请的实施例提供的一种芯片堆叠结构的制作方法的流程示意图；
图8a为本申请的实施例提供的一种芯片堆叠结构的制作过程中的结构示意图；
图8b为本申请的另一实施例提供的一种芯片堆叠结构的制作过程中的结构示意图；
图8c为本申请的又一实施例提供的一种芯片堆叠结构的制作过程中的结构示意图；
图9a为本申请的实施例提供的一种芯片堆叠结构的结构示意图；
图9b为本申请的另一实施例提供的一种芯片堆叠结构的结构示意图；
图10a为本申请的又一实施例提供的一种芯片堆叠结构的制作过程中的结构示意图；
图10b为本申请的又一实施例提供的一种芯片堆叠结构的结构示意图；
图11a为本申请的又一实施例提供的一种芯片堆叠结构的制作过程中的结构示意图；
图11b为本申请的又一实施例提供的一种芯片堆叠结构的制作过程中的结构示意图；
图12为本申请的又一实施例提供的一种芯片堆叠结构的结构示意图；
图13为本申请的又一实施例提供的一种芯片堆叠结构的制作过程中的结构示意图；
图14为本申请的又一实施例提供的一种芯片堆叠结构的制作过程中的结构示意图；
图15为本申请的又一实施例提供的一种芯片堆叠结构的结构示意图。
附图标记：
01-电子设备；02-集成电路堆叠结构；1-芯片封装结构；2-第一连接件；3-芯片堆叠结构；4-封装基板；5-第二连接件；6-第三连接件；10-第一芯片；10a-第一基底；11-第一导电层；12-第一钝化层；13-焊料；14-第一种子层；15-第一光刻胶层；16-金属柱；20-第二芯片；20a-第二基底；20b-硅通孔；21-第二导电层；22-第二钝化层；23-凸点下金属层；24-凸起；25-第二种子层；26-第二光刻胶层；27-导电底座；28-保护层；30-缓冲材料；40-焊球；41-连接层；100-第一导电部；200-第二导电部；300-第一集成电路器件；400-第二集成电路器件。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。
以下，术语“第一”、“第二”等仅用于描述方便，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征 可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本申请实施例中，除非另有明确的规定和限定，术语“电连接”可以是直接的电性连接，也可以通过中间媒介间接的电性连接。
在本申请实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或“例如”等词旨在以具体方式呈现相关概念。
在本申请实施例中，“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。
在本申请实施例中，例如上、下、左、右、前和后等用于解释本申请中不同部件的结构和运动的方向指示是相对的。当部件处于图中所示的位置时，这些指示是恰当的。但是，如果元件位置的说明发生变化，那么这些方向指示也将会相应地发生变化。
本申请实施例提供一种电子设备，该电子设备可以包括CMOS(complementary metal oxide semiconductor，互补金属氧化物半导体)图像传感器、NAND闪存、高带宽存储器(high bandwidth memory，HBM)、手机(mobile phone)、平板电脑(pad)、电视、智能穿戴产品(例如，智能手表、智能手环)、虚拟现实(virtual reality，VR)终端设备、增强现实(augmented reality，AR)终端设备等电子产品。本申请实施例对上述电子设备的具体形式不做特殊限制。
在一些示例中，如图2所示，上述电子设备01可以包括芯片封装结构1和印刷电路板(printed circuit board，PCB)，芯片封装结构1和PCB电连接。电子设备01还可以包括多个连接件，为了便于和其它连接件区分开，此处称为第一连接件2，芯片封装结构1可以通过多个第一连接件2与PCB电连接。
此处，芯片封装结构1例如可以采用集成扇出型(integrated fan out，InFO)封装方式，也可以采用裸芯片和晶圆封装在基板(chip on wafer on substrate，CoWoS)上的封装方式，当然还可以采用嵌入式多芯片互连桥接(embedded multi-die interconnect bridge，EMIB)的封装方式。
如图2所示，芯片封装结构1可以包括第一芯片10和封装基板4，第一芯片10与封装基板4电连接。芯片封装结构1还可以包括多个连接件，为了便于和其它连接件区分开，此处称为第二连接件5，第一芯片10可以通过多个第二连接件5与封装基板4电连接。
应当理解到，上述芯片封装结构1通过多个第一连接件2与PCB电连接，即指上述芯片封装结构1中的封装基板4通过多个第一连接件2与PCB电连接。
上述芯片封装结构1可以包括一个芯片，例如第一芯片10；也可以包括多个芯片。在芯片封装结构1包括多个芯片的情况下，在一些示例中，多个芯片不采用堆叠结构，即每个芯片都通过第二连接件5与封装基板4电连接；在另一些示例中，多个芯片依 次堆叠在一起，即上述芯片封装结构1包括芯片堆叠结构3，芯片堆叠结构3包括依次堆叠的多个芯片，图2以芯片堆叠结构3包括两个芯片，第一芯片10和第二芯片20为例进行示意。应当理解到，芯片堆叠结构3包括但不限于第一芯片10和第二芯片20，还可以包括第三芯片、第四芯片等。在芯片封装结构1包括多个芯片的情况下，采用芯片堆叠结构3可以实现在厚度方向上对多个芯片进行堆叠，极大地提高封装的集成度，具有显著的收益。
在芯片封装结构1包括芯片堆叠结构3的情况下，芯片封装结构1还可以包括连接件，为了便于和其它连接件区分开，此处称为第三连接件6，相邻两个芯片例如第一芯片10和第二芯片20之间可以通过第三连接件6电连接在一起。
需要说明的是，本申请实施例中的芯片可以是形成有功能层，例如金属层、介质层或电路结构的晶圆(wafer)，也可以是裸芯片(也可以称为晶粒或颗粒)(die)。可以理解的是，对晶圆进行切割得到的是裸芯片。基于此，在一些实施例中，上述芯片堆叠结构3中的多个芯片可以均为裸芯片。在另一些实施例中，上述芯片堆叠结构3中的多个芯片可以均为晶圆。在又一些实施例中，上述芯片堆叠结构3中的多个芯片可以是部分芯片为晶圆，部分芯片为裸芯片。在某些场合下，所述的芯片也可以是将裸芯片进行封装后得到的封装后的芯片。
此处，本申请实施例中任意一个芯片均包括基底(substrate)以及设置于基底上的功能层，例如电路结构，电路结构在工作的过程中可以使得芯片实现其自身的功能，例如逻辑计算功能或者存储功能等。在芯片中上述电路结构远离基底一侧的表面称为芯片的有源面，基底远离电路结构一侧的表面称为芯片的无源面或背面。
其中，基底的材料例如可以包括硅(Si)、锗(Ge)、氮化镓(GaN)、砷化鎵(GaAs)或其它半导体材料中的一种或多种。此外，基底的材料例如还可以为玻璃(glass)、有机材料等。
此外，上述的芯片可以是存储芯片、逻辑芯片或其它任何功能的芯片。另外，在芯片封装结构1包括芯片堆叠结构3的情况下，上述芯片堆叠结构3中的多个芯片可以是同一类型芯片，例如均为存储芯片；也可以是不同类型芯片，例如芯片堆叠结构3包括存储芯片和逻辑芯片。基于此，本申请实施例提供的芯片堆叠结构3可以实现同类或不同类芯片之间的集成。
需要说明的是，在芯片封装结构1包括芯片堆叠结构3的情况下，下文中是以芯片堆叠结构3包括第一芯片10和第二芯片20为例，对芯片堆叠结构3以及芯片堆叠结构3的制作方法进行示例性介绍。在芯片堆叠结构3包括三个以及三个以上芯片时，任意两个芯片之间的结构以及制作方法可以参考第一芯片10和第二芯片20。
基于上述，上述电子设备01还可以包括壳体，电子设备01中除壳体以外的其它结构，可以设置于壳体内。
本申请实施例提供一种集成电路堆叠结构，该集成电路堆叠结构可以应用于上述的电子设备中，如图3所示，集成电路堆叠结构02包括第一集成电路器件300；第一集成电路器件300包括第一基底10a和设置在第一基底10a上的第一导电部100，第一导电部100暴露于第一集成电路器件300表面。
此处，第一导电部100可以部分暴露于第一集成电路器件300表面，也可以全部 暴露于第一集成电路器件300表面。
此外，第一集成电路器件300除包括第一基底10a和第一导电部100外，还可以包括其他结构。
请继续参考图3，上述集成电路堆叠结构02还包括第二集成电路器件400；第二集成电路器件400包括第二基底20a和设置在第二基底20a上的第二导电部200，第二导电部200露出于第二集成电路器件400表面。
此处，第二导电部200可以部分暴露于第二集成电路器件400表面，也可以全部暴露于第二集成电路器件400表面。
此外，第二集成电路器件400包括第二基底20a和第二导电部200外，还可以包括其他结构。
请继续参考图3，上述集成电路堆叠结构02还包括焊球40，设置于第一集成电路器件300和第二集成电路器件400之间，焊球40分别与第一导电部100和第二导电部200接触，焊球40内部遍布有导电的金属间化合物。
需要说明的是，在本申请中，“焊球40内部遍布有导电的金属间化合物”包括两种情况：第一种，焊球40的材料只包括金属间化合物；第二种，在焊球40的整体材料包括金属间化合物，即焊球40的各个位置处的材料包括金属间化合物的基础上，焊球40的材料还包括除金属间化合物以外的其它材料。
图3中以第一导电部100为第一导电层11，第二导电部200为第二导电层21为例。
需要说明的是，现有技术中提到的“焊球”的材料通常为包含锡的一些合金，例如锡银合金、锡银铜合金等，而本申请实施例中的焊球40与现有技术中的焊球不同，本申请实施例中的焊球40的材料包括金属间化合物。
此外，在本申请中，“焊球”只是沿用习惯称谓，在实际产品中，焊球40不一定是球形的。
在一些示例中，上述第一集成电路器件300为第一芯片10，上述第二集成电路器件400为第二芯片20，焊球40为上述的第三连接件6。在第一集成电路器件300为第一芯片10，第二集成电路器件400为第二芯片20的情况下，上述集成电路堆叠结构02也可以称为芯片堆叠结构3。
在另一些示例中，上述第一集成电路器件300和上述第二集成电路器件400中的一个为第一芯片10，另一个为封装基板4，焊球40为上述的第二连接件5。此处，可以是第一集成电路器件300为第一芯片10，第二集成电路器件400为封装基板4；也可以是第一集成电路器件300为封装基板4，第二集成电路器件400为第一芯片10。
在又一些示例中，上述第一集成电路器件300和上述第二集成电路器件400中的一个为封装基板4，另一个为PCB，焊球40为上述的第一连接件2。此处，可以是第一集成电路器件300为封装基板4，第二集成电路器件400为PCB；也可以是第一集成电路器件300为PCB，第二集成电路器件400为封装基板4。
需要说明的是，上述集成电路堆叠结构02包括但不限于应用于芯片领域，还可以应用于其它领域，用于实现第一集成电路器件300和第二集成电路器件400的互连，也就是说，第一集成电路器件300和第二集成电路器件400包括但不限于为芯片、封 装基板或PCB，还可以是其它结构，例如，第一集成电路器件300为第一电路板，第二集成电路器件300为第二电路板。
本申请实施例还提供一种集成电路堆叠结构的制作方法，可以用于制作上述的集成电路堆叠结构02，例如用于制作如图3所示的集成电路堆叠结构02，如图4所示，集成电路堆叠结构的制作方法包括：
S10、如图5a所示，提供第一集成电路器件300，第一集成电路器件300包括第一基底10a和形成在第一基底10a上的第一导电层11；其中，第一导电层11暴露于第一集成电路器件300表面。
可以理解的是，第一集成电路器件300除包括第一基底10a和第一导电层11外，还可以包括其他结构例如电路结构等，此处不再赘述。
需要说明的是，第一集成电路器件300例如可以为第一芯片10、封装基板4或电路板例如印刷电路板等。
此处，在第一集成电路器件300为第一芯片10的情况下，可以在第一芯片10的有源面形成第一导电层11，也可以在第一芯片10的无源面，即背面形成第一导电层11。
在第一芯片10的无源面形成第一导电层11的情况下，可以在第一芯片10的第一基底10a上形成硅通孔(through silicon via，TSV)，第一导电层11通过TSV与第一芯片10的电路结构电连接。
在一些示例中，硅通孔可以由绝缘层、阻挡层、种子层以及导电填充物组成。此处，绝缘层可以为无机绝缘层，也可以为有机绝缘层。绝缘层的材料包括但不限于二氧化硅(SiO 2)、苯并环丁烯(benzo cyclo butene，BCB)、聚酰亚胺(polyimide，PI)、聚对苯撑苯并二恶唑(poly-p-phenylene benzobisoxazole，PBO)等。阻挡层的材料包括钛(Ti)、钽(Ta)、氮化钛(TiN)、镍(Ni)、钴(Co)、钨(W)或相关合金中的一种或多种。种子层的材料包括铜(Cu)、Ti、Ta、Ni、Co、W、铝(Al)或相关合金中的一种或多种。导电填充物的材料包括Cu、Co、Ni、W、石墨烯或其它导电材料中的一种或多种。
此外，第一导电层11可以为金属焊盘(pad)；也可以为暴露于第一集成电路器件300表面的一层金属层。比如在具有多层金属布线结构的重新布线层(也可以称为重布线层或再布线层)(redistribution layer，RDL)中，第一导电层11可以是重新布线层的暴露于第一集成电路器件300表面的一层或多层金属层。
上述重新布线层包括金属层和绝缘层。金属层的材料例如可以包括铜、铝、镍、金、银、钛中的一种或多种导电材料。绝缘层的材料例如可以包括氧化硅、氮化硅、氮氧化硅、硅胶、聚酰亚胺中的一种或多种。
另外，第一导电层11的数量可以根据需要进行设置，可以在第一基底10a上形成一个或同时形成多个第一导电层11。
在一些示例中，第一导电层11的厚度a的范围为5μm～7μm。例如，第一导电层11的厚度a可以为5μm、6μm或7μm。
在一些示例中，在第一集成电路器件300为第一芯片10的情况下，在步骤S10之前，集成电路堆叠结构的制作方法还包括：对第一芯片10进行研磨减薄。减薄后第一 芯片10的厚度可以根据产品要求和工艺制程的要求而定。
需要说明的是，在本申请实施例中，在第一集成电路器件300为第一芯片10的情况下，第一芯片10可以是晶圆，也可以是裸芯片。
S11、如图5b所示，在暴露于第一集成电路器件300表面的第一导电层11上形成焊料13；焊料13与第一导电层11电连接。
此处，焊料13可以为单层结构，也可以为多层结构。在此基础上，焊料13的材料例如可以包括锡(Sn)和/或铟(In)，还可以包括Ag(银)、金(Au)、铜、Bi(铋)、镍中的一种或多种。例如，焊料13的材料包括锡银(SnAg)合金。又例如，焊料13包括层叠设置的铜层和锡银合金层，即Cu/SnAg。又例如，焊料13包括依次层叠设置的铜层、镍层、锡银合金层，即Cu/Ni/SnAg。又例如，焊料13包括依次层叠设置的铜层、镍层、铜层、锡银合金层，即Cu/Ni/Cu/SnAg。
在此基础上，焊料13可以为焊球；也可以为焊膏，例如纳米焊膏。
此外，在焊料13为焊球的情况下，例如可以采用电镀、化学镀、印刷、植球或沉积薄膜并刻蚀等方法形成焊料13。在焊料13为焊膏的情况下，例如可以采用涂抹或喷涂等方法形成焊料13。
另外，由于焊料13和第一导电层11一一对应电连接，因此焊料13的数量与第一导电层11的数量相同，可以根据第一导电层11的数量确定焊料13的数量。
应当理解到，在形成焊料13时，由于工艺差异，多个焊料13的高度可能会不相同，多个焊料13的高度差异越小，多个焊料13的共平面性越好，多个焊料13的高度差异越大，多个焊料13的共平面性越差。
S12、如图5c所示，提供第二集成电路器件400，第二集成电路器件400包括第二基底20a和形成在第二基底20a上的第二导电层21；其中，第二导电层21暴露于第二集成电路器件400表面。
可以理解的是，第二集成电路器件400除包括第二基底20a和第二导电层21外，还可以包括其他结构例如电路结构等，此处不再赘述。
需要说明的是，在第一集成电路器件300为第一芯片10的情况下，第二集成电路器件400例如可以为第二芯片20或封装基板4。在第一集成电路器件300为封装基板4的情况下，第二集成电路器件400例如可以为第一芯片10或PCB。在第一集成电路器件300为PCB的情况下，第二集成电路器件400例如可以为封装基板4。
此处，在第二集成电路器件400为第二芯片20的情况下，可以在第二芯片20的有源面形成第二导电层21，也可以是第二芯片20的无源面形成第二导电层21。
在第二芯片20的无源面形成第二导电层21的情况下，如图5c所示，可以在第二芯片20的第二基底20a上形成硅通孔20b，第二导电层21通过硅通孔20b与第二芯片20的电路结构电连接。硅通孔20b的材料可以参考上述步骤S10中对硅通孔材料的说明，此处不再赘述。
需要说明的是，在第二集成电路器件400为第二芯片20的情况下，图5c中的第二芯片20仅示意出第二芯片20的第二基底20a和第二导电层21，未示意出第二芯片20的电路结构。
此外，第二导电层21可以为金属焊盘，也可以为暴露于第二集成电路器件400表 面的一层金属层。比如在具有多层金属布线结构的重新布线层中，第二导电层21可以是重新布线层的暴露于第二集成电路器件400表面的一层或多层金属层。
另外，第二导电层21的数量可以根据需要进行设置，可以在第二芯片21的第二基底20a上形成一个或同时形成多个第二导电层21。
在一些示例中，第二导电层21的厚度b的范围为5μm～7μm。例如，第二导电层21的厚度b可以为5μm、6μm或7μm。
在一些示例中，在第二集成电路器件400为第二芯片20的情况下，在步骤S12之前，集成电路堆叠结构的制作方法还包括：对第二芯片20进行研磨减薄。减薄后第二芯片20的厚度可以根据产品要求和工艺制程的要求而定。
需要说明的是，在本申请实施例中，在第二集成电路器件400为第二芯片20的情况下，第二芯片20可以是晶圆，也可以是裸芯片。
S13、如图5d所示，在暴露于第二集成电路器件400表面的第二导电层21上形成凸起24，凸起24与第二导电层21电连接。
此处，凸起24的形状例如可以为锥状(也可以称为针锥状)、柱状、台状、其它规则或其它不规则的形状。凸起24的剖面形状可以为三角形、梯形、矩形、六边形等。
示例的，凸起24的形状可以为圆锥状、圆柱状或圆台状。
此外，例如可以采用电镀、化学镀或沉积薄膜并刻蚀等方法形成凸起24。
另外，凸起24可以为单层结构，在此情况下，凸起24的材料例如可以包括Cu、Au(金)、Ni、Al(铝)中的一种或多种。凸起24也可以为多层叠层结构，在此情况下，示例的，凸起24可以包括层叠的铜层、镍层和金层(即Cu/Ni/Au)，层叠的铜层、镍层、铜层和金层(即Cu/Ni/Cu/Au)，层叠的铜层和镍层(即Cu/Ni)或者，层叠的铜层和金层(即Cu/Au)。
在此基础上，由于凸起24与第二导电层21一一对应电连接，因此凸起24的数量和第二导电层21的数量相同，可以根据第二导电层21的数量确定凸起24的数量。
在一些示例中，凸起24靠近第二导电层21的尺寸c的范围为4μm～10μm，例如，凸起24靠近第二导电层21的尺寸c可以为4μm、8μm或10μm等。
在一些示例中，凸起24的高度H的范围为4μm～10μm，例如，凸起24的高度H可以为4μm、5μm或10μm等。
需要说明的是，可以先执行上述步骤S10和步骤S11，再执行步骤S12和步骤S13；也可以先执行步骤S12和步骤S13，再执行步骤S10和步骤S11；当然还可以是，在执行步骤S10和步骤S11的同时，执行步骤S12和步骤S13。
S14、如图5e所示，加热焊料13和凸起24，将第一集成电路器件300和第二集成电路器件400耦接在一起；其中，凸起24插入焊料13内部。
需要说明的是，加热可以包括回流焊，在一些示例中，加热还可以包括热压键合。
在一些示例中，步骤S14中加热焊料13和凸起24，包括：先将凸起24插入焊料13内部；接下来，加热焊料13和凸起24。这样一来，便可以将第一集成电路器件300和第二集成电路器件400耦接在一起。
在另一些示例中，步骤S14中加热焊料13和凸起24，包括：先将焊料13和凸起24接触，此时凸起24未插入焊料13内部；接下来，加热焊料13和凸起24，焊料13熔融 后包裹凸起24的至少部分。这样一来，凸起24便会插入焊料13内部，从而可以将第一集成电路器件300和第二集成电路器件400耦接在一起。考虑到在凸块24尺寸较小的情况下，在加热前将凸块24直接插入焊料13中，工艺上可能难以实现，因此可以先将焊料13和凸起24接触，再加热焊料13和凸起24，这样焊料13熔融后，由于表面张力的原因，焊料13会包裹凸起24，从而使得凸起24插入焊料13内部。
在此基础上，为了将第一集成电路器件300和第二集成电路器件400耦接在一起，在步骤S14之前，在一些示例中，上述集成电路堆叠结构的制作方法还包括：将形成有焊料13的第一集成电路器件300移动至形成有凸起24的第二集成电路器件400的上方，使焊料13位于凸起24的上方。由于焊料13位于凸起24的上方，因此焊料13熔融后会向下流动，从而可以将凸起24包裹起来。在焊料13位于凸起24的上方的情况下，加热焊料13和凸起24时，可以向下移动第一集成电路器件300和/或向上移动第二集成电路器件400，也可以不移动第一集成电路器件300和第二集成电路器件400。
在另一些示例中，上述集成电路堆叠结构的制作方法还包括：将形成有凸起24的第二集成电路器件400移动至形成有焊料13的第一集成电路器件300的上方，使凸起24位于焊料13的上方。在凸起24位于焊料13的上方的情况下，焊料13熔融时，应向下移动形成第二集成电路器件400和/或向上移动第一集成电路器件300，这样才可以确保凸起24插入焊料13内部。
此处，凸起24插入焊料13内部，焊料13与凸起24焊接在一起可以采用以下两种方式实现。第一种：采用倒装芯片焊接(flip chip)的方式将焊料13与凸起24焊接在一起。第二种：采用热压键合(thermal compression bonding，TCB)的方式将焊料13与凸起24焊接在一起。
可以理解的是，凸起24插入焊料13内部的部分的尺寸小于焊料13的尺寸。
应当理解到，在包括多个焊料13和多个凸起24的情况下，多个焊料13和多个凸起24一一对应焊接在一起。
此外，在第一集成电路器件300为第一芯片10，第二集成电路器件400为第二芯片20的情况下，当第一芯片10的有源面和第二芯片20的有源面相对时，可以认为第一芯片10和第二芯片20是面对面(face to face)互连。当第一芯片10的有源面和第二芯片20的无源面相对时，或者，第一芯片10的无源面和第二芯片20的有源面相对时，可以认为第一芯片10和第二芯片20是面对背(face to back)互连。当第一芯片10的无源面和第二芯片20的无源面相对时，可以认为第一芯片10和第二芯片20是背对背(back to back)互连。
需要说明的是，在第一集成电路器件300和第二集成电路器件400耦接在一起，由于凸起24插入焊料13内部，因此当第一集成电路器件300或第二集成电路器件400翘曲，或者，多个焊料13的高度不相同时，凸起24插入焊料13中的高度可能不同。对于翘曲度较大的位置，或者，焊料13高度较小的位置，凸起24插入焊料13内部的高度较小，对于翘曲度较小的位置，或者，焊料13高度较大的位置，凸起24插入焊料13内部的高度较大。可以理解的是，虽然凸起24插入焊料13内部的高度较小，但是仍然可以保证凸起24和焊料13电连接，即可以保证第一导电层11和第二导电层21的电连接，进而可以保证第一集成电路器件300和第二集成电路器件400耦接在一 起。
参考图1，现有技术中，焊料13和凸点下金属层23焊接时，由于焊料13的下表面和凸点下金属层23的上表面接触，因此当第一芯片10和/或第二芯片20的翘曲度较大，或者，多个焊料13的共面性较差时，可能会出现部分焊料13和凸点下金属层23未接触的情况，从而导致第一导电层11和第二导电层12未电连接，进而导致第一芯片10和第二芯片20的互连失效。
此外，在相邻两个焊料13的中心之间的间距(pitch)较小的情况下，若增加焊料13的高度，即增加焊料13中焊料的量，则易发生爬锡，这样一来，相邻两个焊料13a可能会发生连接(bridge)在一起的风险，造成短路；若减小焊料13的高度，即减小焊料13中焊料的量，则对多个焊料13平整度、第一芯片10和第二芯片20翘曲度、焊料13中焊料的异物、助焊剂(flux)等的要求较高，容易发生焊料13和凸点下金属层23未接触的风险。因此，现有技术中，第一芯片10和第二芯片20互连时，相邻两个焊料13的中心之间的间距通常较大，约为40μm左右。另外，大尺寸芯片的翘曲度通常比小尺寸芯片的翘曲度大。基于此，现有技术中，第一芯片10和第二芯片20的互连在大尺寸芯片、相邻两个焊料13的中心之间的间距为小间距(fine pitch)这两个方向的发展和应用受限。
本申请实施例提供一种集成电路堆叠结构02的制作方法，在暴露于第一集成电路器件300表面的第一导电层11上形成焊料13，焊料13与第一导电层11电连接；在暴露于第二集成电路器件400表面的第二导电层21上形成凸起24，凸起24与第二导电层21电连接；接下来，加热焊料13和凸起24，将第一集成电路器件300和第二集成电路器件400耦接在一起，凸起24插入焊料13内部。在第一集成电路器件300和第二集成电路器件400耦接在一起时，由于凸起24插入焊料13内部，而这种插入式结构可以兼容更大的翘曲度和共平面性的影响，因此即使第一集成电路器件300和/或第二集成电路器件400的翘曲度较大，或者，多个焊料13的共平面性较差，也可以确保焊料13和凸起24焊接在一起，从而可以确保第一导电层11和第二导电层21的电连接，进而确保第一集成电路器件300和第二集成电路器件400耦接在一起。在第一集成电路器件300为第一芯片10，第二集成电路器件400为第二芯片20的情况下，可以确保第一芯片10和第二芯片20的互连；在第一集成电路器件300和第二集成电路器件400中一个为第一芯片10，另一个为封装基板4的情况下，可以确保第一芯片10和封装基板4之间的互连；在第一集成电路器件300和第二集成电路器件400中一个为封装基板4，另一个为PCB的情况下，可以确保封装基板4和PCB之间的互连。
基于此，在本申请实施例中，凸起24插入焊料13内部，可以大大降低翘曲度和共平面性导致的第一导电层11和第二导电层21未电连接在风险。这样一来，本申请实施例提供的集成电路堆叠结构02的制作方法可以应用于大尺寸部件(例如芯片)、相邻两个焊料13的中心之间的间距较小(例如相邻两个焊料13的中心之间的间距可以为20μm)的两个部件(例如芯片)之间的互连。
在此基础上，现有技术中，焊料13与凸点下金属层23在焊接时，需要在焊料13的表面吸附一些助焊剂，若助焊剂的量不足或焊料13的表面氧化，则焊料13可能与凸点下金属层23存在未完全润湿(non wetting)的风险，未完全润湿会导致焊接效果不好。 而本申请实施例中，由于凸起24插入焊料13内部，插入时凸起24会刺破焊料13的表面，增大焊料13和凸起24的接触面积，因此可以降低助焊剂的量不足或焊料13的表面氧化导致的焊料13与凸起24未完全润湿的风险，也可以降低枕头形焊点。
此外，在焊接过程中，凸起24插入焊料13内部，焊料13和凸起24润湿后，由于焊料13包裹凸起24，因而凸起24可以阻挡焊料13的流动，从而可以避免相邻两个焊料13流动后连接，导致的短路的风险。
另外，第一集成电路器件300和第二集成电路器件400在耦接时，由于凸起24插入焊料13内，若凸起24和焊料13未正准，有一定的偏移，则凸起24和焊料13在润湿产生的力的作用下焊料13会带动第一集成电路器件300(例如第一芯片10)移动，和/或，凸起24会带动第二集成电路器件400(例如第二芯片20)移动，从而使得凸起24和焊料13对准，因此凸起24和焊料13在焊接时具有自对准效应。
基于上述，在步骤S14之后，制作集成电路堆叠结构的方法还包括对步骤S14得到的结构进行多次回流焊(reflow)。在进行多次回流焊后，凸起24会逐渐熔融，凸起24的材料和焊料13的材料会反应，形成金属间化合物(intermetallic compound，IMC)，焊料13的中间先形成金属间化合物，然后，金属间化合物向两侧生长，最终，在凸起24和焊料13充分反应的情况下，形成一个遍布有金属间化合物的结构，即上文中的焊球40。
应当理解到，由于凸起24的材料包括金属，焊料13的材料也包括金属，而金属和金属之间形成金属间化合物是导电的，因此本申请实施例中的金属间化合物是导电的。
需要说明的是，在制作集成电路堆叠结构02的过程中，若凸起24和焊料13充分反应，则参考图3，最终形成的集成电路堆叠结构02中的焊球40内部遍布有导电的金属间化合物。此处，焊球40内部遍布有金属间化合物，可以是焊球40的材料只包括金属间化合物；也可以是在焊球40的整体材料包括金属间化合物，即焊球40的各个位置处的材料包括金属间化合物的基础上，焊球40的材料还包括除金属间化合物以外的其它材料。其中，“其它材料”包括未反应的焊料13、未反应的凸起24的材料或杂质的一种或多种。在焊球40的材料包括未反应的凸起24的材料的情况下，在一些示例中，焊球40内部可能还会残留部分凸起24。在焊球40的材料包括未反应的焊料13的情况下，在一些示例中，焊球40的外侧可能会残留部分焊料13。
另外，可以理解的是，在焊球40的不同位置处，金属间化合物中不同金属的配比可能不相同，在焊球40中，在凸起24和焊料13反应前，凸起24所在位置处，金属间化合物中凸起24的材料的摩尔比较大，在焊料13所在位置处，金属间化合物中焊料13的材料的摩尔比较大。示例的，焊料13的材料为Sn，凸起24的材料为Cu，焊球13和凸起24反应后形成的金属间化合物为Sn xCu y，在焊球13和凸起24的界面处形成的金属间化合物为SnCu，在凸起24和焊料13反应前，凸起24所在位置处，形成的金属间化合物为SnCu 2，SnCu 3或Sn 2Cu 3等；在凸起24和焊料13反应前，焊料13所在位置处，形成的金属间化合物为Sn 2Cu，Sn 3Cu或Sn 3Cu 2等。
基于上述步骤S10～S14提供的集成电路堆叠结构的制作方法可知，由于上述集成电路堆叠结构02中的焊球40是通过凸起24插入焊料13中，凸起24和焊料13反应 得到的，因此在凸起24和焊料13充分反应的情况下，焊球40内部遍布有金属间化合物，这样一来，集成电路堆叠结构02的性能更为稳定。
本申请实施例还提供一种芯片堆叠结构，该芯片堆叠结构可以采用上述步骤S10～S14提供的集成电路堆叠结构的制作方法制作得到。如图3所示，芯片堆叠结构3包括：第一芯片10；第一芯片10包括第一基底10a和设置在第一基底10a上的第一导电部100，第一导电部100暴露于第一芯片10的表面；芯片堆叠结构3还包括第二芯片20；第二芯片20包括第二基底20a和设置在第二基底20a上的第二导电部200，第二导电部200暴露于第二芯片20的表面；芯片堆叠结构3还包括焊球40，设置于第一导电部100和第二导电部200之间，焊球40分别与第一导电部100和第二导电部200接触，焊球40内部遍布有导电的金属间化合物。
图3中以第一导电部100为第一导电层11，第二导电部200为第二导电层21为例。其中，第一导电层11和第二导电层21的材料和结构可以参考上述，此处不再赘述。
由于焊球40内部遍布有导电的金属间化合物，因此焊球40的各个位置处的材料都包括金属间化合物，即焊球40的材料整体上都包括金属间化合物，这样一来，在第一集成电路器件300为第一芯片10，第二集成电路器件400为第二芯片20的情况下，芯片堆叠结构3的性能更为稳定。
采用现有技术提供的芯片堆叠结构的制作方法制作芯片堆叠结构时，由于焊料13和凸点下金属层23焊接时，焊料13的下表面和凸点下金属层23的上表面接触，因此在进行多次回流焊后，焊料13的下表面和凸点下金属层23的上表面会反应，在焊料13和凸点下金属层23的界面处形成金属化合物。这样一来，最终制作得到的芯片堆叠结构除包括金属间化合物层外，还包括未反应的焊料13和凸点下金属层23。
基于此，采用现有技术提供的芯片堆叠结构的制作方法制作得到的芯片堆叠结构3，如图6所示，包括第一芯片10；第一芯片10包括第一基底10a、设置于第一基底10a上的第一导电层11和设置于第一导电层11上的第一钝化层12；第一钝化层12包括第一开口部；第一导电层11的至少部分露出于第一开口部。芯片堆叠结构3还包括第二芯片20；第二芯片20包括第二基底20a、设置于第二基底20a上的第二导电层21和设置于第二导电层21上的第二钝化层22；第二钝化层22包括第二开口部，第二导电层21的至少部分露出于第二开口部；设置在暴露于第一芯片10表面的第一导电层11上的焊料13以及设置在暴露于第二芯片20表面的第二导电层21上的凸点下金属层23，焊料13与第一导电层11电连接，凸点下金属层23与第二导电层21电连接；设置于焊料13和凸点下金属层23之间的连接层41，连接件41内部遍布有导电的金属间化合物；填充在第一钝化层12和第二钝化层22之间的填充材料30。其中，第一导电层11和第二导电层21之间通过焊料13、连接层41和凸点下金属层23电连接。
基于上述现有技术提供的芯片堆叠结构的制作方法可知，连接层41是在回流焊过程中，通过部分焊料13和部分凸点下金属层23反应得到的。由于现有技术中，焊料13和凸点下金属层23没有充分反应，只在焊料13和凸点下金属层23的界面处形成金属间化合物，因此芯片堆叠结构3除包括连接层41(连接层41内部遍布有导电的金属间化合物)外，还包括分别位于连接层41两侧的未反应的焊料13和凸点下金属 层23，因而芯片堆叠结构3的性能不稳定。相对于现有技术，由于本申请实施例中凸起24插入焊料13中，凸起24和焊料13充分反应，形成的焊球40内部遍布有导电的金属间化合物，因此本申请实施例制作得到的芯片堆叠结构3的性能更为稳定。
以下以第一集成电路器件300为第一芯片10，第二集成电路器件400为第二芯片20为例，提供几个具体的实施例，对集成电路堆叠结构02以及集成电路堆叠结构02的制作方法进行详细介绍。在第一集成电路器件300为第一芯片10，第二集成电路器件400为第二芯片20的情况下，集成电路堆叠结构02可以称为芯片堆叠结构3。
实施例一
本实施例一提供一种芯片堆叠结构3的制作方法，如图7所示，具体包括如下步骤：
S100、如图8a所示，提供第一芯片10，第一芯片10包括第一基底10a、设置在第一基底10a上的第一导电层11以及设置于第一导电层11上的第一钝化层12；其中，第一钝化层12包括第一开口部，第一导电层11的至少部分位于第一开口部，即第一导电层11暴露于第一芯片10表面。
可以理解的是，第一导电层11可以部分暴露于第一芯片10表面；第一导电层11也可以全部暴露于第一芯片10表面。
第一导电层11和结构和材料可以参考上述，此处不再赘述。
此处，第一钝化层12可以是单层结构，也可以是多层结构。
此外，第一钝化层12的材料可以包括有机材料，也可以包括无机材料。示例的，第一钝化层12的材料可以包括PI、PBO、氮化物(nitride)或氧化物(oxide)中的一种或多种。
在第一芯片10的第一基底10a上形成有硅通孔的情况下，第一钝化层12的第一开口部在第一基底10a上的投影和硅通孔可以有重叠区域，也可以无重叠区域。
在一些示例中，第一钝化层12的厚度d的范围为5μm～7μm。例如，第一钝化层12的厚度d可以为5μm、6μm或7μm等。
在一些示例中，第一钝化层12的第一开口部的开口尺寸e范围为10μm～14μm。例如，第一钝化层12的第一开口部的开口尺寸e可以为10μm、11μm、12μm或14μm。
S101、如图8a所示，在第一钝化层12上形成第一种子层14；第一种子层14覆盖第一钝化层12和第一导电层11。
此处，第一种子层14可以是单层结构，也可以是多层结构。
此外，第一种子层14的材料包括Ti、Cu、Ni、Co、W或相关合金中的一种或多种。示例的，第一种子层14包括层叠的Ti层和Cu层，在形成第一种子层14时，可以先沉积Ti层，再沉积Cu层。
S102、如图8a所示，在第一种子层14上形成第一光刻胶层15；第一光刻胶层15包括第一镂空区。其中，第一镂空区在第一基底10a上的投影与第一开口部在第一基底10a上的投影具有重叠区域。
在一些示例中，第一镂空区在第一芯片10上的投影位于第一开口部内。
示例的，在第一种子层14上形成第一光刻胶层15，具体包括：首先，在第一种子层14上旋涂光刻胶薄膜；光刻胶薄膜可以是正性光刻胶，也可以是负性光刻胶；接下 来，对光刻胶薄膜进行掩膜曝光以及显影，形成第一镂空区。
此处，可以通过调节光刻参数获得需要的第一镂空区。第一镂空区的截面形状例如可以为矩形、梯形或倒梯形。
另外，第一镂空区的侧壁与第一芯片10的第一基底10a可以是垂直的，也可以是倾斜的，当然，第一镂空区的侧壁还可以是具有一定弧度的弧面。
S103、如图8a所示，在第一镂空区内形成金属柱(pillar)16。
需要说明的是，步骤S103是可选步骤，在一些示例中，步骤S103也可以省略。
此处，金属柱16可以是单层结构，也可以是多层结构。
此外，金属柱16的材料包括Cu、Ti、Ni、Co中的一种或多种。
例如，金属柱16为单层结构，金属柱16的材料为Cu。又例如，金属柱16为多层结构，金属柱16包括依次层叠的Cu层和Ni层，或者，金属柱16包括依次层叠的Cu层、Ni层和Cu层。
另外，例如可以采用电镀或化学镀的方法形成金属柱16。
在此基础上，由于金属柱16和第一导电层11一一对应电连接，因此金属柱16的数量和第一导电层11的数量相同，可以根据第一导电层11的数量确定金属柱16的数量。
应当理解到，在形成金属柱16时，由于工艺差异，多个金属柱16的高度可能会不相同，多个金属柱16的高度差异越小，多个金属柱16的共平面性越好，多个金属柱16的高度差异越大，多个金属柱16的共平面性越差。
在一些示例中，金属柱16沿平行于第一芯片10的第一表面10a的宽度m的范围为5um～30um，例如，金属柱16沿平行于第一芯片10的第一表面10a的宽度m可以为5um、10um、14μm、20um或30um等。
在一些示例中，相邻两个金属柱16的中心之间的间距的范围为10um～40um，例如，相邻两个金属柱16的中心之间的间距可以为10μm、20μm、30μm或40μm等。
S104、如图8a所示，在第一镂空区内形成焊料13；金属柱16与焊料13电连接。
需要说明的是，步骤S104可以参考上述步骤S11，此处不再赘述。
在一些示例中，焊料13远离第一芯片10的表面低于第一光刻胶层15远离第一芯片10的表面。
S105、如图8a所示，去除第一光刻胶层15，并去除第一种子层14中除金属柱16下方以外的部分。
此处，可以通过去胶液去除第一光刻胶层15。可以通过刻蚀(etching)工艺去除第一种子层14中除金属柱16下方以外的部分。可以理解的是，刻蚀工艺可以是干法刻蚀工艺，也可以是湿法刻蚀工艺。
在步骤S105之后，第一钝化层12远离第一基底10a的表面露出，第一导电层11远离第一基底10a的至少部分表面露出。
在一些示例中，在焊料13为焊球的情况下，在步骤S105之后，芯片堆叠结构的制作方法还包括：对步骤S105得到的结构进行回流焊，回流焊之后，如图8a所示，在一些示例中，焊料13将在表面张力的作用下形成半球形结构。
需要说明的是，可以在甲酸气氛下对步骤S105得到的结构进行回流焊，也可以在 空气或惰性气氛下对步骤S105得到的结构进行回流焊。
为了增加焊料13的量，在一些示例中，对步骤S105得到的结构进行回流焊之后，得到的焊料13为半球形或大于半球形。在此基础上，在步骤S104中，形成焊料13时，可以通过增加焊料13的高度，以使得回流焊后，得到的焊料13为半球形或大于半球形。
S106、如图8b所示，提供第二芯片20，第二芯片20包括第二基底20a、设置在第二基底20a上的第二导电层21以及设置在第二导电层21上的形成第二钝化层22；其中，第二钝化层22包括第二开口部，第二导电层21的至少部分位于第二开口部，即第二导电层11暴露于第二芯片20表面。
可以理解的是，第二导电层11可以部分暴露于第二芯片20表面；第二导电层11也可以全部暴露于第二芯片20表面。
第二导电层11和结构和材料可以参考上述，此处不再赘述。
此处，第二钝化层22可以是单层结构，也可以是多层结构。
此外，第二钝化层22的材料可以参考上述第一钝化层12的材料，此处不再赘述。第一钝化层12的材料和第二钝化层22的材料可以相同，也可以不相同。
在第二芯片20的第二基底20a上形成有硅通孔20b的情况下，第二钝化层22的第二开口部在第二基底20a上的投影和硅通孔20b可以有重叠区域，也可以无重叠区域。
在一些示例中，第二钝化层22的厚度f的范围为5μm～7μm。例如，第二钝化层22的厚度f可以为5μm、6μm或7μm等。
在一些示例中，第二钝化层22的第二开口部的开口尺寸g的范围为10μm～14μm。例如，第二钝化层22的第二开口部的开口尺寸g可以为10μm、11μm、12μm或14μm。
S107、如图8b所示，在第二钝化层22上形成第二种子层25；第二种子层25覆盖第二钝化层22和第二导电层21。
此处，第二种子层25可以是单层结构，也可以是多层结构。
此外，第二种子层25的材料可以参考第一种子层14的材料，此处不再赘述。第二种子层25的材料和第一种子层14的材料可以相同，也可以不相同。
S108、如图8b所示，在第二种子层25上形成第二光刻胶层26；第二光刻胶层26包括第二镂空区。其中，第二镂空区在第二基底20a上的投影与第二开口部在第二基底20a上的投影具有重叠区域。
需要说明的是，在第二种子层25上形成第二光刻胶层26的方法可以参考步骤S102中在第一种子层14上形成第一光刻胶层15的方法，此处不再赘述。
此处，可以通过调节光刻参数获得需要的第二镂空区。第二镂空区的截面形状例如可以为矩形、梯形或倒梯形。图8b以第二镂空区的截面形状为倒梯形为例进行示意。
此外，第二镂空区的侧壁与第二芯片20的第二基底20a可以是垂直的，也可以是倾斜的，当然，第二镂空区的侧壁还可以是具有一定弧度的弧面。
S109、如图8b所示，在第二镂空区内形成凸起24。
需要说明的是，步骤S109可以参考上述步骤S13，此处不再赘述。
在一些示例中，凸起24远离第二芯片20的表面低于第二光刻胶层26远离第二芯 片20的表面。
S110、如图8b所示，去除第二光刻胶层26，并去除第二种子层25中除凸起24下方以外的部分。
此处，可以通过去胶液去除第二光刻胶层26。可以利用洗涤塔(scrubber)冲洗经过步骤S110后得到的结构，之后，采用刻蚀工艺去除第二种子层25中除凸起24下方以外的部分，使得第二钝化层22远离第二基底20a的表面露出。
应当理解到，在采用刻蚀工艺去除第二种子层25中除凸起24下方以外的部分的同时，刻蚀工艺同时也会对凸起24进行腐蚀，凸起24会受到腐蚀影响发生收缩，会形成针锥状结构或台状结构，当然也可以形成柱状或其它形状的结构。凸起24的形状可以参考上述，此处不再赘述。
可以理解的是，上述刻蚀工艺可以是干法刻蚀工艺，也可以是湿法刻蚀工艺。
需要说明的是，可以先执行步骤S100～步骤S105，再执行步骤S106～步骤S110；也可以先执行步骤S106～步骤S110，再执行步骤S100～步骤S105；当然还可以是，在执行步骤S100～步骤S105的同时，执行步骤S106～步骤S110。
S111、如图8c所示，加热焊料13和凸起24，将第一芯片10和第二芯片20耦接在一起；其中，凸起24插入焊料13内部。
需要说明的是，步骤S111可以参考上述步骤S14，此处不再赘述。
此处，在步骤S110之后，在步骤S111之前，芯片堆叠结构的制作方法还包括：如图8c所示，将第一芯片10和第二芯片20相对放置。
应当理解到，设置金属柱16可以增加与凸起24电连接的部分的尺寸，便于焊料13和凸起24焊接。
S112、如图8c所示，在第一芯片10和第二芯片20之间填充缓冲材料30。
需要说明的是，步骤S112是可选步骤，例如，在一些示例中，步骤S112也可以省略。
示例的，可以采用毛细底填料(capillary underfill，CUF)工艺、模塑底填料(mold underfill，MUF)工艺、非导电膜(non-conductive film，NCF)工艺或非导电浆料(non-conductive paste，NCP)工艺中的任意一种工艺在第一芯片10和第二芯片20之间填充缓冲材料30。
在第一芯片10和第二芯片20之间填充缓冲材料30，可以增强芯片堆叠结构的强度和可靠性。
需要说明的是，在步骤S112之后，制作得到的芯片堆叠结构可以作为单独的封装体通过第二连接件5与封装基板4互连，也可以作为一个单元键合到其它封装体之上。
本实施例一中，在第一芯片10和第二芯片20互连时，由于凸起24插入焊料13内部，因此可以更好地避免第一芯片10和/或第二芯片20翘曲，或者，金属柱16和焊料13的平整度(也可以称为共平面性)的影响，确保第一导电层11和第二导电层21的电连接，因而确保第一芯片10和第二芯片20的互连。本实施例一提供的芯片堆叠结构的制作方法可以兼容更大的芯片尺寸和更小的相邻两个焊料13的中心之间的间距。
此外，由于凸起24插入焊料13内部，插入时凸起24会刺破焊料13的表面，增 大焊料13和凸起24的接触面积，因此可以降低助焊剂的量不足或焊料13的表面氧化导致的焊料13与凸起24存在未完全润湿的风险，也可以降低枕头形焊点。
在此基础上，在焊接过程中，凸起24插入焊料13内部，焊料13和凸起24润湿后，由于焊料13包裹凸起24，因而凸起24可以阻挡焊料13的流动，从而可以避免相邻两个焊料13流动后连接，导致的短路的风险。
另外，第一芯片10和第二芯片20在耦接时，由于凸起24插入焊料13内部，若凸起24和焊料13未正准，有一定的偏移，则凸起24和焊料13在润湿产生的力的作用下焊料13会带动第一芯片10移动，和/或，凸起24会带动第二芯片20移动，从而使得凸起24和焊料13对准，因此凸起24和焊料13在焊接时具有自对准效应。
基于上述，在步骤S112之后，制作芯片堆叠结构的方法还包括对步骤S112得到的结构进行多次回流焊。在进行多次回流焊后，凸起24会逐渐熔融，凸起24的材料和焊料13的材料会反应，形成金属间化合物，焊料13的中间先形成金属间化合物，然后，金属间化合物向两侧生长，最终，在凸起24和焊料13充分反应的情况下，形成一个遍布有金属间化合物的结构。
本实施例一还提供一种芯片堆叠结构3，该芯片堆叠结构3可以采用上述步骤S100～S112提供的芯片堆叠结构的制作方法制作得到。如图9a和图9b所示，芯片堆叠结构3包括第一芯片10，第一芯片10包括第一基底10a和设置在第一基底10a上的第一导电部100，第一导电部100暴露于第一芯片10的表面；芯片堆叠结构3还包括第二芯片20；第二芯片20包括第二基底20a和设置在第二基底20a上的第二导电部200，第二导电部200暴露于第二芯片20的表面；芯片堆叠结构3还包括焊球40，焊球40设置于第一导电部100和第二导电部200之间，焊球40分别与第一导电部100和第二导电部200接触，焊球40内部遍布有导电的金属间化合物。第一芯片10还包括设置在第一导电部100靠近第二芯片20一侧的第一钝化层12；第一钝化层12包括第一开口部，第一导电部100的至少部分位于第一开口部；第二芯片20还包括设置在第二导电部200靠近第一芯片10一侧的第二钝化层22；第二钝化层22包括第二开口部，第二导电层200的至少部分位于第二开口部。
由于焊球40内部遍布有导电的金属间化合物，也就是说焊球40的各个位置处的材料都包括金属间化合物，即焊球40的整体材料都包括金属间化合物，因此芯片堆叠结构3的性能更稳定。
在一些示例中，如图9a所示，第一导电部100包括第一导电层11和设置在第一导电层11远离第一基底10a一侧的第一种子层14；第二导电部200包括第二导电层21和设置在第二导电层21远离第二基底20a一侧的第二种子层25。
在另一些示例中，如图9b所示，第一导电部100包括第一导电层11、设置在第一导电层11远离第一基底10a一侧的第一种子层14以及设置在第一种子层14远离第一基底10a一侧的金属柱16；第二导电部200包括第二导电层21和设置在第二导电层21远离第二基底20a一侧的第二种子层25。
在第一导电部100包括金属柱16的情况下，可以增加第一导电部100的尺寸，有利于焊球40与第一导电部100接触。
在一些示例中，如图9a和图9b所示，上述芯片堆叠结构3还包括：填充在第一 芯片10和第二芯片20之间的缓冲材料30。
基于上述，在实施例一中，在步骤S106中，对于提供的第二芯片20中第二钝化层22的厚度不进行限定。第二钝化层22的厚度可以小于凸起24的高度；也可以大于凸起24的高度；当然还可以等于凸起24的高度。第二钝化层22的厚度可以根据凸起24的高度进行相应设置。
在一些示例中，如图10a所示，第二钝化层22的上表面即远离第二基底20a的表面到第二导电层21的上表面即远离第二基底20a的表面的距离L大于或等于凸起24的高度H与凸起24的下表面即靠近第二基底20a的表面到第二导电层21的上表面即远离第二基底20a的表面的距离之和M。
在第二钝化层22远离第二基底20a的表面到第二导电层21远离第二基底20a的表面的距离L大于或等于凸起24的高度H与凸起24靠近第二基底20a的表面到第二导电层21远离第二基底20a的表面的距离之和M的情况下，第二钝化层22的第二开口部形成一个空腔结构，由于凸起24位于该空腔结构内，因而在焊料13和凸起24焊接时，可以避免焊料13溅射或溢出，导致相邻两个焊料13电连接，从而提高焊料13和凸起24的焊接良率。
在第二钝化层22远离第二基底20a的表面到第二导电层21远离第二基底20a的表面的距离L大于或等于凸起24的高度H与凸起24靠近第二基底20a的表面到第二导电层21远离第二基底20a的表面的距离之和M的情况下，制作得到的芯片堆叠结构3，如图10b所示，第二钝化层22的上表面即远离第二基底20a的表面到第二导电层21的上表面即远离第二基底20a的表面的距离L大于或等于焊球40的高度与焊球40的下表面即靠近第二基底20a的表面到第二导电层21的上表面即远离第二基底20a的表面的距离之和T。
实施例二
实施例二和实施例一在芯片堆叠结构3的制作方法上的区别之处在于，实施例二在实施例一的步骤S108之后，在步骤S109之前，增加了一个步骤，在第二镂空区内形成导电底座，导电底座与第二导电层21电连接；其中，导电底座的润湿性比凸起24的润湿性差，凸起24在导电底座上的投影位于导电底座的边界内。
本实施例二提供一种芯片堆叠结构3的制作方法，具体包括如下步骤：
S200、如图8a所示，提供第一芯片10，第一芯片10包括第一基底10a、设置在第一基底10a上的第一导电层11以及设置于第一导电层11上的第一钝化层12；其中，第一钝化层12包括第一开口部，第一导电层11的至少部分位于第一开口部，即第一导电层11暴露于第一芯片10表面。
需要说明的是，步骤S200可以参考上述步骤S100，此处不再赘述。
S201、如图8a所示，在第一钝化层12上形成第一种子层14；第一种子层14覆盖第一钝化层12和第一导电层11。
需要说明的是，步骤S201可以参考上述步骤S101，此处不再赘述。
S202、如图8a所示，在第一种子层14上形成第一光刻胶层15；第一光刻胶层15包括第一镂空区。其中，第一镂空区在第一基底10a上的投影与第一开口部在第一基 底10a上的投影具有重叠区域。
需要说明的是，步骤S202可以参考上述步骤S102，此处不再赘述。
S203、如图8a所示，在第一镂空区内形成金属柱16。
需要说明的是，步骤S203是可选步骤，例如，在一些示例中，步骤S203也可以省略。
此处，步骤S203可以参考上述步骤S103，此处不再赘述。
S204、如图8a所示，在第一镂空区内形成焊料13；金属柱16与焊料13电连接。
需要说明的是，步骤S204可以参考上述步骤S104，此处不再赘述。
S205、如图8a所示，去除第一光刻胶层15，并去除第一种子层14中除金属柱16下方以外的部分。
需要说明的是，步骤S205可以参考上述步骤S105，此处不再赘述。
S206、如图11a所示，提供第二芯片20，第二芯片20包括第二基底20a、设置在第二基底20a上的第二导电层21以及设置在第二导电层21上的形成第二钝化层22；其中，第二钝化层22包括第二开口部，第二导电层21的至少部分位于第二开口部，即第二导电层11暴露于第二芯片20表面。
需要说明的是，步骤S206可以参考上述步骤S106，此处不再赘述。
S207、如图11a所示，在第二钝化层22上形成第二种子层25；第二种子层25覆盖第二钝化层22和第二导电层21。
需要说明的是，步骤S207可以参考上述步骤S107，此处不再赘述。
S208、如图11a所示，在第二种子层25上形成第二光刻胶层26；第二光刻胶层26包括第二镂空区。其中，第二镂空区在第二基底20a上的投影与第二开口部在第二基底20a上的投影具有重叠区域。
需要说明的是，步骤S208可以参考上述步骤S108，此处不再赘述。
S209、如图11a所示，在第二镂空区内形成导电底座27，导电底座27位于第二导电层21上，且与第二导电层21电连接。
此处，例如可以利用电镀或化学镀的方法形成导电底座27。
此外，导电底座27可以是单层结构，也可以是多层结构。
在一些示例中，导电底座27的材料包括惰性金属。惰性金属例如可以为Ni、Au、Co或其它惰性金属中的一种或多种。
S210、如图11a所示，在第二镂空区内形成凸起24；其中，导电底座27的润湿性比凸起24的润湿性差。
需要说明的是，步骤S210可以参考上述步骤S109，此处不再赘述。
在一些示例中，凸起24的材料包括易于被腐蚀的金属，例如Cu、Al等。
此处，可以通过选择合适的导电底座27的材料和凸起24的材料，使得导电底座27的润湿性比凸起24的润湿性差，大多数惰性金属的润湿性比活泼金属的润湿性差。
S211、如图11a所示，去除第二光刻胶层26，并去除第二种子层25中除导电底座27下方以外的部分。
此处，可以通过去胶液去除第二光刻胶层26。可以利用洗涤塔(scrubber)冲洗经过步骤S211后得到的结构，之后，采用刻蚀工艺去除第二种子层25中除导电底座27 下方以外的部分。该刻蚀工艺可以是干法刻蚀工艺，也可以是湿法刻蚀工艺。
应当理解到，在采用刻蚀工艺去除第二种子层25中除导电底座27下方以外的部分的同时，刻蚀工艺同时也会对凸起24进行腐蚀，凸起24会受到腐蚀影响发生收缩，通过控制第二光刻胶层26的第二镂空区的形状或刻蚀工艺，可以使得形成的凸起24的形状为针锥状结构或台状结构，当然也可以形成柱状或其它形状的结构。凸起24的形状可以参考上述，此处不再赘述。
需要说明的是，在导电底座27的材料包括惰性金属的情况下，在刻蚀过程中，惰性金属不受刻蚀的影响或者受刻蚀的影响较小，因此经过刻蚀工艺后，导电底座27的尺寸不变，或者，相对于凸起24收缩的较小，这样一来，凸起24在导电底座27上的投影位于导电底座27的边界内。
S212、如图11b所示，加热焊料13和凸起24，将第一芯片10和第二芯片20耦接在一起；其中，凸起24插入焊料13内部。
需要说明的是，步骤S212可以参考上述步骤S111，此处不再赘述。
此处，凸起24插入焊料13内部时，由于导电底座27的润湿性比凸起24的润湿性差，因此焊料13流到导电底座27上后，会减缓焊料13的流动。
S213、如图11b所示，在第一芯片10和第二芯片20之间填充缓冲材料30。
需要说明的是，步骤S213是可选步骤，例如，在一些示例中，步骤S213可以省略。
此处，步骤S213可以参考上述步骤S112，此处不再赘述。
本实施例二提供的芯片堆叠结构的制作方法具有与实施例一提供的芯片堆叠结构的制作方法相同的技术效果，可以参考上述实施例一，此处不再赘述。在此基础上，由于在本实施例二中，在形成凸起24之前，还形成了导电底座27，由于通过材料的选择可以使得导电底座27的润湿性比凸起24的润湿性差，而导电底座27的润湿性比凸起24的润湿性差，因而在焊料13与凸起24焊接时，导电底座27可以抑制焊料13的流动，因此可以避免爬锡现象，这样一来，避免了相邻两个焊料13接触导致的短路现象。
本实施例二还提供一种芯片堆叠结构3，该芯片堆叠结构3可以采用上述步骤S200～S213提供的芯片堆叠结构的制作方法制作得到。本实施例二提供的芯片堆叠结构3和实施例一提供的芯片堆叠结构3的区别之处在于，实施例二提供的芯片堆叠结构3增加了导电底座。
如图12所示，实施例二提供的芯片堆叠结构3包括第一芯片10，第一芯片10包括第一基底10a和设置在第一基底10a上的第一导电部100，第一导电部100暴露于第一芯片10的表面；芯片堆叠结构3还包括第二芯片20；第二芯片20包括第二基底20a和设置在第二基底20a上的第二导电部200，第二导电部200暴露于第二芯片20的表面；芯片堆叠结构3还包括焊球40，焊球40设置于第一导电部100和第二导电部200之间，焊球40分别与第一导电部100和第二导电部200接触，焊球40内部遍布有导电的金属间化合物。第一芯片10还包括设置在第一导电部100靠近第二芯片20一侧的第一钝化层12；第一钝化层12包括第一开口部，第一导电部100的至少部分位于第一开口部；第二芯片20还包括设置在第二导电部200靠近第一芯片10一侧的第二钝化 层22；第二钝化层22包括第二开口部，第二导电层200的至少部分位于第二开口部。
在一些示例中，第一导电部100包括第一导电层11和设置在第一导电层11远离第一基底10a一侧的第一种子层14；第二导电部200包括第二导电层21、设置在第二导电层21远离第二基底20a一侧的第二种子层25以及设置在第二种子层25远离第二基底20a一侧的导电底座27。
在另一些示例中，如图12所示，第一导电部100包括第一导电层11、设置在第一导电层11远离第一基底10a一侧的第一种子层14以及设置在第一种子层14远离第一基底10a一侧的金属柱16；第二导电部200包括第二导电层21、设置在第二导电层21远离第二基底20a一侧的第二种子层25以及设置在第二种子层25远离第二基底20a一侧的导电底座27。
在一些示例中，如图12所示，上述芯片堆叠结构3还包括：填充在第一芯片10和第二芯片20之间的缓冲材料30。
在一些示例中，第二钝化层22的上表面即远离第二基底20a的表面到第二导电层21的上表面即远离第二基底20a的表面的距离大于或等于凸起24的高度H与凸起24的下表面即靠近第二基底20a的表面到第二导电层21的上表面即远离第二基底20a的表面的距离之和。
在第二钝化层22远离第二基底20a的表面到第二导电层21远离第二基底20a的表面的距离大于或等于凸起24的高度与凸起24靠近第二基底20a的表面到第二导电层21远离第二基底20a的表面的距离之和的情况下，制作得到的芯片堆叠结构3，第二钝化层22的上表面即远离第二基底20a的表面到第二导电层21的上表面即远离第二基底20a的表面的距离大于或等于焊球40的高度与焊球40的下表面即靠近第二基底20a的表面到第二导电层21的上表面即远离第二基底20a的表面的距离之和。
实施例三
实施例三和实施例二在制作芯片堆叠结构3上的区别之处在于，实施例三在实施例二中的步骤S210之后，步骤S211之前，增加了一个步骤，在凸起24上形成保护层；保护层覆盖凸起24的至少部分表面。
本实施例三提供一种芯片堆叠结构3的制作方法，具体包括如下步骤：
S300、提供第一芯片10，第一芯片10包括第一基底10a、设置在第一基底10a上的第一导电层11以及设置于第一导电层11上的第一钝化层12；其中，第一钝化层12包括第一开口部，第一导电层11的至少部分位于第一开口部，即第一导电层11暴露于第一芯片10表面。
S301、在第一钝化层12上形成第一种子层14；第一种子层14覆盖第一钝化层12和第一导电层11。
S302、在第一种子层14上形成第一光刻胶层15；第一光刻胶层15包括第一镂空区。其中，第一镂空区在第一基底10a上的投影与第一开口部在第一基底10a上的投影具有重叠区域。
S303、在第一镂空区内形成金属柱16。
需要说明的是，步骤S303是可选步骤，例如，在一些示例中，步骤S303也可以 省略。
S304、在第一镂空区内形成焊料13；金属柱16与焊料13电连接。
S305、去除第一光刻胶层15，并去除第一种子层14中除金属柱16下方以外的部分。
S306、提供第二芯片20，第二芯片20包括第二基底20a、设置在第二基底20a上的第二导电层21以及设置在第二导电层21上的形成第二钝化层22；其中，第二钝化层22包括第二开口部，第二导电层21的至少部分位于第二开口部，即第二导电层11暴露于第二芯片20表面。
S307、在第二钝化层22上形成第二种子层25；第二种子层25覆盖第二钝化层22和第二导电层21。
S308、在第二种子层25上形成第二光刻胶层26；第二光刻胶层26包括第二镂空区。其中，第二镂空区在第二基底20a上的投影与第二开口部在第二基底20a上的投影具有重叠区域。
S309、在第二镂空区内形成导电底座27，导电底座27位于第二导电层21上，且与第二导电层21电连接。
S310、在第二镂空区内形成凸起24；其中，导电底座27的润湿性比凸起24的润湿性差。
需要说明的是，步骤S300～S310可以参考上述步骤S200～S210，此处不再赘述。
S311、如图13所示，在凸起24上形成保护层28；保护层28覆盖凸起24的至少部分表面。
在一些示例中，保护层28覆盖凸起24远离第二芯片20的表面。
此处，保护层28可以是单层结构，也可以是多层结构。
在一些示例中，保护层28的材料包括惰性金属。当保护层28为单层结构时，保护层28的材料例如可以为Ni、Au、Co或其它惰性金属中的一种或多种。当保护层28为多层结构时，例如，保护层28可以包括层叠的Ni层和Au层或者层叠的Ni层、Pd(钯)层和Au层。
在一些示例中，保护层28的厚度范围为0.1um～1um，例如，保护层28的厚度可以为0.1μm、0.5μm、0.8μm或1μm等。
S312、如图13所示，去除第二光刻胶层26，并去除第二种子层25中除导电底座27下方以外的部分。
需要说明的是，步骤S312可以参考上述步骤S211，此处不再赘述。
此处，在保护层28的材料包括惰性金属的情况下，在刻蚀过程中，惰性金属不受刻蚀的影响或者受刻蚀的影响较小，因此经过刻蚀工艺后，保护层28的尺寸不变，或者，保护层28相对于凸起24收缩的较小。
S313、如图14所示，加热焊料13和凸起24，将第一芯片10和第二芯片20耦接在一起；其中，凸起24插入焊料13内部。
需要说明的是，步骤S313可以参考上述步骤S111，此处不再赘述。
应当理解到，由于通过材料的选择可以使得导电底座27的润湿性比凸起24的润湿性差，因此凸起24插入焊料13内部后，由于凸起24的润湿性较好，因而焊料13 会包覆在凸起24的周围。
S314、如图14所示，在第一芯片10和第二芯片20之间填充缓冲材料30。
需要说明的是，步骤S314是可选步骤，例如，在一些示例中，步骤S314可以省略。
此处，步骤S314可以参考上述步骤S112，此处不再赘述。
本实施例三提供的芯片堆叠结构的制作方法具有与实施例二提供的芯片堆叠结构的制作方法相同的技术效果，可以参考上述实施例二，此处不再赘述。在此基础上，由于凸起24的表面存在氧化的风险，若凸起24的表面被氧化，则凸起24和焊料13焊接时，会导致焊接效果较差，因此在凸起24和焊料13焊接之前，通常需要对凸起24的表面进行去氧化处理，这样一来，就会增加制作芯片堆叠结构的工序。在本实施例三中，由于凸起24上形成有保护层28，保护层28可以防止凸起24的表面被氧化，因此在凸起24和焊料13焊接时，可以省去对凸起24的表面进行去氧化处理的工序，从而可以简化芯片堆叠结构的制作方法，降低生产成本。
本实施例三还提供一种芯片堆叠结构3，该芯片堆叠结构3可以采用上述步骤S300～S314提供的芯片堆叠结构的制作方法制作得到。本实施例三提供的芯片堆叠结构3和实施例二提供的芯片堆叠结构3的区别之处在于，实施例三提供的芯片堆叠结构3增加了保护层。
如图15所示，实施例三提供的芯片堆叠结构3包括第一芯片10；第一芯片10包括第一基底10a和设置在第一基底10a上的第一导电部100，第一导电部100暴露于第一芯片10的表面；芯片堆叠结构3还包括第二芯片20；第二芯片20包括第二基底20a和设置在第二基底20a上的第二导电部200，第二导电部200暴露于第二芯片20的表面；芯片堆叠结构3还包括焊球40，焊球40设置于第一导电部100和第二导电部200之间，焊球40分别与第一导电部100和第二导电部200接触，焊球40内部遍布有导电的金属间化合物。芯片堆叠结构3还包括：设置在焊球40的内部的保护层28。第一芯片10还包括设置在第一导电部100靠近第二芯片20一侧的第一钝化层12；第一钝化层12包括第一开口部，第一导电部100的至少部分位于第一开口部；第二芯片20还包括设置在第二导电部200靠近第一芯片10一侧的第二钝化层22；第二钝化层22包括第二开口部，第二导电层200的至少部分位于第二开口部。
其中，第一导电部100的结构和第二导电部200的结构可以参考实施例二，此处不再赘述。
在一些示例中，如图15所示，上述芯片堆叠结构3还包括：填充在第一芯片10和第二芯片20之间的缓冲材料30。
在一些示例中，第二钝化层22的上表面即远离第二基底20a的表面到第二导电层21的上表面即远离第二基底20a的表面的距离大于或等于凸起24的高度H与凸起24的下表面即靠近第二基底20a的表面到第二导电层21的上表面即远离第二基底20a的表面的距离之和。
在第二钝化层22远离第二基底20a的表面到第二导电层21远离第二基底20a的表面的距离大于或等于凸起24的高度与凸起24靠近第二基底20a的表面到第二导电层21远离第二基底20a的表面的距离之和的情况下，制作得到的芯片堆叠结构3，第 二钝化层22的上表面即远离第二基底20a的表面到第二导电层21的上表面即远离第二基底20a的表面的距离大于或等于焊球40的高度与焊球40的下表面即靠近第二基底20a的表面到第二导电层21的上表面即远离第二基底20a的表面的距离之和。
需要说明的是，在步骤S314之后，在进行多次回流焊的过程中，凸起24和焊料13会反应形成金属间化合物。在此基础上，焊料13也可能会和保护层28反应形成金属间化合物。因此，在一些示例中，制作得到的芯片堆叠结构3中保护层28的厚度小于步骤S311中形成的保护层28的厚度。
基于上述，需要说明的是，实施例三是以芯片堆叠结构3包括导电底座27为例进行的说明，在另一些示例中，在芯片堆叠结构3的制作方法也可以省略制作导电底座27的步骤，在芯片堆叠结构3中也可以不设置导电底座27，其它制作步骤和结构与实施例三相同，可以参考上述实施例三。
此外，形成焊料13、金属柱16、导电底座27、凸起24和保护层28的方法包括但不限于实施例一、实施例二和实施例三提供的方法。以形成金属柱16为例，例如，可以先形成金属薄膜，接下来，对金属薄膜进行刻蚀以形成金属柱16。
需要说明的是，上述实施例一、实施例二和实施例三，均是以第一集成电路器件300为第一芯片10，第二集成电路器件400为第二芯片20为例，对集成电路堆叠结构02和集成电路堆叠结构02的制作方法进行说明。在第一集成电路器件300和第二集成电路器件400为其它结构的情况下，例如第一集成电路器件300和第二集成电路器件400中一个为第一芯片10，另一个为封装基板4，又例如，第一集成电路器件300和第二集成电路器件400中一个为封装基板4，另一个为PCB，集成电路堆叠结构02和集成电路堆叠结构02的制作方法可以参考上述实施例一、实施例二和实施例三，此处不再赘述。
在本申请的另一方面，还提供一种与计算机一起使用的非瞬时性计算机可读存储介质，该计算机具有用于创建制作上述集成电路堆叠结构的软件，该计算机可读存储介质上存储有一个或多个计算机可读数据结构，一个或多个计算机可读数据结构具有用于制造上文所提供的任意一个图示所提供的集成电路堆叠结构的控制数据，例如光掩膜数据。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (23)

  1. 一种集成电路堆叠结构的制作方法，其特征在于，包括：
    在暴露于第一集成电路器件表面的第一导电层上形成焊料；
    在暴露于第二集成电路器件表面的第二导电层上形成凸起；
    加热所述焊料和所述凸起，将所述第一集成电路器件与所述第二集成电路器件耦接在一起；其中，所述凸起插入所述焊料内部。
  2. 根据权利要求1所述的制作方法，其特征在于，所述加热所述焊料和所述凸起，包括：
    将所述焊料和所述凸起接触；
    加热所述焊料和所述凸起，所述焊料熔融后包裹所述凸起的至少部分。
  3. 根据权利要求1或2所述的制作方法，其特征在于，所述在暴露于第二集成电路器件表面的第二导电层上形成凸起之后，所述加热所述焊料和所述凸起之前，所述制作方法还包括：
    将形成有所述焊料的所述第一集成电路器件移动至形成有所述凸起的所述第二集成电路器件的上方，使所述焊料位于所述凸起的上方。
  4. 根据权利要求1所述的制作方法，其特征在于，所述凸起的形状为锥状、柱状或台状。
  5. 根据权利要求1-4任一项所述的制作方法，其特征在于，所述第一集成电路器件包括设置于所述第一导电层上的第一钝化层；其中，所述第一钝化层包括第一开口部，所述第一导电层的至少部分位于所述第一开口部；
    和/或，
    所述第二集成电路器件包括设置于所述第二导电层上的第二钝化层；其中，所述第二钝化层包括第二开口部，所述第二导电层的至少部分位于所述第二开口部。
  6. 根据权利要求5所述的制作方法，其特征在于，所述第二钝化层的上表面到所述第二导电层的上表面的距离大于或等于所述凸起的高度与所述凸起的下表面到所述第二导电层的上表面的距离之和。
  7. 根据权利要求1-6任一项所述的制作方法，其特征在于，所述在暴露于第二集成电路器件表面的第二导电层上形成凸起之前，所述制作方法还包括：
    在暴露于所述第二集成电路器件表面的所述第二导电层上形成导电底座；
    其中，所述导电底座的润湿性比所述凸起的润湿性差，所述凸起在所述导电底座上的投影位于所述导电底座的边界内。
  8. 根据权利要求7所述的制作方法，其特征在于，所述导电底座的材料包括惰性金属。
  9. 根据权利要求1-8任一项所述的制作方法，其特征在于，所述在暴露于第二集成电路器件表面的第二导电层上形成凸起之后，所述加热所述焊料和所述凸起，将所述第一集成电路器件与所述第二集成电路器件耦接在一起之前，所述制作方法还包括：
    在所述凸起上形成保护层；所述保护层覆盖所述凸起的至少部分表面。
  10. 根据权利要求9所述的制作方法，其特征在于，所述保护层的材料包括惰性金属。
  11. 根据权利要求1-10任一项所述的制作方法，其特征在于，所述在暴露于第一集成 电路器件表面的第一导电层上形成焊料之前，所述制作方法还包括：
    在暴露于所述第一集成电路器件表面的所述第一导电层上形成金属柱；所述金属柱和所述焊料电连接。
  12. 根据权利要求1-11任一项所述的制作方法，其特征在于，所述加热所述焊料和所述凸起，将所述第一集成电路器件与所述第二集成电路器件耦接在一起之后，所述制作方法还包括：
    在所述第一集成电路器件和所述第二集成电路器件之间填充缓冲材料。
  13. 根据权利要求1-12任一项所述的制作方法，其特征在于，所述第一集成电路器件为第一芯片，所述第二集成电路器件为第二芯片；
    或者，所述第一集成电路器件和所述第二集成电路器件中一个为第一芯片，另一个为封装基板；
    或者，所述第一集成电路器件和所述第二集成电路器件中一个为封装基板，另一个为印刷电路板。
  14. 一种集成电路堆叠结构，其特征在于，包括：
    第一集成电路器件，包括暴露于所述第一集成电路器件表面的第一导电部；
    第二集成电路器件，包括暴露于所述第二集成电路器件表面的第二导电部；
    焊球，设置于所述第一集成电路器件和所述第二集成电路器件之间，所述焊球分别与所述第一导电部和所述第二导电部接触，所述焊球内部遍布有导电的金属间化合物。
  15. 根据权利要求14所述的集成电路堆叠结构，其特征在于，所述第一导电部包括第一导电层以及设置在所述第一导电层靠近所述第二集成电路器件一侧的金属柱。
  16. 根据权利要求14或15所述的集成电路堆叠结构，其特征在于，所述第二导电部包括第二导电层以及设置在所述第二导电层靠近所述第一集成电路器件一侧的导电底座。
  17. 根据权利要求16所述的集成电路堆叠结构，其特征在于，所述导电底座的材料包括惰性金属。
  18. 根据权利要求14-17任一项所述的集成电路堆叠结构，其特征在于，所述集成电路堆叠结构还包括设置在所述焊球内部的保护层。
  19. 根据权利要求18所述的集成电路堆叠结构，其特征在于，所述保护层的材料包括惰性金属。
  20. 根据权利要求14-19任一项所述的集成电路堆叠结构，其特征在于，所述集成电路堆叠结构还包括：填充在所述第一集成电路器件和所述第二集成电路器件之间的缓冲材料。
  21. 根据权利要求14-20任一项所述的集成电路堆叠结构，其特征在于，所述第一集成电路器件还包括：设置在所述第一导电部靠近所述第二集成电路器件一侧的第一钝化层；所述第一钝化层包括第一开口部，所述第一导电部的至少部分位于所述第一开口部；
    和/或，
    所述第二集成电路器件还包括：设置在所述第二导电部靠近所述第一集成电路器件一侧的第二钝化层；所述第二钝化层包括第二开口部，所述第二导电层的至少部分位于所述第二开口部。
  22. 根据权利要求14-21任一项所述的集成电路堆叠结构，其特征在于，所述第一集 成电路器件为第一芯片，所述第二集成电路器件为第二芯片；
    或者，所述第一集成电路器件和所述第二集成电路器件中一个为第一芯片，另一个为封装基板；
    或者，所述第一集成电路器件和所述第二集成电路器件中一个为封装基板，另一个为印刷电路板。
  23. 一种电子设备，其特征在于，包括壳体和如权利要求14-22任一项所述的集成电路堆叠结构。
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