CN116741811A - 一种超结mosfet器件及其加工方法 - Google Patents

一种超结mosfet器件及其加工方法 Download PDF

Info

Publication number
CN116741811A
CN116741811A CN202311007239.7A CN202311007239A CN116741811A CN 116741811 A CN116741811 A CN 116741811A CN 202311007239 A CN202311007239 A CN 202311007239A CN 116741811 A CN116741811 A CN 116741811A
Authority
CN
China
Prior art keywords
region
voltage
resistant
mosfet device
doping concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202311007239.7A
Other languages
English (en)
Other versions
CN116741811B (zh
Inventor
李睿
王思亮
马克强
胡敏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semi Future Technology Co
Original Assignee
Semi Future Technology Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semi Future Technology Co filed Critical Semi Future Technology Co
Priority to CN202311007239.7A priority Critical patent/CN116741811B/zh
Publication of CN116741811A publication Critical patent/CN116741811A/zh
Application granted granted Critical
Publication of CN116741811B publication Critical patent/CN116741811B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明涉及一种超结MOSFET器件及其加工方法，超结MOSFET器件至少包括衬底结构、耐压区和槽型栅极结构，耐压区设置在衬底结构上，耐压区至少包括属于第一导电类型的至少一个第一耐压区和属于第二导电类型的至少一个第二耐压区，槽型栅极结构设置在耐压区中的第一耐压区的顶部，第二耐压区内设置有至少一个第三耐压区；第一耐压区顶部设置有第一基区和第二基区，第二耐压区顶部未设置第一基区和第二基区，使得第二耐压区顶部区域形成凹槽结构；第二耐压区顶部区域设置有至少一层截止层使得第二耐压区的顶部空间区域形成凹面结构。针对超结MOSFET器件的反向恢复变硬、软度因子过小的缺陷，本发明降低了体二极管体内的非平衡载流子的数量；还增大了软度因子。

Description

一种超结MOSFET器件及其加工方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种超结MOSFET器件及其加工方法，分类号为H01L。
背景技术
超结MOSFET（Metal-Oxide-Semiconductor Field Effect Transistor，金属-氧化物-半导体场效应晶体管）是一种极为重要的功率开关器件。超结MOSFET导通功耗较低，在400V至1200V电压范围内有广泛应用。超结MOSFET中采用了横向上呈交替排列的n柱区和p柱区，该结构在承受反向偏压时，结构中n柱区和p柱区的pn结处会产生一个横向的电场。在被击穿前，器件的整个n柱区和p柱区在横向上已接近完全耗尽，器件的耐压将不再依赖于漂移区的掺杂浓度。这降低了体内电离杂质对纵向电场的贡献，从而在不影响器件比导通电阻的前提下，提高了器件的击穿电压。但是，超结结构在横向上交替排布的n柱区和p柱区使得体二极管的PN结面积大幅度增加，造成正向注入时器件的内部会储存更多的载流子，使得反向恢复电荷（Q rr）大幅度增加。此外，n柱区和p柱区在反向恢复过程中会被快速耗尽，使得体二极管的反向恢复变硬，软度因子（S）过小，这会进一步导致反向恢复过程的电压过冲和振荡，从而造成器件失效。超结MOSFET体二极管的反向恢复特性通常比较差。这对器件的可靠性以及EMI（电磁干扰）表现都是不利的。因此，将超结MOSFET体二极管的反向恢复性能优化格外重要。
改善超结MOSFET体二极管反向恢复特性的途径有两个：一是降低体二极管体内的非平衡载流子的数量，即降低Q rr；二是提高软度，即增大软度因子S。
例如，公开号为CN110416300A的专利申请公开了一种N型超结MOSFET，包括：在半导体衬底上形成有多个沟槽；N型柱通过形成于沟槽的侧面的第一外延层和沟槽之间的半导体衬底横向叠加而成且N型柱的掺杂通过第一外延层的N型杂质扩散而成，P型柱由填充沟槽中的第二外延层组成。超结结构底部的半导体衬底的厚度由自对准形成于沟槽底部的通过氧注入和热处理形成的第一氧化层定义；漏区形成于被减薄后的半导体衬底的背面，超结的底部的半导体衬底中还形成有由背面选择性注入形成的P型阻断层。虽然该专利能够提高器件性能的一致性，改善器件的反向恢复特性，但是会增大器件的比导通电阻。
如上所述，本发明希望提供一种能够克服上述缺陷的新型超结MOSFET器件。
此外，一方面由于对本领域技术人员的理解存在差异；另一方面由于申请人做出本发明时研究了大量文献和专利，但篇幅所限并未详细罗列所有的细节与内容，然而这绝非本发明不具备这些现有技术的特征，相反本发明已经具备现有技术的所有特征，而且申请人保留在背景技术中增加相关现有技术之权利。
发明内容
现有技术中的超结MOSFET器件，其存在的缺陷在于：在横向上交替排布的n柱区和p柱区使得体二极管的PN结面积大幅度增加，造成正向注入时器件的内部会储存更多的载流子，使得反向恢复电荷（Q rr）大幅度增加。此外，n柱区和p柱区在反向恢复过程中会被快速耗尽，使得体二极管的反向恢复变硬，软度因子（S）过小，这会进一步导致反向恢复过程的电压过冲和振荡，从而造成器件失效。
因此，如何通过改变当前的超结MOSFET器件的结构的方式来改变该缺陷，是本发明需要解决的技术问题之一。
针对现有技术之不足，本发明提供了一种超结MOSFET器件，至少包括衬底结构、耐压区和槽型栅极结构，所述耐压区设置在所述衬底结构上，所述耐压区至少包括属于第一导电类型的至少一个第一耐压区和属于第二导电类型的至少一个第二耐压区，所述槽型栅极结构设置在耐压区中的第一耐压区的顶部，所述第二耐压区内设置有至少一个第三耐压区；所述第一耐压区顶部设置有第一基区和第二基区，所述第二耐压区顶部未设置所述第一基区和所述第二基区，使得所述第二耐压区顶部区域形成凹槽结构；所述第二耐压区顶部区域设置有至少一层截止层。本发明通过对第二导电类型的第二耐压区的结构进行改进，并且对第一基区和第二基区的结构进行改进。在体二极管的反向恢复过程中，增大了反向恢复过程中空穴抽取路径上的电阻，减缓了反向恢复过程中空穴的抽取速度，从而提升反向恢复软度和抑制反向恢复振荡。
优选地，所述截止层的顶部设置有源极肖特基接触导体。当器件工作在反向导通状态时，源极肖特基接触导体收集从第一耐压区注入至截止层中的电子。这能降低反向导通状态下空穴的注入效率，从而降低体二极管的反向恢复电荷Q rr。
优选地，所述第三耐压区的掺杂浓度低于所述第二耐压区的掺杂浓度；所述第二耐压区和所述第三耐压区构成第二导电类型的耐压区。第三耐压区的掺杂浓度低于第二耐压区的掺杂浓度，使得第三耐压区和第二耐压区的整体等效电阻增大。
优选地，在所述第二耐压区顶部区域形成凹槽结构的情况下，所述第一基区和所述第二基区的横向表面和纵向表面由源极欧姆接触导体覆盖。如此设置，避免源极欧姆接触导体的功能受到影响。
优选地，所述第三耐压区的设置方式至少包括：将所述第二耐压区蚀刻以形成至少一个槽，通过将所述槽回填的方式形成所述第三耐压区。如此设置，使得第三耐压区与第二耐压区的两类材料之间能够充分接触，导电性好，不会产生额外的结构。
优选地，所述截止层的掺杂浓度低于所述第二基区的掺杂浓度。截止层的掺杂浓度低于第二基区，当器件工作在反向导通状态时，电子很容易从第一耐压区中注入到截止层，进而被源极肖特基接触导体所收集，这能降低反向导通状态下空穴的注入效率，从而降低体二极管的反向恢复电荷Q rr。
优选地，所述截止层的掺杂浓度高于所述第二耐压区的掺杂浓度。如此设置，使得电子才能够通过截止层避免器件发生穿通现象。
优选地，所述第二耐压区与所述第三耐压区的掺杂浓度之比大于或等于3，能够大幅降低反向恢复的软度因子S，并可抑制反向恢复过程的电流振荡和电压振荡。
本发明还提供一种超结MOSFET器件的加工方法，所述方法至少包括：将耐压区设置在衬底结构上，所述耐压区至少包括属于第一导电类型的至少一个第一耐压区和属于第二导电类型的至少一个第二耐压区，将所述槽型栅极结构设置在耐压区中的第一耐压区的顶部，在所述第二耐压区内设置至少一个第三耐压区；按照在所述第二耐压区顶部区域形成凹槽结构的方式设置第一基区和第二基区，在所述第二耐压区顶部区域设置至少一层截止层。其中，所述第三耐压区的掺杂浓度低于所述第二耐压区的掺杂浓度。
优选地，所述方法还包括：在所述截止层的顶部设置源极肖特基接触导体。
本发明的超结MOSFET器件的加工方法，与传统方法相比，步骤变化较少，实施简单。本发明将第三耐压区的掺杂浓度低于第二耐压区的掺杂浓度，使得第三耐压区和第二耐压区的整体等效电阻增大。在体二极管的反向恢复过程中，增大了反向恢复过程中空穴抽取路径上的电阻，减缓了反向恢复过程中空穴的抽取速度，从而提升反向恢复软度和抑制反向恢复振荡。截止层的掺杂浓度低于第二基区，当器件工作在反向导通状态时，电子很容易从第一耐压区中注入到截止层，进而被源极肖特基接触导体所收集，这能降低器件在反向导通状态下空穴的注入效率，从而降低体二极管的反向恢复电荷。
附图说明
图1是本发明提供的一种优选实施方式的超结MOSFET器件的二维结构截面示意图；
图2是现有技术中的超结MOSFET器件的二维结构横截面示意图；
图3是本发明与现有技术的沟槽超结MOSFET器件的反向恢复电流波形对比的示意图；
图4是本发明提供的超结MOSFET器件的衬底结构的示意图；
图5是本发明提供的超结MOSFET器件的耐压区结构的示意图；
图6是本发明提供的超结MOSFET器件的第三耐压区设置区域的示意图；
图7是本发明提供的超结MOSFET器件的槽型栅极结构的示意图；
图8是本发明提供的超结MOSFET器件的第二基区设置区域的示意图；
图9是本发明提供的超结MOSFET器件的第一基区设置区域的示意图；
图10是本发明提供的超结MOSFET器件的第一基区和第二基区的蚀刻区域的示意图。
附图标记列表
1：漏极导体；2：栅极导体；3：源极欧姆接触导体；4：源极肖特基接触导体；10：衬底；20：辅助层；30：第一耐压区；40：源区；31：第二耐压区；32：第三耐压区；41：第一基区；42：第二基区；43：截止层；50：槽型栅极结构；51：导电多晶硅；52：栅氧化层。
具体实施方式
下面结合附图进行详细说明。
现有技术中的超结MOSFET器件，其存在的缺陷在于：在横向上交替排布的n柱区和p柱区使得体二极管的PN结面积大幅度增加，造成正向注入时器件的内部会储存更多的载流子，使得反向恢复电荷（Q rr）大幅度增加。此外，n柱区和p柱区在反向恢复过程中会被快速耗尽，使得体二极管的反向恢复变硬，软度因子（S）过小，这会进一步导致反向恢复过程的电压过冲和振荡，从而造成器件失效。
因此，如何通过改变当前的超结MOSFET器件的结构的方式来改变该缺陷，是本发明需要解决的技术问题之一。
超结MOSFET器件，即金属-氧化物半导体场效应晶体管。当栅源两端电压为零时，不论漏源之间的电压是正偏还是反偏，半导体中始终有反向偏置的PN结致使器件无法导通。当栅源两端加上一个正向电压且VGS上升到阈值时，P区形成一个反型层，为栅极和漏极之间创造了通路，此时MOS管导通。
衬底：是具有特定晶面和适当电学，光学和机械特性的用于生长外延层的洁净单晶薄片。
辅助层：本发明中指第一导电类型的辅助层，用于在器件阻断状态下承受不大于20%的外加电压。
掺杂浓度：是指在半导体材料中加入掺杂剂的浓度。掺杂剂是指在半导体材料中加入少量的杂质，以改变半导体的电学性质。掺杂浓度通常用单位为/cm3来表示。当掺杂浓度较低时，半导体的导电性能较差。当掺杂浓度增加时，半导体的导电性能会逐渐增强。
欧姆接触：是指在金属和半导体材料相接触的时候，在接触处是一个纯电阻，而且该电阻越小越好，使得组件操作时，大部分的电压降在活动区（Active region）而不在接触面。因此，其I-V特性是线性关系，斜率越大接触电阻越小，接触电阻的大小直接影响器件的性能指标。
源极欧姆接触导体：当金属和半导体材料接触时，形成欧姆接触且作为源极的金属导体称为源极欧姆接触导体。
肖特基接触：是指在金属和半导体材料相接触的时候，在界面处半导体的能带弯曲，形成肖特基势垒。势垒的存在才导致了大的界面电阻。
源极肖特基接触导体：当金属和半导体材料接触时，可形成肖特基接触且作为源极的金属导体称为源极肖特基接触导体。
源区：在超结MOSFET器件的基本结构中，第一导电类型的半导体材料上会制作出两个第二导电类型的区域，其中一个称为MOSFET的源区，另一个称为MOSFET的漏区。
基区：一块半导体基片上制作两个相距很近的PN结，两个PN结把整块半导体分成三部分，两侧部分是发射区和集电区，中间部分是基区。
现有技术中的一种超结MOSFET器件，如图2所示，在漏极导体1上设置有衬底10。衬底10上设置有辅助层20。辅助层20上设置有第一耐压区30和第二耐压区31。第一耐压区30和第二耐压区31在辅助层20上呈柱彼此相邻交替排列设置。即两个第一耐压区30之间存在第二耐压区31。两个第二耐压区31之间存在第一耐压区30。第一耐压区30为第一导电类型的耐压区。第二耐压区31为第二导电类型的耐压区。在第一耐压区30和第二耐压区31在同一层。在在第一耐压区30和第二耐压区31的表面设置有第二基区42。在第二基区42上设置有第一基区41。第一基区41用于作为第一导电类型的基区。第二基区42用于作为第二导电类型的基区。在与第一耐压区30的位置对应的第二基区42的区域蚀刻槽。槽纵向贯穿第一基区41和第二基区42并形成槽型栅极结构50。槽型栅极结构50的内表面镀有栅氧化层52。设置有栅氧化层52的槽型栅极结构50填充导电多晶硅51。将槽型栅极结构50与第一基区41之间蚀刻并形成源区40。在槽型栅极结构50表面设置栅极导体2。在两个槽型栅极结构50之间的源区40和第一基区41的表面设置源极欧姆接触导体3。栅极导体2与源极欧姆接触导体3之间不连接。
如图2所示，超结MOSFET器件采用该结构，使得n柱区和p柱区在横向上交替排列。在承受反向偏压时，n柱区和p柱区的pn结处会产生一个横向的电场。在击穿前，整个n柱区和p柱区在横向上已接近完全耗尽，器件的耐压将不再依赖于漂移区的掺杂浓度。因此，如何改变n柱区和p柱区在横向上的结构至关重要。
n柱区和p柱区使得体二极管的PN结面积大幅度增加，造成正向注入时器件的内部会储存更多的载流子，使得反向恢复电荷（Q rr）大幅度增加。本发明希望通过缩小n柱区和p柱区使得体二极管的PN结面积，来降低体二极管体内的非平衡载流子的数量，即降低Q rr。
此外，本发明还希望增大软度因子S来提高体二极管的软度。
实施例1
针对现有技术之不足，本发明提供了一种超结MOSFET器件，其结构如图1所示。图1是本发明中的其中一种优选实施方式，不代表唯一的实施方式。
如图1所示，超结MOSFET器件中，至少包括衬底结构、耐压区、槽型栅极结构50、第一基区41和第二基区42。衬底结构包括衬底10和辅助层20。衬底10的底部与漏极导体1面接触。衬底10的顶部与辅助层20面接触。其中，辅助层20的掺杂浓度低于衬底10的掺杂浓度，辅助层20在器件阻断状态下承受不大于20%的外加电压。
辅助层20的顶部设置有耐压区。其中，耐压区设置在衬底结构和第二基区42之间。耐压区包括交替排列的第一耐压区30和第二耐压区31。如图1所示，第二耐压区31内设置有至少一个第三耐压区32。第一耐压区30为第一导电类型的耐压区。第二耐压区31和第三耐压区32共同构成第二导电类型的耐压区。
本发明主要对第二导电类型的第二耐压区31和第三耐压区32的结构及其相关构造进行了改进。第三耐压区32的掺杂浓度低于第二耐压区31的掺杂浓度，使得第三耐压区32和第二耐压区31的整体等效电阻增大。在体二极管的反向恢复过程中，增大了反向恢复过程中空穴抽取路径上的电阻，减缓了反向恢复过程中空穴的抽取速度，从而提升反向恢复软度和抑制反向恢复振荡。
优选地，在辅助层20设置完成后，在辅助层20的外延生长第一耐压区30。在形成第一耐压区30后，按照间隔的方式蚀刻第一耐压区30以形成多个槽。在槽内回填第二耐压区的导体材料并形成第二耐压区31，使得第一耐压区30和第二耐压区31交叉错位排列。
同理，在第二耐压区31内蚀刻以形成至少一个槽。在槽内回填第三耐压区的导体材料并形成第三耐压区32。如此设置，第三耐压区32的顶部与第二耐压区31的顶部在同一水平面。如图1所示，第三耐压区32在纵向上的第一深度不小于第二耐压区31在纵向上的第二深度的二分之一。第三耐压区32的底部与第二耐压区31的底部之间还存在一定的间隔距离。即在蚀刻第三耐压区的槽时未穿透第二耐压区31。
优选地，第三耐压区32的深度是第二耐压区31深度的30%~60%。在该范围内能够实现本发明的第二导电类型的耐压区的效果。
进一步优选地，第三耐压区32的深度是第二耐压区31深度的40%~60%。将第三耐压区32的深度值增大，即使得第三耐压区32变深，超结MOSFET器件的反向恢复性能逐渐提升。
但是，通过仿真校准的测试得出，在第二耐压区31与第三耐压区32的掺杂浓度之比为3:1的情况下，在第三耐压区32的深度占比超过第二耐压区31深度的50%之后，随着第三耐压区32的深度值增大，超结MOSFET器件的耐压性能变差。
因此，第三耐压区32的最佳深度是达到第二耐压区31深度的50%。在此种情况下，超结MOSFET器件耐压性能没有受到影响，同时反向恢复性能比较优异。
优选地，当第三耐压区32的深度不同时，通过调节第二耐压区31与第三耐压区32的掺杂浓度之比也能够有效提升超结MOSFET器件的反向恢复性能。
例如，在第三耐压区32的深度是第二耐压区31深度的40%的情况下，调节第二耐压区31与第三耐压区32的掺杂浓度之比为4:1，超结MOSFET器件的反向恢复性能也比较优异。
在第三耐压区32的深度是第二耐压区31深度的50%的情况下，调节第二耐压区31与第三耐压区32的掺杂浓度之比为3:1，超结MOSFET器件的反向恢复性能比较优异。
在第三耐压区32的深度是第二耐压区31深度的60%的情况下，调节第二耐压区31与第三耐压区32的掺杂浓度之比为5:2，超结MOSFET器件的反向恢复性能也比较优异。优选地，第二耐压区31的内部存在至少一个第三耐压区32。优选地，第三耐压区32位于第二耐压区31的顶部居中位置。将第二耐压区31居中设置的优势在于：第一，能够适用当前的工艺方法，不需要增加新的生产成本；第二，能够避免第一耐压区30和第三耐压区32的离子横向扩散，也避免界面存在掺杂补偿效应。若第一耐压区30和第三耐压区32接触，离子的横向扩散比较明显。
在第一耐压区30的顶部通过蚀刻的方式形成沟槽。通过热氧化工艺形成栅氧化层52，再淀积并刻蚀导电多晶硅51，形成槽型栅极结构50。
优选地，第一耐压区30顶部设置有第一基区41和第二基区42。第二耐压区31顶部未设置第一基区41和第二基区42。第一基区41和第二基区42在第二耐压区31顶部区域形成凹槽结构。
具体地，在耐压区顶部以离子注入的方式在第一深度形成第二基区42。优选地，第二基区42通过注入硼离子等受主杂质离子形成。
在耐压区顶部以离子注入的方式在第二深度形成第一基区41和源区40。优选地，第一基区41通过注入硼离子等受主杂质离子形成，源区40通过注入磷离子等受主杂质离子形成。
其中，源区40位于槽型栅极结构50的周围。
将第二耐压区31顶部区域的第一基区41和第二基区42蚀刻以形成凹槽结构。此时，第二耐压区31和第三耐压区32的顶部区域重新暴露。
如图2所示，第二耐压区31和第三耐压区32的顶部表面设置截止层43和源极肖特基接触导体4。其中，截止层43是通过离子注入的方式设置的。截止层43通过注入硼离子等受主杂质离子形成。
优选地，源极肖特基接触导体4的金属类别包括：铝、铜或钛等金属。源极肖特基接触导体4的设置方式是：以淀积的形式镀在截止层43的表面。
此时，由于凹槽结构的设置，与截止层43相邻的第二基区42和第一基区41的纵向表面与横向表面均裸露。因此，与截止层43相邻的第一基区41和第二基区42的横向表面和纵向表面被源极欧姆接触导体3覆盖。在源极欧姆接触导体3被设置完成后，源极肖特基接触导体4设置在纵向的两个源极欧姆接触导体3之间，并且覆盖截止层43。
由于截止层43的掺杂浓度要相对较小，第二基区42的掺杂浓度相对较高，因此在设置源极肖特基接触导体4后，源极肖特基接触导体4分别与截止层43和第二基区42接触并形成了有效的肖特基接触，形成肖特基势垒，导致了大的界面电阻。
源极欧姆接触导体3的金属类别包括：铝、铜或钛等金属。源极欧姆接触导体3的设置方式是：以淀积的形式镀在源区40、第一基区41和第二基区42的表面。
基于以上超结MOSFET器件的结构，衬底10、辅助层20、第一耐压区30为第一导电类型的结构。第二耐压区31、截止层43、第一基区41和第二基区42为第二导电类型的结构。当第一导电类型为n型掺杂时，第二导电类型为p型掺杂。当第一导电类型为p型掺杂时，第二导电类型为n型掺杂。当器件处于阻断状态时，截止层43的存在可以避免器件发生穿通现象。截止层43的掺杂浓度低于第二基区42。当器件工作在反向导通状态时，电子很容易从第一耐压区30中注入到截止层43，进而被源极肖特基接触导体4所收集，这能降低反向导通状态下空穴的注入效率，从而降低体二极管的反向恢复电荷Q rr。
优选地，如图1所示，在注入的离子扩散入第一耐压区30中的情况下，形成的截止层43延伸入其两侧的第一耐压区30。如此设置，使得第二耐压区31与第一耐压区30接触并形成PN结。此时PN结面积较小。
由于截止层43是通过离子注入方式来实现的，因此在图1的剖视角度中，截止层43的宽度大于与其自身相邻的两个第二基区之间的距离，从而截止层43分别与第一耐压区30和第二基区42接触。
优选地，截止层43还能够延伸入其两侧的第一耐压区30和第二基区42。第二基区42和截止层43均为第二导电类型，截止层43的掺杂浓度为第二基区42掺杂浓度的10%到20%。截止层43延伸入第二基区42中，不会造成不良影响。
为了使得截止层43能和源极肖特基接触导体4之间形成有效的肖特基接触，截止层43的掺杂浓度要相对较小（如处于4e16 cm-3 ~ 8e16 cm-3）。第二基区42的形成是通过全局离子注入，并且在热扩散之后形成的，第二基区42的掺杂浓度相对较高（如处于2e17 cm-3~ 4e17 cm-3）。为了在器件的源极形成有效的肖特基接触，故对该区域的第二基区42进行刻蚀，并通过离子注入形成截止层43。截止层43的掺杂浓度为第二基区42掺杂浓度的10%到20%。
截止层43的掺杂浓度低于第二基区42的掺杂浓度。截止层43的掺杂浓度低于第二基区42，当器件工作在反向导通状态时，电子很容易从第一耐压区30中注入到截止层43，进而被源极肖特基接触导体4所收集，这能降低MOSFET在反向导通状态下空穴的注入效率，从而降低体二极管的反向恢复电荷。
优选地，第三耐压区32的数量可以是一个，也可以被设置为多个。在设置有至少两个甚至更多个第三耐压区32的情况下，多个第三耐压区32按照以第二耐压区31的中心轴为中心线且中心对称的方式设置。如此设置，有利于第三耐压区32与第二耐压区31形成的掺杂浓度均匀降低。
优选地，第三耐压区32呈柱状结构。
优选地，第二耐压区31与第三耐压区32的掺杂浓度之比大于或等于3。该比例大于3的优势在于：可以大幅降低反向恢复的软度因子S，并可抑制反向恢复过程的电流振荡和电压振荡。
优选地，截止层43的掺杂浓度高于第二耐压区31的掺杂浓度。当超结MOSFET器件处于阻断状态时，截止层43的存在可避免器件发生穿通现象。
优选地，当第一导电类型为n型掺杂时，第二导电类型为p型掺杂时，第一耐压区30的有效施主杂质总电荷和由第二耐压区域第三耐压区构成的第二导电类型耐压区的有效受主杂质总电荷相等或相近，两者之差的绝对值不超过两者之和的10%。
当第一导电类型为p型掺杂时，第二导电类型为n型掺杂时，第一耐压区30的有效施主杂质总电荷和由第二耐压区域第三耐压区构成的第二导电类型耐压区的有效受主杂质总电荷相等或相近，两者之差的绝对值不超过两者之和的10%。
表1 各部件的掺杂浓度数据示例表
优选地，在设置掺杂浓度时的，需要满足的条件至少包括：第二基区掺杂浓度（2e17 cm-3）＞截止层掺杂浓度（5e16 cm-3）＞第二耐压区掺杂浓度（6e15 cm-3）＞第三耐压区掺杂浓度（2e15 cm-3）。
在设置掺杂浓度时的，需要满足的条件还包括：第一耐压区掺杂浓度×第一耐压区二维截面面积=第二耐压区掺杂浓度×第二耐压区二维截面面积+第三耐压区掺杂浓度×第三耐压区二维截面面积。
如图3所示，本发明将新型的超结MOSFET器件与传统的超结MOSFET器件进行了分析对比。
如图3所示，横轴表示时间，单位为微秒（μs），纵轴表示电流ISD，单位为A。
在处于反向恢复阶段时，传统的超结MOSFET器件的表现为：传统超结MOSFET器件的反向恢复持续时间更长，反向恢复峰值电流和反向恢复电荷更大，并且出现了明显的电流振荡和电压振荡，会造成器件失效，不利于器件的可靠性。
相较于传统超结MOSFET器件，本发明的超结MOSFET器件的反向恢复峰值电流降低了30%，反向恢复电荷降低了50%，且未出现电流振荡和电压振荡，器件的反向恢复性能和可靠性得到了极大提升。
实施例2
本实施例是对实施例1的进一步说明，重复的内容不再赘述。
本实施例提供一种超结MOSFET器件的加工方法，其具体步骤如下所示。
S1：如图4所示，在第一导电类型的衬底10上外延生长第一导电类型的辅助层20，再外延生长第一导电类型的第一耐压区30。
外延生长是指在单晶衬底（基片）上生长一层有一定要求的、与衬底晶向相同的单晶层，犹如原来的晶体向外延伸了一段。
衬底10、辅助层20、第一耐压区30由浓度不同的硅、碳化硅或其他半导体材料形成。
S2：如图5所示，在第一导电类型的第一耐压区30中自顶部向下刻蚀，并回填第二导电类型的半导体材料形成第二导电类型的第二耐压区31。
S3：如图6所示，在第二导电类型的第二耐压区31中自顶部向下刻蚀，并回填第二导电类型的半导体材料形成第二导电类型的第三耐压区32。第二导电类型的半导体材料例如是硅、碳化硅。
S4：如图7所示，在第一耐压区30中自顶部向下刻蚀形成沟槽，通过热氧化工艺形成栅氧化层52；淀积并刻蚀导电多晶硅51，形成槽型栅极结构50。
S5：如图8所示，在器件顶部通过注入硼离子等受主杂质离子的方式形成第二导电类型的第二基区42。
S6：如图9所示，在器件顶部通过注入硼离子等受主杂质离子的方式形成第二导电类型的第一基区41，通过注入磷离子等施主杂质离子的方式形成第一导电类型的源区40。
S7：如图10所示，在第一基区41和第二基区42中自顶部向下刻蚀形成凹槽结构，在凹槽结构中通过注入硼离子等受主杂质离子的方式形成第二导电类型的截止层43。
S8：如图1所示，通过淀积和刻蚀，在栅氧化层52的顶部设置栅极导体2，在源区40、第一基区和第二基区的表面淀积源极欧姆接触导体3，在截止层43的表面淀积源极肖特基接触导体4，完成正面和背面的金属化，形成器件的漏极、栅极和源极。
在上述步骤中，刻蚀包括干法刻蚀和湿法刻蚀。湿法刻蚀是纯粹的化学反应过程，是指利用溶液与预刻蚀材料之间的化学反应来去除未被掩蔽膜材料掩蔽的部分而达到刻蚀目的。
干法刻蚀主要分成三种：金属刻蚀、介质刻蚀和硅刻蚀。介质刻蚀是用于介质材料的刻蚀，如二氧化硅。干法刻蚀优点是：各向异性好，选择比高，可控性、灵活性、重复性好，细线条操作安全，易实现自动化，无化学废液，处理过程未引入污染，洁净度高。缺点是：成本高，设备复杂。干法刻蚀主要形式有纯化学过程（如屏蔽式，下游式，桶式），纯物理过程（如离子铣），物理化学过程，常用的有反应离子刻蚀RIE，离子束辅助自由基刻蚀ICP等。
通过S1~S8步骤形成的超结MOSFET器件，对第二耐压区进行了进一步地改造，设置了第三耐压区。第三耐压区的掺杂浓度低于第二耐压区的掺杂浓度，使得第三耐压区和第二耐压区的整体等效电阻增大。在体二极管的反向恢复过程中，增大了反向恢复过程中空穴抽取路径上的电阻，减缓了反向恢复过程中空穴的抽取速度，从而提升反向恢复软度和抑制反向恢复振荡。截止层的掺杂浓度低于第二基区，当器件工作在反向导通状态时，电子很容易从第一耐压区中注入到截止层，进而被源极肖特基接触导体所收集，这能降低反向导通状态下空穴的注入效率，从而降低体二极管的反向恢复电荷Q rr。
需要注意的是，上述具体实施例是示例性的，本领域技术人员可以在本发明公开内容的启发下想出各种解决方案，而这些解决方案也都属于本发明的公开范围并落入本发明的保护范围之内。本领域技术人员应该明白，本发明说明书及其附图均为说明性而并非构成对权利要求的限制。本发明的保护范围由权利要求及其等同物限定。本发明说明书包含多项发明构思，诸如“优选地”“根据一个优选实施方式”或“可选地”均表示相应段落公开了一个独立的构思，申请人保留根据每项发明构思提出分案申请的权利。

Claims (10)

1.一种超结MOSFET器件，至少包括衬底结构、耐压区和槽型栅极结构（50），所述耐压区设置在所述衬底结构上，所述耐压区至少包括属于第一导电类型的至少一个第一耐压区（30）和属于第二导电类型的至少一个第二耐压区（31），所述槽型栅极结构（50）设置在耐压区中的所述第一耐压区（30）的顶部，其特征在于，
所述第二耐压区（31）内设置有至少一个第三耐压区（32）；
所述第一耐压区（30）顶部设置有第一基区（41）和第二基区（42），所述第二耐压区（31）顶部未设置所述第一基区（41）和所述第二基区（42），使得所述第二耐压区（31）顶部区域形成凹槽结构；
所述第二耐压区（31）顶部区域设置有至少一层截止层（43）。
2.根据权利要求1所述的超结MOSFET器件，其特征在于，所述截止层（43）的顶部设置有源极肖特基接触导体（4）。
3.根据权利要求2所述的超结MOSFET器件，其特征在于，所述第三耐压区（32）的掺杂浓度低于所述第二耐压区（31）的掺杂浓度；
所述第二耐压区（31）和所述第三耐压区（32）构成第二导电类型的耐压区。
4.根据权利要求3所述的超结MOSFET器件，其特征在于，在所述第二耐压区（31）顶部区域形成凹槽结构的情况下，所述第一基区（41）和所述第二基区（42）的横向表面和纵向表面由源极欧姆接触导体（3）覆盖。
5.根据权利要求4所述的超结MOSFET器件，其特征在于，所述第三耐压区（32）的设置方式至少包括：
将所述第二耐压区（31）蚀刻以形成至少一个槽，
通过将所述槽回填的方式形成所述第三耐压区（32）。
6.根据权利要求1~5任一项所述的超结MOSFET器件，其特征在于，所述截止层（43）的掺杂浓度低于所述第二基区（42）的掺杂浓度。
7.根据权利要求1~5任一项所述的超结MOSFET器件，其特征在于，所述截止层（43）的掺杂浓度高于所述第二耐压区（31）的掺杂浓度。
8.根据权利要求1~5任一项所述的超结MOSFET器件，其特征在于，所述第二耐压区（31）与所述第三耐压区（32）的掺杂浓度之比大于或等于3。
9.一种超结MOSFET器件的加工方法，所述方法至少包括：
将耐压区设置在衬底结构上，所述耐压区至少包括属于第一导电类型的至少一个第一耐压区（30）和属于第二导电类型的至少一个第二耐压区（31），
将槽型栅极结构（50）设置在耐压区中的所述第一耐压区（30）的顶部，其特征在于，
在所述第二耐压区（31）内设置至少一个第三耐压区（32）；
按照在所述第二耐压区（31）顶部区域形成凹槽结构的方式设置第一基区（41）和第二基区（42），
在所述第二耐压区（31）顶部区域设置至少一层截止层（43）；
其中，所述第三耐压区（32）的掺杂浓度低于所述第二耐压区（31）的掺杂浓度。
10.根据权利要求9所述的超结MOSFET器件的加工方法，其特征在于，所述方法还包括：在所述截止层（43）的顶部设置源极肖特基接触导体（4）。
CN202311007239.7A 2023-08-11 2023-08-11 一种超结mosfet器件及其加工方法 Active CN116741811B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311007239.7A CN116741811B (zh) 2023-08-11 2023-08-11 一种超结mosfet器件及其加工方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311007239.7A CN116741811B (zh) 2023-08-11 2023-08-11 一种超结mosfet器件及其加工方法

Publications (2)

Publication Number Publication Date
CN116741811A true CN116741811A (zh) 2023-09-12
CN116741811B CN116741811B (zh) 2023-10-20

Family

ID=87915377

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311007239.7A Active CN116741811B (zh) 2023-08-11 2023-08-11 一种超结mosfet器件及其加工方法

Country Status (1)

Country Link
CN (1) CN116741811B (zh)

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102110716A (zh) * 2010-12-29 2011-06-29 电子科技大学 槽型半导体功率器件
US20120007173A1 (en) * 2010-07-12 2012-01-12 Denso Corporation Semiconductor device and manufacturing method of the same
CN102610643A (zh) * 2011-12-20 2012-07-25 成都芯源系统有限公司 沟槽金属氧化物半导体场效应晶体管器件
US20160104702A1 (en) * 2014-10-08 2016-04-14 Force Mos Technology Co., Ltd. Super-junction trench mosfet integrated with embedded trench schottky rectifier
CN107180874A (zh) * 2017-07-18 2017-09-19 电子科技大学 一种积累型的深槽超结dmos器件
CN108122975A (zh) * 2016-11-29 2018-06-05 深圳尚阳通科技有限公司 超结器件
CN108695372A (zh) * 2017-04-05 2018-10-23 四川大学 一种超结半导体器件
US20190097008A1 (en) * 2017-09-28 2019-03-28 Renesas Electronics Corporation Semiconductor device and method for manufacturing the same
CN109713041A (zh) * 2018-12-27 2019-05-03 四川立泰电子有限公司 一种适用于超结dmos器件的改良结构
CN113224164A (zh) * 2021-04-21 2021-08-06 电子科技大学 一种超结mos器件

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120007173A1 (en) * 2010-07-12 2012-01-12 Denso Corporation Semiconductor device and manufacturing method of the same
CN102110716A (zh) * 2010-12-29 2011-06-29 电子科技大学 槽型半导体功率器件
CN102610643A (zh) * 2011-12-20 2012-07-25 成都芯源系统有限公司 沟槽金属氧化物半导体场效应晶体管器件
US20160104702A1 (en) * 2014-10-08 2016-04-14 Force Mos Technology Co., Ltd. Super-junction trench mosfet integrated with embedded trench schottky rectifier
CN108122975A (zh) * 2016-11-29 2018-06-05 深圳尚阳通科技有限公司 超结器件
CN108695372A (zh) * 2017-04-05 2018-10-23 四川大学 一种超结半导体器件
CN107180874A (zh) * 2017-07-18 2017-09-19 电子科技大学 一种积累型的深槽超结dmos器件
US20190097008A1 (en) * 2017-09-28 2019-03-28 Renesas Electronics Corporation Semiconductor device and method for manufacturing the same
CN109713041A (zh) * 2018-12-27 2019-05-03 四川立泰电子有限公司 一种适用于超结dmos器件的改良结构
CN113224164A (zh) * 2021-04-21 2021-08-06 电子科技大学 一种超结mos器件

Also Published As

Publication number Publication date
CN116741811B (zh) 2023-10-20

Similar Documents

Publication Publication Date Title
JP5815882B2 (ja) 半導体装置
US7750412B2 (en) Rectifier with PN clamp regions under trenches
US10680095B2 (en) Power device having super junction and schottky diode
CN109166917B (zh) 一种平面型绝缘栅双极晶体管及其制备方法
CN116110944A (zh) 一种基于Resurf效应的屏蔽栅沟槽型MOSFET器件及其制备方法
US10686051B2 (en) Method of manufacturing power semiconductor device
CN116404039B (zh) 一种功率半导体器件及其制造方法
CN103247538A (zh) 一种集成肖特基分裂栅型沟槽功率mos器件
EP4336561A1 (en) Insulated gate bipolar transistor with super junction structure, and preparation method therefor
CN103594377A (zh) 一种集成肖特基分裂栅型功率mos器件的制造方法
CN114551586B (zh) 集成栅控二极管的碳化硅分离栅mosfet元胞及制备方法
CN116741811B (zh) 一种超结mosfet器件及其加工方法
US20100151650A1 (en) Method for manufacturing a power semiconductor device
CN213845279U (zh) 多次外延制作的超结屏蔽栅结构igbt
US20210134989A1 (en) Semiconductor device and method of manufacturing thereof
CN116072698A (zh) 一种锥形栅mosfet器件结构及其制作方法
CN112670335A (zh) 多次外延制作超结屏蔽栅结构igbt及制造方法
CN113782586A (zh) 一种多通道超结igbt器件
CN107863378B (zh) 超结mos器件及其制造方法
CN113097305A (zh) 一种场效应管及其制备方法
CN219123243U (zh) 二极管器件
CN216450646U (zh) 半导体结构
WO2024017136A1 (zh) 一种半导体器件结构及其制备方法
CN216871974U (zh) 一种多通道超结igbt器件
CN213242561U (zh) 一种沟槽型肖特基二极管器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant