CN116741786A - 显示基板及显示装置 - Google Patents

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Abstract

一种显示基板，包括：衬底、依次设置在衬底上的驱动电路层和发光结构层。衬底包括第一显示区和第二显示区，第一显示区位于第二显示区的至少一侧。驱动电路层位于第一显示区，包括多个第一像素电路和多个第二像素电路。发光结构层包括位于第一显示区的多个第一发光元件和位于第二显示区的多个第二发光元件。至少一个第一像素电路与至少一个第一发光元件电连接，至少一个第二像素电路与至少一个第二发光元件电连接。至少一个第一像素电路的尺寸与至少一个第二像素电路的尺寸不同。

Description

显示基板及显示装置
技术领域
本文涉及但不限于显示技术领域，尤指一种显示基板及显示装置。
背景技术
有机发光二极管(OLED，Organic Light Emitting Diode)和量子点发光二极管(QLED，Quantum-dot Light Emitting Diode)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲和成本低等优点。屏下摄像头技术是为了提高显示装置的屏占比所提出的一种全新的技术。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开实施例提供一种显示基板及显示装置。
一方面，本实施例提供一种显示基板，包括：衬底、驱动电路层和发光结构层。衬底包括第一显示区和第二显示区，第一显示区位于第二显示区的至少一侧。驱动电路层位于第一显示区，包括多个第一像素电路和多个第二像素电路。发光结构层位于驱动电路层远离衬底的一侧，包括位于第一显示区的多个第一发光元件以及位于第二显示区的多个第二发光元件。多个第一像素电路中的至少一个第一像素电路与多个第一发光元件中的至少一个第一发光元件电连接，多个第二像素电路中的至少一个第二像素电路与多个第二发光元件中的至少一个第二发光元件电连接。至少一个第一像素电路的尺寸与至少一个第二像素电路的尺寸不同。
在一些示例性实施方式中，所述多个第一像素电路的尺寸相同，所述多个第二像素电路的尺寸相同，所述多个第一像素电路的尺寸不同于所述多个第二像素电路的尺寸。
在一些示例性实施方式中，所述驱动电路层还包括：多个无效像素电路；所述多个无效像素电路中的至少一个无效像素电路的尺寸小于所述至少一个第一像素电路的尺寸。
在一些示例性实施方式中，所述多个第二像素电路在第一方向上间隔排布在所述多个第一像素电路之间。所述至少一个第一像素电路在所述第一方向的长度大于所述至少一个第二像素电路在所述第一方向的长度，所述至少一个第一像素电路在第二方向的长度小于所述至少一个第二像素电路在所述第二方向的长度，所述第一方向与所述第二方向交叉。
在一些示例性实施方式中，所述驱动电路层还包括：多个无效像素电路，所述多个无效像素电路在所述第一方向上间隔排布在所述多个第一像素电路之间，且所述多个无效像素电路中的至少一个无效像素电路与所述至少一个第二像素电路在所述第二方向相邻。所述至少一个无效像素电路在所述第一方向的长度与所述至少一个第二像素电路在所述第一方向的长度相同，所述至少一个无效像素电路在所述第二方向的长度小于所述至少一个第一像素电路在所述第二方向的长度。
在一些示例性实施方式中，所述至少一个无效像素电路在所述第二方向的长度与相邻的第二像素电路在所述第二方向的长度之和，为所述至少一个第一像素电路在所述第二方向的长度的1.8倍至2.2倍。
在一些示例性实施方式中，所述至少一个第二像素电路和所述至少一个无效像素电路在所述第二方向上间隔设置。四个第一像素电路和一个无效像素电路在所述第一方向上间隔设置，或者，四个第一像素电路和一个第二像素电路在所述第一方向上间隔设置；或者，四个第一像素电路、一个无效像素电路、四个第一像素电路和一个第二像素电路在所述第一方向上间隔设置。
在一些示例性实施方式中，所述至少一个第一像素电路在所述第一方向的长度的四倍与所述至少一个无效像素电路在所述第一方向的长度之和，为所述至少一个第一像素电路在所述第二方向的长度的1.8至2.2倍。
在一些示例性实施方式中，所述驱动电路层的多个第一像素电路、多个第二像素电路和多个无效像素电路被划分为多个电路重复单元，每个电路重复单元包括：按照两行四列排布的多个第一像素电路、按照两行一列排布的第二像素电路和无效像素电路。在所述电路重复单元内，所述第二像素电路和无效像素电路位于所述多个第一像素电路的同一侧，或者，在所述电路重复单元内，所述第二像素电路和无效像素电路位于四列第一像素电路的中间；或者，所述第二像素电路和无效像素电路位于一列第一像素电路和三列第一像素电路的中间。
在一些示例性实施方式中，在所述第一方向上的相邻电路重复单元内第二像素电路和无效像素电路在所述第二方向的排布顺序不同。
在一些示例性实施方式中，一个第二像素电路与一个第二发光元件电连接；或者，出射相同颜色光的两个第二发光元件与同一个第二像素电路电连接。
在一些示例性实施方式中，所述多个第二发光元件包括：多个出射红光的第二发光元件、多个出射蓝光的第二发光元件以及多个出射绿光的第二发光元件。所述出射绿光的第二发光元件所连接的第二像素电路位于所述出射红光和出射蓝光的第二发光元件所连接的第二像素电路靠近所述第二显示区的一侧。所述出射红光所连接的第二像素电路位于所述出射蓝光的第二发光元件所连接的第二像素电路靠近所述第二显示区的一侧。
在一些示例性实施方式中，位于同一列的相邻两个出射绿光的第二发光元件与同一个第二像素电路电连接；位于相邻行不同列的两个出射蓝光的第二发光元件与同一个第二像素电路电连接，位于相邻行不同列的两个出射红光的第二发光元件与同一个第二像素电路电连接。所述两个出射蓝光的第二发光元件的其中一个出射蓝光的第二发光元件与所述两个出射红光的第二发光元件的其中一个出射红光的第二发光元件位于相同行，并与另一个出射红光的第二发光元件位于相同列；另一个出射蓝光的第二发光元件与所述其中一个出射红光的第二发光元件位于相同列，并与所述另一个出射红光的第二发光元件位于相同行。
在一些示例性实施方式中，在垂直于所述显示基板的方向上，所述驱动电路层包括：设置在衬底上的半导体层、第一导电层、第二导电层、第三导电层和第四导电层。所述半导体层至少包括：所述多个第一像素电路和所述多个第二像素电路的晶体管的有源层。所述第一导电层至少包括：所述多个第一像素电路的晶体管的栅极和存储电容的第一电极、所述多个第二像素电路的晶体管的栅极和存储电容的第一电极。所述第二导电层至少包括：所述多个第一像素电路和所述多个第二像素电路的存储电容的第二电极。所述第三导电层至少包括：多个连接电极。所述第四导电层至少包括：数据线和第一电源线。
在一些示例性实施方式中，所述第一显示区包括：位于所述第二显示区至少一侧的过渡区以及位于所述过渡区至少一侧的子显示区，所述多个第二像素电路位于所述过渡区。或者，所述多个第二像素电路位于所述过渡区和所述子显示区。
在一些示例性实施方式中，所述第一显示区的光透过率小于所述第二显示区的光透过率；或者，所述第一显示区的子显示区的光透过率小于或等于所述过渡区的光透过率，所述过渡区的光透过率小于所述第二显示区的光透过率。
在一些示例性实施方式中，所述第一显示区的像素密度大于或等于所述第二显示区的像素密度。
另一方面，本实施例提供一种显示装置，包括如上所述的显示基板、以及位于所述显示基板的非显示面一侧的传感器，所述传感器在所述显示基板的正投影与所述显示基板的第二显示区存在交叠。
另一方面，本实施例提供一种显示基板，包括：衬底、驱动电路层和发光结构层。衬底包括第一显示区和第二显示区，第一显示区位于第二显示区的至少一侧。驱动电路层位于第一显示区，包括多个第一像素电路和多个第二像素电路。发光结构层位于驱动电路层远离衬底的一侧，包括位于第一显示区的多个第一发光元件以及位于第二显示区的多个第二发光元件。多个第一像素电路中的至少一个第一像素电路与多个第一发光元件中的至少一个第一发光元件电连接，多个第二像素电路中的至少一个第二像素电路与多个第二发光元件中的至少一个第二发光元件电连接。至少一个第一像素电路的面积与至少一个第二像素电路的面积不同。
在一些示例性实施方式中，所述驱动电路层还包括：多个无效像素电路；所述多个无效像素电路中的至少一个无效像素电路的面积小于所述至少一个第一像素电路的面积。
在一些示例性实施方式中，所述多个第二像素电路在第一方向上间隔排布在所述多个第一像素电路之间。所述至少一个第一像素电路在所述第一方向的长度大于所述至少一个第二像素电路在所述第一方向的长度，所述至少一个第一像素电路在第二方向的长度小于所述至少一个第二像素电路在所述第二方向的长度，所述第一方向与所述第二方向交叉。
在一些示例性实施方式中，所述驱动电路层还包括：多个无效像素电路，所述多个无效像素电路在所述第一方向上间隔排布在所述多个第一像素电路之间，且所述多个无效像素电路中的至少一个无效像素电路与所述至少一个第二像素电路在所述第二方向相邻。所述至少一个无效像素电路在所述第一方向的长度与所述至少一个第二像素电路在所述第一方向的长度相同，所述至少一个无效像素电路在所述第二方向的长度小于所述至少一个第一像素电路在所述第二方向的长度。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1为本公开至少一实施例的显示基板的示意图；
图2为本公开至少一实施例的显示基板的显示区域的平面结构示意图；
图3为本公开至少一实施例的显示基板的局部结构示意图；
图4为本公开至少一实施例的像素电路的等效电路图；
图5为本公开至少一实施例的第一显示区的局部示意图；
图6为本公开至少一实施例的第一显示区的局部平面示意图；
图7为图6中形成半导体层后的显示基板的平面示意图；
图8A为图6中形成第一导电层后的显示基板的平面示意图；
图8B为图8A中的第一导电层的示意图；
图9A为图6中形成第二导电层后的显示基板的平面示意图；
图9B为图9A中的第二导电层的示意图；
图10为图6中形成第三绝缘层后的显示基板的平面示意图；
图11A为图6中形成第三导电层后的显示基板的平面示意图；
图11B为图11A中的第三导电层的示意图；
图12为图6中形成第五绝缘层后的显示基板的平面示意图；
图13为图6中的第四导电层的示意图；
图14为本公开至少一实施例的第二像素电路和第二发光元件的连接示意图；
图15为本公开至少一实施例的第一显示区的另一局部示意图；
图16为本公开至少一实施例的第二像素电路和第二发光元件的另一连接示意图；
图17为本公开至少一实施例的第一显示区的另一局部示意图；
图18为本公开至少一实施例的第一显示区的另一局部示意图；
图19为本公开至少一实施例的第一显示区的另一局部示意图；
图20为本公开至少一实施例的第一显示区的另一局部示意图；
图21为本公开至少一实施例的第一显示区的另一局部示意图；
图22为本公开至少一实施例的第一显示区的另一局部示意图；
图23为本公开至少一实施例的第一显示区的另一局部示意图；
图24为本公开至少一实施例的第一显示区的另一局部示意图；
图25为本公开至少一实施例的第一显示区的另一局部示意图；
图26为本公开至少一实施例的第一显示区的另一局部示意图；
图27为本公开至少一实施例的显示基板的另一示意图；
图28为本公开至少一实施例的显示基板的另一示意图；
图29为本公开至少一实施例的显示装置的示意图。
具体实施方式
下面将结合附图对本公开的实施例进行详细说明。实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为其他形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
在附图中，有时为了明确起见，夸大表示了一个或多个构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中一个或多个部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。
本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。本公开中的“多个”表示两个及以上的数量。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述的构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据情况理解上述术语在本公开中的含义。
在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的传输，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有多种功能的元件等。
在本说明书中，晶体管是指至少包括栅极、漏极以及源极这三个端子的元件。晶体管在漏极(漏电极端子、漏区域或漏电极)与源极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏极、沟道区域以及源极。在本说明书中，沟道区域是指电流主要流过的区域。
在本说明书中，第一极可以为漏极、第二极可以为源极，或者第一极可以为源极、第二极可以为漏极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源极”及“漏极”的功能有时互相调换。因此，在本说明书中，“源极”和“漏极”可以互相调换。另外，栅极还可以称为控制极。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
本公开中的“光透过率”指的是光线透过介质的能力，是透过透明或半透明体的光通量与其入射光通量的百分率。
本公开中的“约”、“大致”，是指不严格限定界限，允许工艺和测量误差范围内的情况。在本公开中，“相同”可以包括完全一致以及大致相同的情况，其中，“大致相同”是指数值相差10％以内的情况。
在本公开中，A的尺寸指A在衬底的正投影的尺寸。当A在衬底的正投影为矩形，A的尺寸可以包括以下至少一项：A在衬底的正投影沿第一方向的长度、A在衬底的正投影沿第二方向的长度、A在衬底的正投影的面积；其中，第一方向可以垂直于第二方向。当A在衬底的正投影为圆形或椭圆形，A的尺寸可以包括以下至少一项：A在衬底的正投影的半径、A在衬底的正投影的面积。
随着显示技术的不断发展，显示设备上通常会安装摄像头来满足拍摄或人脸识别需求。为了实现屏占比最大化，先后出现了刘海屏、水滴屏、屏内挖空等技术。这些技术是通过在显示区的局部进行挖孔，在挖孔区的下方放置摄像头来减少摄像头占据的面积，进而提高屏占比。然而，上述技术需要挖去部分显示区，会造成显示画面中部分区域无法显示，无法进一步提高屏占比。为了避免在显示区打孔，并在确保显示基板的实用性的前提下，可以使真全面屏成为可能，通常在屏下摄像头区域采用像素电路外置法。
像素电路外置法是指将屏下摄像头区域的发光元件所连接的像素电路设置在正常显示区域，通过发光元件和像素电路分开排布来提高屏下摄像头区域的光透过率。由于屏下摄像头区域没有设置像素电路，该区域除了发光元件的阳极之外没有其它遮光层，可以实现较高的光透过率。然而，随着显示设备的像素密度(PPI，Pixels Per Inch)的增加，正常显示区域内像素电路的压缩空间变小，使得像素电路的压缩越来越困难。例如，当显示设备的PPI大于430PPI后，正常显示区域内的像素电路设置空间不足，无法满足市场对高PPI的全面屏显示设备的需求。
本实施例提供一种显示基板及显示装置，可以有利于实现高PPI的全面屏显示产品。
本实施例提供一种显示基板，包括：衬底、驱动电路层和发光结构层。衬底包括第一显示区和第二显示区，第一显示区位于第二显示区的至少一侧。驱动电路层位于第一显示区，包括多个第一像素电路和多个第二像素电路。发光结构层位于驱动电路层远离衬底的一侧，包括位于第一显示区的多个第一发光元件以及位于第二显示区的多个第二发光元件。多个第一像素电路中的至少一个第一像素电路与多个第一发光元件中的至少一个第一发光元件电连接，多个第二像素电路中的至少一个第二像素电路与多个第二发光元件中的至少一个第二发光元件电连接。至少一个第一像素电路的尺寸与至少一个第二像素电路的尺寸不同。
本示例中，像素电路的尺寸指像素电路在衬底的正投影的尺寸。其中，像素电路在衬底的正投影的尺寸可以理解为像素电路的有源层的外切矩形的尺寸。在一些示例中，像素电路的尺寸可以包括：像素电路沿第一方向的长度和沿第二方向的长度。第一像素电路的尺寸与第二像素电路的尺寸不同可以包括以下至少一项：第一像素电路和第二像素电路沿第一方向的长度不同；第一像素电路和第二像素电路沿第二方向的长度不同；第一像素电路和第二像素电路在衬底的正投影的面积不同。第一方向与第二方向交叉，例如第一方向可以垂直于第二方向。像素电路在衬底的正投影的面积可以大致为像素电路沿第一方向的长度和沿第二方向的长度的乘积。
本实施例提供的显示基板，在不增加第二显示区的面积的前提下(即不增加第二像素电路的数量)，通过设置尺寸不同的第一像素电路和第二像素电路，有利于增加第一像素电路的设置空间，从而有利于满足第一显示区的高PPI需求。
在一些示例性实施方式中，第一显示区的多个第一像素电路的尺寸可以相同，多个第二像素电路的尺寸可以相同，多个第一像素电路的尺寸可以不同于多个第二像素电路的尺寸。本示例通过设置多个第一像素电路的尺寸一致，多个第二像素电路的尺寸一致，并对第一像素电路和第二像素电路进行尺寸分区设计，可以有利于在不增加第二显示区的面积的前提下，增加第一像素电路的设置空间，从而有利于满足第一显示区的高PPI需求。
在一些示例性实施方式中，驱动电路层还可以包括：多个无效像素电路，至少一个无效像素电路的尺寸可以小于至少一个第一像素电路的尺寸。例如，无效像素电路沿第一方向的长度可以小于第一像素电路沿第一方向的长度；或者，无效像素电路沿第二方向的长度可以小于第二像素电路沿第二方向的长度；或者，无效像素电路沿第一方向的长度可以小于第一像素电路沿第一方向的长度，且无效像素电路沿第二方向的长度可以小于第一像素电路沿第二方向的长度。本示例通过减少无效像素电路的尺寸，可以将无效像素电路减少的占用空间用于设置第一像素电路和第二像素电路。
在一些示例性实施方式中，多个第二像素电路在第一方向上间隔排布在多个第一像素电路之间。至少一个第一像素电路在第一方向的长度可以大于至少一个第二像素电路在第一方向的长度，至少一个第一像素电路在第二方向的长度可以小于至少一个第二像素电路在第二方向的长度，第一方向与第二方向交叉。例如，第一像素电路在第一方向的长度与第二像素电路在第一方向的长度之比可以小于1.5，第二像素电路在第二方向的长度与第一像素电路在第二方向的长度之比可以小于1.5。本示例通过压缩第二像素电路沿第一方向的尺寸，可以增加第一像素电路在第一方向的设置空间。
在一些示例性实施方式中，多个无效像素电路可以在第一方向上间隔排布在多个第一像素电路之间，且至少一个无效像素电路与至少一个第二像素电路在第二方向可以相邻。至少一个无效像素电路在第一方向的长度与至少一个第二像素电路在第一方向的长度可以大致相同，至少一个无效像素电路在第二方向的长度可以小于至少一个第一像素电路在第二方向的长度。本示例通过压缩无效像素电路沿第二方向的尺寸，可以增加第二像素电路在第二方向的设置空间，通过压缩无效像素电路沿第一方向的尺寸，可以增加第一像素电路在第一方向的设置空间。
下面通过一些示例对本实施例的方案进行举例说明。
图1为本公开至少一实施例的显示基板的示意图。在一些示例中，如图1所示，显示基板可以包括：显示区域AA和围绕在显示区域AA外围的周边区域BB。显示基板的显示区域AA可以包括：第一显示区A1和第二显示区A2。第一显示区A1可以至少部分围绕第二显示区A2。例如，第二显示区A2可以位于显示区域AA的顶部正中间位置，第一显示区A1可以围绕在第二显示区A2的四周。然而，本实施例对此并不限定。例如，第二显示区A2可以位于显示区域AA的左上角或右上角等其他位置，第一显示区A1可以围绕在第二显示区A2的至少一侧。
在一些示例中，如图1所示，显示区域AA可以为矩形，例如圆角矩形。第二显示区A2可以为圆形或椭圆形。然而，本实施例对此并不限定。例如，第二显示区A2可以为矩形、半圆形、五边形等其他形状。
在一些示例中，如图1所示，第二显示区A2可以为透光显示区，还可以称为屏下摄像头(FDC，Full Display with Camera)区域，配置为进行图像显示和透过光线；第一显示区A1可以为正常显示区，配置为进行图像显示。例如，传感器(比如，摄像头等硬件)在显示基板上的正投影可以位于显示基板的第二显示区A2内。在一些示例中，如图1所示，第二显示区A2可以为圆形，传感器在显示基板上的正投影的尺寸可以小于或等于第二显示区A2的尺寸。然而，本实施例对此并不限定。在另一些示例中，第二显示区A2可以为矩形，传感器在显示基板上的正投影的尺寸可以小于或等于第二显示区A2的内切圆的尺寸。
在一些示例中，如图1所示，第一显示区A1的像素密度可以大于或等于第二显示区A2的像素密度。例如，第一显示区A1的像素密度可以等于第二显示区A2的像素密度。本实施例对此并不限定。
在一些示例中，第二显示区A2的分辨率与第一显示区A1的分辨率的比值可以约为0.8至1.2。或者，第二显示区A2的分辨率与第一显示区A1的分辨率可以大致相同。本实施例对此并不限定。
图2为本公开至少一实施例的显示基板的显示区域的平面结构示意图。在一些示例中，如图2所示，显示区域可以包括多个像素单元P，至少一个像素单元P可以包括：出射第一颜色光的第一子像素P1、出射第二颜色光的第二子像素P2和出射第三颜色光的第三子像素P3和第四子像素P4。在一些示例中，第一子像素P1可以是出射红色光线的红色子像素(R)，第二子像素P2可以是出射蓝色光线的蓝色子像素(B)，第三子像素P3和第四子像素P4可以是出射绿色光线的绿色子像素(G)。
在一些示例中，每个子像素可以均包括电路单元和发光元件，电路单元可以至少包括像素电路，像素电路分别与扫描线、数据线和发光控制线连接，像素电路可以被配置为在扫描线和发光控制线的控制下，接收数据线传输的数据电压，向发光元件输出相应的电流。至少一个子像素中的发光元件分别与所在子像素的像素电路连接，发光元件被配置为响应所在子像素的像素电路输出的电流发出相应亮度的光。
在一些示例中，像素电路可以包括多个晶体管和至少一个电容。例如，像素电路可以是3T1C、4T1C、5T1C、5T2C、6T1C、7T1C或8T1C结构。其中，上述电路结构中的T指的是薄膜晶体管，C指的是电容，T前面的数字代表电路中薄膜晶体管的数量，C前面的数字代表电路中电容的数量。
在一些示例中，像素电路中的多个晶体管可以是P型晶体管，或者可以是N型晶体管。像素电路中采用相同类型的晶体管可以简化工艺流程，减少显示基板的工艺难度，提高产品的良率。在另一些示例中，像素电路中的多个晶体管可以包括P型晶体管和N型晶体管。
在一些示例中，像素电路中的多个晶体管可以采用低温多晶硅薄膜晶体管，或者可以采用氧化物薄膜晶体管，或者可以采用低温多晶硅薄膜晶体管和氧化物薄膜晶体管。低温多晶硅薄膜晶体管的有源层采用低温多晶硅(LTPS，Low Temperature Poly-Silicon)，氧化物薄膜晶体管的有源层采用氧化物半导体(Oxide)。低温多晶硅薄膜晶体管具有迁移率高、充电快等优点，氧化物薄膜晶体管具有漏电流低等优点，将低温多晶硅薄膜晶体管和氧化物薄膜晶体管集成在一个显示基板上，即LTPS+Oxide(简称LTPO)显示基板，可以利用两者的优势，可以实现低频驱动，可以降低功耗，可以提高显示品质。
在一些示例中，发光元件可以是发光二极管(LED，Light Emitting Diode)、有机发光二极管(OLED，Organic Light Emitting Diode)、量子点发光二极管(QLED，QuantumDot Light Emitting Diodes)、微LED(包括：mini-LED或micro-LED)等中的任一者。例如，发光元件可以为OLED，发光元件在其对应的像素电路的驱动下可以发出红光、绿光、蓝光、或者白光等。发光元件发光的颜色可根据需要而定。在一些示例中，发光元件可以包括：阳极、阴极以及位于阳极和阴极之间的有机发光层。发光元件的阳极可以与对应的像素电路电连接。然而，本实施例对此并不限定。
在一些示例中，发光元件的形状可以是矩形、菱形、五边形或六边形。一个像素单元的四个子像素的发光元件可以采用水平并列、竖直并列或正方形方式排列。然而，本实施例对此并不限定。在另一些示例中，一个像素单元可以包括三个子像素，三个子像素的发光元件可以采用水平并列、竖直并列或品字方式排列。
图3为本公开至少一实施例的显示基板的局部结构示意图。在一些示例中，如图3所示，显示基板可以至少包括：位于第一显示区A1的多个像素电路和多个第一发光元件52、位于第二显示区A2的多个第二发光元件54。第一显示区A1的多个像素电路可以包括：多个第一像素电路51、多个第二像素电路53和多个无效像素电路55。
在一些示例中，如图3所示，多个第一像素电路51中的至少一个第一像素电路51可以与多个第一发光元件52中的至少一个第一发光元件52电连接，且至少一个第一像素电路51在衬底的正投影与至少一个第一发光元件52在衬底的正投影可以至少部分交叠。第一像素电路51可以配置为给所连接的第一发光元件52提供驱动信号，以驱动对应的第一发光元件52发光。在一些示例中，多个第一像素电路51与多个第一发光元件52可以为一对一的关系，即一个第一像素电路51可以与一个第一发光元件52电连接，配置为驱动所连接的一个第一发光元件52发光；或者，多个第一像素电路51与多个第一发光元件52可以为一对多的关系，即一个第一像素电路51可以与多个第一发光元件52电连接，配置为驱动所连接的多个第一发光元件52发光；或者，多个第一像素电路51与多个第一发光元件52可以为多对一的关系，即多个第一像素电路可以与一个第一发光元件52电连接，配置为驱动所述第一发光元件52发光。
在一些示例中，如图3所示，位于第一显示区A1的多个第二像素电路53中的至少一个第二像素电路53可以通过导电连接线61与位于第二显示区A2的多个第二发光元件54中的至少一个第二发光元件54电连接。第二像素电路53可以配置为给所连接的第二发光元件54提供驱动信号，以驱动对应的第二发光元件54发光。例如，多个第二像素电路53与多个第二发光元件54可以为一对一的关系，或者可以为一对多的关系，或者可以为多对一的关系。比如，一个第二像素电路53可以与出射相同颜色光的多个第二发光元件54电连接，配置为驱动所述出射相同颜色光的多个第二发光元件54发光。由于第二发光元件54与第二像素电路53位于不同区域，至少一个第二像素电路53在衬底的正投影与至少一个第二发光元件54在衬底的正投影可以不存在重叠部分。通过将第二像素电路53设置在第一显示区A1可以有利于提升第二显示区A2的光透过率。在一些示例中，导电连接线61可以采用透明导电材料(例如，氧化铟锡(ITO，Indium Tin Oxide))制作以尽可能地提高第二显示区A2的光透光率。
在一些示例中，单个第二发光元件54的发光面积可以小于单个第一发光元件52的发光面积。即，第一发光元件52的发光面积可以大于第二发光元件54的发光面积。其中，单个发光元件的发光面积可以对应于像素定义层的像素开口的面积。在一些示例中，在第二显示区A2中，相邻的第二发光元件54之间可以设有透光区。例如，多个透光区可以彼此相连，形成被多个第二发光元件54间隔的连续透光区。
在一些示例中，如图3所示，多个第二像素电路53可以间隔排布于多个第一像素电路51之间，多个无效像素电路55可以间隔排布于多个第一像素电路51之间。例如，在第一方向X上相邻两个第二像素电路53之间可以排布多个第一像素电路51，相邻两个无效像素电路55之间可以排布多个第一像素电路51。至少一个无效像素电路55和至少一个第二像素电路53可以在第二方向Y上间隔排列。无效像素电路55和第二像素电路53可以位于同一列。本示例通过设置无效像素电路55，可以有利于提高多个膜层的部件在刻蚀工艺中的均一性。例如，无效像素电路55可以与其所在行或所在列的第二像素电路53的结构大致相同，只是其不与任何发光元件电连接。
在一些示例中，由于第一显示区A1不仅设置有与第一发光元件52电连接的第一像素电路51，还设置有与第二发光元件54电连接的第二像素电路53，因此，第一显示区A1的像素电路的数目大于第一发光元件52的数目。在一些示例中，可以通过减小第一像素电路51在第一方向X上的尺寸来获得设置新增像素电路(包括第二像素电路53和无效像素电路55)的区域。例如，像素电路在第一方向X上的尺寸可以小于第一发光元件在第一方向X上的尺寸。
在一些示例中，可以将原来的每h列像素电路通过沿第一方向X压缩，从而新增一列像素电路的排布空间，且压缩前的h列像素电路和压缩后的h+1列像素电路所占用的空间可以是相同的。其中，h可以为大于1的整数。在本示例中，h可以等于2或4。然而，本实施例对此并不限定。
在一些示例中，可以在第二显示区A2沿第一方向X的两侧(例如，左右两侧)的第一显示区A1内设置第二像素电路53和无效像素电路55，在第二显示区A2沿第二方向Y的两侧(例如上下两侧)的第一显示区A1内可以不设置第二像素电路和无效像素电路，或者可以仅设置无效像素电路。本实施例对此并不限定。
图4为本公开至少一实施例的像素电路的等效电路图。本示例的像素电路可以为7T1C结构。在一些示例中，如图4所示，本示例的像素电路可以包括：第一晶体管T1至第七晶体管T7。像素电路可以与扫描线GL、数据线DL、第一电源线PL1、第二电源线PL2、发光控制线EML、第一初始信号线INIT1、第二初始信号线INIT2、第一复位控制线RST1和第二复位控制线RST2电连接。发光元件EL可以包括阳极、阴极以及位于阳极和阴极之间的有机发光层。
在一些示例中，如图4所示，第一电源线PL1可以配置为向像素电路提供恒定的第一电压信号VDD，第二电源线PL2可以配置为向像素电路提供恒定的第二电压信号VSS，并且第一电压信号VDD大于第二电压信号VSS。扫描线GL可以配置为向像素电路提供扫描信号SCAN，数据线DL可以配置为向像素电路提供数据信号，发光控制线EML可以配置为向像素电路提供发光控制信号EM，第一复位控制线RST1可以配置为向像素电路提供第一复位控制信号RESET1，第二复位控制线RST2可以配置为向像素电路提供第二复位信号RESET2。
在一些示例中，在一行像素电路中，第二复位控制线RST2可以与扫描线GL相连，以被输入扫描信号SCAN。即，第n行像素电路接收的第二复位信号RESET2(n)为第n行像素电路接收的扫描信号SCAN(n)。然而，本实施例对此并不限定。例如，第二复位控制信号线RST2可以被输入不同于扫描信号SCAN的第二复位控制信号RESET2。在一些示例中，在第n行像素电路中，第一复位控制线RST1可以与第n-1行像素电路的扫描线GL连接，以被输入扫描信号SCAN(n-1)，即第一复位控制信号RESET1(n)与扫描信号SCAN(n-1)相同。如此，可以减少显示基板的信号线，实现显示基板的窄边框。
在一些示例中，如图4所示，第三晶体管T3的栅极与第一节点N1电连接，第三晶体管T3的第一极与第二节点N2电连接，第三晶体管T3的第二极与第三节点N3电连接。第三晶体管T3还可以称为驱动晶体管。第一晶体管T1的栅极与第一复位控制线RST1电连接，第一晶体管T1的第一极与第一初始信号线INIT1电连接，第一晶体管T1的第二极与第三晶体管T3的栅极电连接。第一晶体管T1还可以称为第一复位晶体管，配置为对第三晶体管T3的栅极进行复位。第二晶体管T2的栅极与扫描线GL电连接，第二晶体管T2的第一极与第三晶体管T3的栅极电连接，第二晶体管T2的第二极与第三晶体管T3的第二极电连接。第二晶体管T2还可以称为阈值补偿晶体管。第四晶体管T4的栅极与扫描线GL电连接，第四晶体管T4的第一极与数据线DL电连接，第四晶体管T4的第二极与第三晶体管T3的第一极电连接。第四晶体管T4还可以称为数据写入晶体管。第五晶体管T5的栅极与发光控制线EML电连接，第五晶体管T5的第一极与第一电源线PL1电连接，第五晶体管T5的第二极与第三晶体管T3的第一极电连接。第五晶体管T5还可以称为第一发光控制晶体管。第六晶体管T6的栅极与发光控制线EML电连接，第六晶体管T6的第一极与第三晶体管T3的第二极电连接，第六晶体管T6的第二极与发光元件EL的阳极电连接。第六晶体管T6还可以称为第二发光控制晶体管。第七晶体管T7的栅极与第二复位控制线RST2电连接，第七晶体管T7的第一极与第二初始信号线INIT2电连接，第七晶体管T7的第二极与发光元件EL的阳极电连接。第七晶体管T7还可以称为第二复位晶体管，配置为对发光元件EL的阳极进行复位。存储电容Cst的第一电极与第三晶体管T3的栅极电连接，存储电容Cst的第二电极与第一电源线PL1电连接。发光元件EL的阴极与第二电源线PL2电连接。
在本示例中，第一节点N1为存储电容Cst、第一晶体管T1、第三晶体管T3和第二晶体管T2的连接点，第二节点N2为第五晶体管T5、第四晶体管T4和第三晶体管T3的连接点，第三节点N3为第三晶体管T3、第二晶体管T2和第六晶体管T6的连接点，第四节点N4为第六晶体管T6、第七晶体管T7和发光元件EL的连接点。
下面对图4所示的像素电路的工作过程进行说明。其中，以图4所示的像素电路包括的多个晶体管均为P型晶体管为例进行说明。
在一些示例中，在一帧显示时间段，像素电路的工作过程可以包括：第一阶段、第二阶段和第三阶段。本示例中，以第二复位控制线RST2和扫描线GL传输相同的信号为例进行说明。
第一阶段，称为复位阶段。第一复位控制线RST1提供的第一复位控制信号RESET1为低电平信号，使第一复晶体管T1导通，第一初始信号线INIT1提供的第一初始信号被提供至第一节点N1，对第一节点N1进行初始化，清除存储电容Cst中原有数据电压。扫描线GL提供的扫描信号SCAN为高电平信号，发光控制线EML提供的发光控制信号EM为高电平信号，使第四晶体管T4、第二晶体管T2、第五晶体管T5、第六晶体管T6以及第七晶体管T7断开。此阶段发光元件EL不发光。
第二阶段，称为数据写入阶段或者阈值补偿阶段。扫描线GL提供的扫描信号SCAN为低电平信号，第一复位控制线RST1提供的第一复位控制信号RESET1和发光控制线EML提供的发光控制信号EM均为高电平信号，数据线DL输出数据信号。此阶段由于存储电容Cst的第一电极为低电平，因此，驱动晶体管T3导通。扫描信号SCAN为低电平信号，使第二晶体管T2、第四晶体管T4和第七晶体管T7导通。第二晶体管T2和第四晶体管T4导通，使得数据线DL输出的数据电压Vdata经过第二节点N2、导通的第三晶体管T3、第三节点N3、导通的第二晶体管T2提供至第一节点N1，并将数据线DL输出的数据电压Vdata与第三晶体管T3的阈值电压之差充入存储电容Cst，存储电容Cst的第一电极(即第一节点N1)的电压为Vdata-|Vth|，其中，Vdata为数据线DL输出的数据电压，Vth为第三晶体管T3的阈值电压。第七晶体管T7导通，使得第二初始信号线INIT2提供的第二初始信号(即阳极复位信号)提供至发光元件EL的阳极，对发光元件EL的阳极进行初始化(复位)，清空其内部的预存电压，完成初始化，确保发光元件EL不发光。第一复位控制线RST1提供的第一复位控制信号RESET1为高电平信号，使第一晶体管T1断开。发光控制线EML提供的发光控制信号EM为高电平信号，使第五晶体管T5和第六晶体管T6断开。
第三阶段，称为发光阶段。发光控制线EML提供的发光控制信号EM为低电平信号，扫描线GL提供的扫描信号SCAN和第一复位控制线RST1提供的第一复位控制信号RESET1为高电平信号。发光控制线EML提供的发光控制信号EM为低电平信号，使第五晶体管T5和第六晶体管T6导通，第一电源线PL1输出的第一电压信号VDD通过导通的第五晶体管T5、第三晶体管T3和第六晶体管T6向发光元件EL的阳极提供驱动电压，驱动发光元件EL发光。
在像素电路的驱动过程中，流过第三晶体管T3的驱动电流由其栅极和第一极之间的电压差决定。由于第一节点N1的电压为Vdata-|Vth|，因而第三晶体管T3的驱动电流为：
I＝K×(Vgs-Vth)2＝K×[(VDD-Vdata+|Vth|)-Vth]2＝K×[VDD-Vdata]2；
其中，I为流过第三晶体管T3的驱动电流，也就是驱动发光元件EL的驱动电流，K为常数，Vgs为第三晶体管T3的栅极和第一极之间的电压差，Vth为第三晶体管T3的阈值电压，Vdata为数据线DL输出的数据电压，VDD为第一电源线PL1输出的第一电压信号。
由上式中可以看到流经发光元件EL的电流与第三晶体管T3的阈值电压无关。因此，本实施例的像素电路可以较好地补偿第三晶体管T3的阈值电压。
图5为本公开至少一实施例的第一显示区的局部示意图。在一些示例中，以在第一方向X上每隔四个第一像素电路51排布一个第二像素电路53或无效像素电路55为例进行说明。本示例可以通过在第一方向X上进行像素电路压缩来排布第二像素电路53和无效像素电路55。图5中以第一显示区的一个电路重复单元为例进行示意，本示例的电路重复单元可以包括：两行五列像素电路，其中，多个第一像素电路51排布为两行四列，一个第二像素电路53和一个无效像素电路55排布为两行一列，无效像素电路55可以位于第二像素电路53在第二方向Y的一侧。第一显示区的多个电路重复单元可以沿第一方向X和第二方向Y阵列排布。本示例中，一行像素电路包括沿第一方向X排布的多个像素电路，一列像素电路包括沿第二方向Y排布的多个像素电路。
在一些示例中，如图5所示，第一显示区的多个第一像素电路51的尺寸可以相同，多个第二像素电路53的尺寸可以相同，多个无效像素电路55的尺寸可以相同。第一像素电路51、第二像素电路53和无效像素电路55的尺寸可以互不相同。
在一些示例中，如图5所示，第一像素电路51沿第一方向X的长度可以记为b，沿第二方向Y的长度可以记为a；第二像素电路53沿第一方向X的长度可以记为d1，沿第二方向Y的长度可以记为c1；无效像素电路55沿第一方向X的长度可以记为f1，沿第二方向Y的长度可以记为e1。第一像素电路51沿第一方向X的长度b可以大于第二像素电路53沿第一方向X的长度d1，第二像素电路53沿第一方向X的长度d1与无效像素电路55沿第一方向X的长度f1可以相同。第一像素电路51沿第二方向Y的长度a可以小于第二像素电路53沿第二方向Y的长度c1，且大于无效像素电路55沿第二方向Y的长度e1。
在一些示例中，第二像素电路53沿第二方向Y的长度c1可以小于第一像素电路51沿第二方向Y的长度a的1.5倍，即c1与a的比值可以小于1.5。第一像素电路51沿第一方向X的长度b可以小于第二像素电路53沿第一方向X的长度d1的1.5倍，即b与d1的比值可以小于1.5。本示例的尺寸限定可以减少沿第一方向和沿第二方向延伸的走线产生过多绕线而影响信号负载，有利于保证显示效果。
在一些示例中，如图5所示，第一像素电路51沿第一方向X的长度b的四倍与第二像素电路53沿第一方向X的长度d1之和，可以为第一像素电路51沿第二方向Y的长度a的1.8倍至2.2倍，比如，可以约为2倍，即2a＝4b+d1。第一像素电路51沿第一方向X的长度b的四倍与无效像素电路55沿第一方向X的长度f1之和，可以为第一像素电路51沿第二方向Y的长度a的1.8倍至2.2倍，比如可以约为2倍，即2a＝4b+f1。无效像素电路55沿第二方向Y的长度e1和第二像素电路53沿第二方向Y的长度c1之和，可以为第一像素电路51沿第二方向Y的长度a的1.8倍至2.2倍，比如，可以约为2倍，即c1+e1＝2a。
本示例中，由于无效像素电路55无需与发光元件连接，可以不需要形成完整的像素电路设计，只需要保证沿第一方向X和沿第二方向Y延伸的信号连通即可，因此，可以通过简化无效像素电路55或者减少无效像素电路55的占用空间，来增加第二像素电路53沿第二方向Y的占用空间，从而在保证第二像素电路53的驱动效果的基础上可以减少第二像素电路53沿第一方向X的占用空间。如此一来，可以增加沿第一方向X的像素电路的排布空间，可以有利于满足高PPI需求。例如可以在不增加第二显示区面积的前提下(即不增加第二像素电路的数目)，增加第一像素电路的排布空间，以有利于满足第一显示区的高PPI需求。
图6为本公开至少一实施例的第一显示区的局部平面示意图。图6中示意了第一显示区的驱动电路层的部分结构。在一些示例中，沿第一方向X依次排布的多个电路单元可以称为一个单元行，沿第二方向Y依次排布的多个电路单元可以称为一个单元列。
在一些示例中，如图6所示，第一显示区可以包括：沿第一方向X间隔排布的第一电路区A11和第二电路区A12。第一电路区A11可以设置有多个单元列(例如四个单元列)，第二电路区A12可以设置有一个单元列。第一电路区A11的多个单元列可以包括多个第一电路单元，每个第一电路单元可以至少包括：第一像素电路以及与第一像素电路电连接的走线。第二电路区A12的一个单元列可以包括：间隔设置的第二电路单元和无效电路单元，无效电路单元可以包括：无效像素电路以及与无效像素电路连接的走线。第二电路单元可以包括：第二像素电路以及与第二像素电路电连接的走线。
在本示例中，如图6所示，以按照两行五列(例如包括第N列至第N+4列以及第M行和第M+1行)排布的电路单元组成的一个电路重复单元为例进行示意。其中，第N列、第N+1列、第N+2列和第N+3列电路单元包括：多个第一电路单元；第N+4列电路单元包括：沿第二方向Y间隔排布的第二电路单元和无效电路单元。下面以第N列第M行的第一像素电路、第N+4列第M行的无效像素电路、第N+4列第M+1行的第二像素电路的结构为例进行说明。
在一些示例中，如图6所示，第一显示区可以至少包括：衬底、以及依次设置在衬底上的驱动电路层、导电连接层以及发光结构层。驱动电路层可以至少包括：多个第一像素电路、多个第二像素电路和多个无效像素电路。第一像素电路、第二像素电路和无效像素电路的电路结构可以均为如图4所示的7T1C结构。例如，第一像素电路可以包括：第一晶体管11至第七晶体管17以及存储电容18。第二像素电路可以包括：第一晶体管21至第七晶体管27以及存储电容28。无效像素电路可以包括：第一晶体管31至第七晶体管37以及存储电容38。导电连接层可以至少包括多条导电连接线，导电连接线可以配置为延伸至第二显示区，以电连接对应的第二像素电路和位于第二显示区的第二发光元件。发光结构层可以至少包括：位于第一显示区的多个第一发光元件和位于第二显示区的多个第二发光元，多个第一发光元件可以与多个第一像素电路电连接，多个第二发光元件和多个第二像素电路可以通过多条导电连接线电连接。
下面参照图6至图13，通过显示基板的制备过程对本示例的显示基板的第一显示区的结构进行举例说明。本公开所说的“图案化工艺”，对于金属材料、无机材料或透明导电材料，包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，对于有机材料，包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种，涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种，本公开不做限定。“薄膜”是指将某一种材料在基底上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案化工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。
本公开所说的“A和B同层设置”是指，A和B通过同一次图案化工艺同时形成，膜层的“厚度”为膜层在垂直于显示基板方向上的尺寸。本公开示例性实施例中，“B的正投影位于A的正投影的范围之内”或者“A的正投影包含B的正投影”是指，B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。
在一些示例中，显示基板的制备过程可以包括如下操作。
(1)、提供衬底。在一些示例中，衬底可以为刚性基底或者柔性基底。例如，刚性基底可以为但不限于玻璃、石英中的一种或多种，柔性基底可以为但不限于聚对苯二甲酸乙二醇酯、对苯二甲酸乙二醇酯、聚醚醚酮、聚苯乙烯、聚碳酸酯、聚芳基酸酯、聚芳酯、聚酰亚胺、聚氯乙烯、聚乙烯、纺织纤维中的一种或多种。在一些示例中，柔性基底可以包括叠设的第一柔性材料层、第一无机材料层、第二柔性材料层和第二无机材料层，第一柔性材料层和第二柔性材料层的材料可以采用聚酰亚胺(PI)、聚对苯二甲酸乙二酯(PET)或经表面处理的聚合物软膜等材料，第一无机材料层和第二无机材料层的材料可以采用硅氮化物(SiNx，x>0)或硅氧化物(SiOy，y>0)等，用于提高衬底的抗水氧能力。
(2)、形成半导体层。在一些示例中，在衬底上沉积半导体薄膜，通过图案化工艺对半导体薄膜进行图案化，形成设置在衬底上的半导体层。
在一些示例中，每个晶体管的有源层可以包括：第一区、第二区以及位于第一区和第二区之间的沟道区。其中，半导体层的材料例如可以包括多晶硅。沟道区可以不掺杂杂质，并具有半导体特性。第一区和第二区可以为在沟道区的两侧的掺杂区，并且掺杂有杂质，并因此具有导电性。杂质可以根据晶体管的类型而变化。在一些示例中，有源层的掺杂区可以被解释为晶体管的源电极或漏电极。晶体管之间的有源层的部分可以被解释为掺杂有杂质的布线，可以用于电连接晶体管。本实施例对此并不限定。在另一些示例中，半导体层的材料可以包括非晶态氧化铟镓锌材料(a-IGZO)、氮氧化锌(ZnON)、氧化铟锌锡(IZTO)等材料。本实施例可以适用于基于氧化物(Oxide)技术、硅技术或有机物技术制造的晶体管。
图7为图6中形成半导体层后的显示基板的平面示意图。在一些示例中，如图7所示，第一电路单元的半导体层可以至少包括：第一像素电路的多个晶体管的有源层(例如包括本行第一像素电路的第一晶体管的第一有源层110、第二晶体管的第二有源层120、第三晶体管的第三有源层130、第四晶体管的第四有源层140、第五晶体管的第五有源层150、第六晶体管的第六有源层160以及上一行第一像素电路的第七晶体管的第七有源层170)。
第一像素电路的七个晶体管的有源层可以为相互连接的一体结构。
在一些示例中，如图7所示，第二电路单元的半导体层可以至少包括：第二像素电路的多个晶体管的有源层(例如包括本行第二像素电路的第一晶体管的第一有源层210、第二晶体管的第二有源层220、第三晶体管的第三有源层230、第四晶体管的第四有源层240、第五晶体管的第五有源层250、第六晶体管的第六有源层260)、以及上一行无效像素电路的第七晶体管的第七有源层370。第二像素电路的七个晶体管的有源层可以为相互连接的一体结构。
在一些示例中，如图7所示，无效电路单元的半导体层可以至少包括：无效像素电路的多个晶体管的有源层(例如包括本行无效像素电路的第一晶体管的第一有源层310、第二晶体管的第二有源层320、第三晶体管的第三有源层330、第四晶体管的第四有源层340、第五晶体管的第五有源层350、第六晶体管的第六有源层360)、以及上一行第二像素电路的第七晶体管的第七有源层270。无效像素电路的七个晶体管的有源层可以为相互连接的一体结构。
在一些示例中，如图7所示，无效像素电路和第二像素电路在第二方向Y上可以间隔设置。无效像素电路的第七晶体管的第七有源层可以延伸至第二电路单元，第二像素电路的第七晶体管的第七有源层可以延伸至无效电路单元。一行第一像素电路的第七晶体管的第七有源层可以延伸至下一行第一电路单元内。本示例的第一显示区内的像素电路的有源层的排布方式可以有利于实现像素电路的紧凑排布，从而节省占用空间。
在一些示例中，如图7所示，第一有源层110、210和310的形状可以大致呈“n”字形，第二有源层120、220和320以及第六有源层160、260和360的形状可以大致为“L”字形，第三有源层130、230和330的形状可以大致为“Ω”字形，第四有源层140、240和340，第五有源层150、250和350，以及第七有源层170、270和370的形状可以大致为“I”字形。本实施例对此并不限定。
在一些示例中，如图7所示，第一像素电路的第一有源层110的第一区、第四有源层140的第一区、第五有源层150的第一区和第七有源层170的第一区可以单独设置。第一像素电路的第一有源层110的第二区可以同时作为第二有源层120的第一区。第三有源层130的第一区可以同时作为第四有源层140的第二区和第五有源层150的第二区；第三有源层130的第二区可以同时作为第二有源层120的第二区和第六有源层160的第一区；第六有源层160的第二区可以同时作为第七有源层170的第一区。关于无效像素电路和第二像素电路的有源层的结构与第一像素电路的有源层的结构类似，故于此不再赘述。
在一些示例中，如图7所示，第一像素电路的有源层的外切矩形沿第一方向X可以具有第一长度L11，第一长度L11可以理解为第一像素电路的外切矩形的左侧边缘与右侧边缘之间的距离。第二像素电路的有源层的外切矩形沿第一方向X可以具有第二长度L12，第二长度L12可以理解为第二像素电路的外切矩形的左侧边缘与右侧边缘之间的距离。无效像素电路的有源层的外切矩形沿第一方向X可以具有第三长度L13，第三长度L13可以理解为无效像素电路的外切矩形的左侧边缘与右侧边缘之间的距离。第三长度L13和第二长度L12可以大致相同，第一长度L11可以大于第二长度L12。通过设置第一长度L11大于第二长度L12，有利于减少第二像素电路和无效像素电路沿第一方向X的占用空间。
在一些示例中，第一像素电路沿第一方向X的长度b可以大于或等于第一长度L11，第二像素电路沿第一方向X的长度d1可以大于或等于第二长度L12，无效像素电路沿第一方向X的长度f1可以大于或等于第三长度L13。
在一些示例中，如图7所示，第一像素电路的有源层的外切矩形沿第二方向Y可以具有第四长度L21，第四长度L21可以理解为本行第一像素电路的第一有源层110的外切边缘与下一行第一像素电路的第一有源层的外切边缘在第二方向Y上的间距。第二像素电路的有源层的外切矩形沿第二方向Y可以具有第五长度L22，第五长度L22可以理解为第二像素电路的第一有源层210的外切边缘与下一行无效像素电路的第一有源层310的外切边缘在第二方向Y上的间距。无效像素电路的有源层的外切矩形沿第二方向Y可以具有第六长度L23，第六长度L23可以理解为无效像素电路的第一有源层310的外切边缘与下一行第二像素电路的第一有源层210的外切边缘在第二方向Y上的间距。
在一些示例中，如图7所示，第四长度L21可以大于第六长度L23，第五长度L22可以大于第四长度L21。本示例通过设置第五长度L22大于第四长度L21，第四长度L21大于第六长度L23，有利于将无效像素电路在第二方向Y减少的占用空间提供给第二像素电路，以利用第二像素电路沿第二方向Y的占用空间弥补在第一方向X减少的占用空间。
在一些示例中，第四长度L21可以为第一像素电路在第二方向Y的长度a，第五长度L22可以为第二像素电路在第二方向Y的长度c1，第六长度L23可以为无效像素电路在第二方向Y的长度e1。
(3)、形成第一导电层。在一些示例中，在形成前述图案的衬底上，依次沉积第一绝缘薄膜和第一导电薄膜，通过图案化工艺对第一导电薄膜进行图案化，形成第一绝缘层以及设置在第一绝缘层上的第一导电层。在一些示例中，第一导电层还可以称为第一栅金属层。
图8A为图6中形成第一导电层后的显示基板的平面示意图。图8B为图8A中的第一导电层的示意图。在一些示例中，如图8A和图8B所示，第一电路单元的第一导电层可以至少包括：第一像素电路的多个晶体管的栅极(例如包括本行第一像素电路的第一晶体管11至第六晶体管16的栅极、上一行第一像素电路的第七晶体管的栅极)以及存储电容的第一极板181、第一复位控制线(例如第一复位控制线RST1(m)或RST1(m+1)或RST1(m+2))、扫描线(例如扫描线GL(m)或GL(m+1))、发光控制线(例如发光控制线EML(m)或EML(m+1))。
在一些示例中，如图8A和图8B所示，第二电路单元的第一导电层可以至少包括：第二像素电路的多个晶体管的栅极(例如包括本行第二像素电路的第一晶体管21至第六晶体管26的栅极、存储电容的第一极板281)、上一行无效像素电路的第七晶体管37的栅极、第一复位控制线(例如第一复位控制线RST1(m)或RST1(m+1)或RST1(m+2))、扫描线(例如扫描线GL(m)或GL(m+1))、发光控制线(例如发光控制线EML(m)或EML(m+1))。
在一些示例中，如图8A和图8B所示，无效电路单元的第一导电层可以至少包括：无效像素电路的多个晶体管的栅极(例如包括本行无效像素电路的第一晶体管31至第六晶体管36的栅极、存储电容的第一极板381)、上一行第二像素电路的第七晶体管27的栅极、第一复位控制线(例如第一复位控制线RST1(m)或RST1(m+1)或RST1(m+2))、扫描线(例如扫描线GL(m)或GL(m+1))、发光控制线(例如发光控制线EML(m)或EML(m+1))。
在一些示例中，第一复位控制线RST1(m)位于扫描线GL(m)在第二方向Y的一侧。扫描线GL(m)位于发光控制线EML(m)在第二方向Y的一侧。第M行的第一像素电路的存储电容的第一极板181和无效像素电路的存储电容的第一极板381可以沿第一方向X间隔排布，且在第二方向Y上位于发光控制线EML(m)和扫描线GL(m)之间。第M+1行的第一像素电路的存储电容的第一极板181和第二像素电路的存储电容的第一极板281可以沿第一方向X间隔排布，且在第二方向Y上位于发光控制线EML(m+1)和扫描线GL(m+1)之间。
在一些示例中，第一复位控制线RST1(m)、RST1(m+1)和RST1(m+2)的形状可以大致为沿第一方向X延伸的折线状。在第一电路单元内，第一复位控制线RST1(m)与本行第一像素电路的第一晶体管11的第一有源层相重叠的区域可以作为双栅结构的第一晶体管11的栅极，第一复位控制线RST1(m)与上一行第一像素电路的第七晶体管的第七有源层相重叠的区域可以作为第七晶体管的栅极。在无效电路单元内，第一复位控制线RST1(m)与本行无效像素电路的第一晶体管31的第一有源层相重叠的区域可以作为双栅结构的第一晶体管31的栅极，与上一行第二像素电路的第七晶体管的第七有源层相重叠的区域可以作为第七晶体管的栅极。在第二电路单元内，第一复位控制线RST1(m+1)与本行第二像素电路的第一晶体管21的第一有源层相重叠的区域可以作为双栅结构的第一晶体管21的栅极，第一复位控制线RST1(m+1)与上一行无效像素电路的第七晶体管的第七有源层相重叠的区域可以作为第七晶体管的栅极。
在一些示例中，扫描线GL(m)和GL(m+1)的形状可以大致为主体部分沿第一方向X延伸的折线状。在第一电路单元内，扫描线GL(m)与本行第一像素电路的第二晶体管12的第二有源层相重叠的区域可以作为双栅结构的第二晶体管12的第一栅极，与本行第一像素电路的第四晶体管14的第四有源层相重叠的区域可以作为第四晶体管14的栅极。在无效电路单元内，扫描线GL(m)与本行无效像素电路的第二晶体管32的第二有源层相重叠的区域可以作为双栅结构的第二晶体管32的第一栅极，与本行无效像素电路的第四晶体管34的第四有源层相重叠的区域可以作为第四晶体管34的栅极。在第二电路单元内，扫描线GL(m+1)与本行第二像素电路的第二晶体管22的第二有源层相重叠的区域可以作为双栅结构的第二晶体管22的第一栅极，与本行第二像素电路的第四晶体管24的第四有源层相重叠的区域可以作为第四晶体管24的栅极。
在一些示例中，在第一电路单元内，扫描线GL(m)远离第一复位控制线RST1(m)的一侧可以设置有第一凸出部191。第一凸出部191的形状可以大致为矩形。第一凸出部191的第一端与扫描线GL(m)连接，第一凸出部191的第二端向着存储电容的第一极板181的方向延伸。第一凸出部191与本行第一像素电路的第二晶体管12的第二有源层相重叠的区域可以作为双栅结构的第二晶体管12的第二栅极。扫描线GL(m)与第一凸出部191可以为相互连接的一体结构。
在一些示例中，在第二电路单元内，扫描线GL(m+1)远离第一复位控制线RST1(m+1)的一侧可以设置有第二凸出部192。第二凸出部192的形状可以大致为矩形。第二凸出部192的第一端与扫描线GL(m+1)连接，第二凸出部192的第二端向着存储电容的第一极板281的方向延伸。第二凸出部192与本行第二像素电路的第二晶体管22的第二有源层相重叠的区域可以作为双栅结构的第二晶体管22的第二栅极。扫描线GL(m+1)与第二凸出部192可以为相互连接的一体结构。第二凸出部192的形状和第一凸出部191的形状可以大致相同，第二凸出部192的尺寸可以小于或等于第一凸出部191的尺寸。例如，第二凸出部192沿第一方向X的长度可以小于或等于第一凸出部191沿第一方向X的长度，第二凸出部192沿第二方向Y的长度可以大于或等于第一凸出部191沿第二方向Y的长度。
在一些示例中，在无效电路单元内，扫描线GL(m)远离第一复位控制线RST1(m)的一侧可以设置有第三凸出部193。第三凸出部193的形状可以大致为矩形。第三凸出部193的第一端与扫描线GL(m)连接，第三凸出部193的第二端向着存储电容的第一极板381的方向延伸。第三凸出部193与本行无效像素电路的第二晶体管32的第二有源层相重叠的区域可以作为双栅结构的第二晶体管32的第二栅极。扫描线GL(m)与第三凸出部193可以为相互连接的一体结构。第三凸出部193的形状和尺寸与第二凸出部192的形状和尺寸可以大致相同。
在一些示例中，在第一电路单元内，第一像素电路的存储电容的第一极板181的形状可以大致为矩形，矩形的角部可以设置倒角。第一极板181在衬底的正投影与第三晶体管13的第三有源层在衬底的正投影可以至少部分交叠，第一极板181可以同时作为第一像素电路的存储电容的第一电极(即下极板)和第三晶体管13的栅极。
在一些示例中，在第二电路单元内，第二像素电路的存储电容的第一极板281的形状可以大致为矩形，矩形的角部可以设置倒角。第一极板281在衬底的正投影与第三晶体管23的第三有源层在衬底的正投影可以至少部分交叠，第一极板281可以同时作为第二像素电路的存储电容的第一电极(即下极板)和第三晶体管23的栅极。第一极板281沿第一方向X的长度L33可以小于第一极板181沿第一方向X的长度L31，第一极板281沿第二方向Y的长度L34可以大于第一极板181沿第二方向Y的长度L32。
在一些示例中，在无效电路单元内，无效像素电路的存储电容的第一极板381的形状可以大致为矩形，矩形的角部可以设置倒角。第一极板381在衬底的正投影与第三晶体管33的第三有源层在衬底的正投影可以至少部分交叠，第一极板381可以同时作为无效像素电路的存储电容的第一电极(即下极板)和第三晶体管33的栅极。第一极板381沿第一方向X的长度L35可以小于第一极板181沿第一方向X的长度L31，例如可以等于第一极板281沿第一方向X的长度L33；第一极板381沿第二方向Y的长度L36可以小于第一极板281沿第二方向Y的长度L34，例如可以小于第一极板181沿第二方向Y的长度L32。
在一些示例中，发光控制线EML(m)和EML(m+1)的形状可以大致为沿第一方向X延伸的直线状。在第一电路单元内，发光控制线EML(m)与本行第一像素电路的第五晶体管15的第五有源层相重叠的区域可以作为第五晶体管15的栅极，与本行第一像素电路的第六晶体管16的第六有源层相重叠的区域可以作为第六晶体管16的栅极。在无效电路单元内，发光控制线EML(m)与本行无效像素电路的第五晶体管35的第五有源层相重叠的区域可以作为第五晶体管35的栅极，与本行无效像素电路的第六晶体管36的第六有源层相重叠的区域可以作为第六晶体管36的栅极。在第二电路单元内，发光控制线EML(m+1)与本行第二像素电路的第五晶体管25的第五有源层相重叠的区域可以作为第五晶体管25的栅极，与本行第二像素电路的第六晶体管26的第六有源层相重叠的区域可以作为第六晶体管26的栅极。
在一些示例中，相较于第一电路单元内沿第一方向X延伸的走线，在无效电路单元内沿第一方向X延伸的同类型走线可以向第二方向Y移动一定距离(比如2微米)，以实现压缩无效像素电路在第二方向Y的长度。
在一些示例中，在形成第一导电层图案后，可以利用第一导电层作为遮挡，对半导体层进行导体化处理，被第一导电层遮挡区域的半导体层可以形成第一像素电路的七个晶体管、第二像素电路的七个晶体管和无效像素电路的七个晶体管的沟道区，未被第一导电层遮挡区域的半导体层被导体化，即第一像素电路的七个晶体管的第一区和第二区、第二像素电路的七个晶体管的第一区和第二区、以及无效像素电路的七个晶体管的第一区和第二区可以均被导体化。
(4)、形成第二导电层。在一些示例中，在形成前述图案的衬底上，依次沉积第二绝缘薄膜和第二导电薄膜，通过图案化工艺对第二导电薄膜进行图案化，形成第二绝缘层以及设置在第二绝缘层上的第二导电层。在一些示例中，第二导电层还可以称为第二栅金属层。
图9A为图6中形成第二导电层后的显示基板的平面示意图。图9B为图9A中的第二导电层的示意图。在一些示例中，如图9A和图9B所示，第一电路单元的第二导电层可以至少包括：第一像素电路的存储电容的第二极板182、第一初始信号线(例如，第一初始信号线INIT1(m)或INIT1(m+1))、第二初始信号线(例如第二初始信号线INIT2(m-1)或INIT2(m))。第二电路单元的第二导电层可以至少包括：第二像素电路的存储电容的第二极板282、第一初始信号线(例如，第一初始信号线INIT1(m)或INIT1(m+1))、第二初始信号线(例如第二初始信号线INIT2(m-1)或INIT2(m))。无效电路单元的第二导电层可以至少包括：无效像素电路的存储电容的第二极板382、第一初始信号线(例如，第一初始信号线INIT1(m)或INIT1(m+1))、第二初始信号线(例如第二初始信号线INIT2(m-1)或INIT2(m))。
在一些示例中，第二初始信号线INIT2(m-1)在衬底的正投影位于第一复位控制线RST1(m)在第二方向Y的一侧。第一初始信号线INIT1(m)可以位于第二初始信号线INIT2(m-1)在第二方向Y的反方向的一侧。第M行的第一像素电路的存储电容的第二极板182和无效像素电路的存储电容的第二极板382可以沿第一方向X间隔排布，且位于第一初始信号线INIT1(m)在第二方向Y的反方向的一侧。
在一些示例中，第二初始信号线INIT2(m)在衬底的正投影位于第一复位控制线RST1(m+1)在第二方向Y的一侧。第一初始信号线INIT1(m+1)可以位于第二初始信号线INIT2(m)在第二方向Y的反方向的一侧。第M+1行的第一像素电路的存储电容的第二极板182和第二像素电路的存储电容的第二极板282可以沿第一方向X间隔排布，且位于第一初始信号线INIT1(m+1)在第二方向Y的反方向的一侧。
在一些示例中，第二初始信号线INIT2(m-1)和第一初始信号线INIT1(m)的形状可以大致为主体部分沿第一方向X延伸的折线状。关于第二初始信号线INIT2(m+1)和第一初始信号线INIT1(m+2)的结构如前所述，故于此不再赘述。
在一些示例中，在第一电路单元和无效电路单元内，第一初始信号线INIT1(m)靠近第二初始信号线INIT2(m-1)的一侧可以设置有第四凸出部194，第四凸出部194的形状可以大致为矩形。第四凸出部194的第一端与第一初始信号线INIT1(m)连接，第四凸出部194的第二端向着第二初始信号线INIT2(m-1)的方向延伸。例如，第四凸出部194可以位于第一有源层的第一区与相邻的第七有源层的第一区之间。第四凸出部194与第一初始信号线INIT1(m)可以为相互连接的一体结构。在一些示例中，无效像素电路内的第四凸出部194的尺寸可以小于第一电路单元内的第四凸出部194的尺寸。
在一些示例中，在第一电路单元和无效电路单元内，第一初始信号线INIT1(m)远离第二初始信号线INIT2(m-1)的一侧可以设置有第五凸出部195，第五凸出部195的形状可以大致为矩形。第五凸出部195和第四凸出部194可以沿第一方向X间隔设置。第五凸出部195沿第一方向X的长度可以小于第四凸出部194沿第一方向X的长度。第五凸出部195的第一端与第一初始信号线INIT1(m)连接，第五凸出部195的第二端向着存储电容的第二极板182或382的方向延伸。例如，第五凸出部195可以位于第一像素电路(或无效像素电路)的第二有源层的第一区与第四有源层的第一区之间。第五凸出部195与第一初始信号线INIT1(m)可以为相互连接的一体结构。本示例通过设置第五凸出部195有助于屏蔽其它信号对第四晶体管的影响。在一些示例中，无效电路单元内的第五凸出部195的尺寸可以小于第一电路单元内的第五凸出部195的尺寸。
在一些示例中，在第二电路单元内，第一初始信号线INIT1(m+1)靠近第二初始信号线INIT2(m)的一侧可以设置有第四凸出部194，第四凸出部194的形状可以大致为矩形。第一初始信号线INIT1(m+1)远离第二初始信号线INIT2(m)的一侧可以设置有第五凸出部195。第二电路单元内的第五凸出部的尺寸可以小于第一电路单元内的第五凸出部的尺寸，第二电路单元内的第四凸出部的尺寸可以小于第一电路单元内的第四凸出部的尺寸。
在一些示例中，在第一电路单元内，第一像素电路的存储电容的第二极板182与第一极板181在衬底的正投影可以部分交叠。第二极板182可以具有第一开口K1，第一开口K1可以大致为矩形，第一开口K1在衬底的正投影可以位于第一极板181在衬底的正投影范围内。第一像素电路的存储电容的第一极板可以作为存储电容的第一电极，存储电容的第二极板可以作为存储电容的第二电极。
在一些示例中，在第二电路单元内，第二像素电路的存储电容的第二极板282与第一极板281在衬底的正投影可以部分交叠。第二极板282可以具有第二开口K2，第二开口K2可以大致为矩形，第二开口K2在衬底的正投影可以位于第一极板281在衬底的正投影范围内。第二像素电路的存储电容的第一极板可以作为存储电容的第一电极，存储电容的第二极板可以作为存储电容的第二电极。在一些示例中，第二开口K2的尺寸可以小于第一开口K1的尺寸，例如，第二开口K2沿第一方向X的长度可以小于第一开口K1沿第一方向X的长度，第二开口K2沿第二方向Y的长度可以大于或等于第一开口K1沿第二方向Y的长度。
在一些示例中，在无效电路单元内，无效像素电路的存储电容的第二极板382与第一极板381在衬底的正投影可以部分交叠。第二极板382可以具有第三开口K3，第三开口K3可以大致为矩形，第三开口K3在衬底的正投影可以位于第一极板381在衬底的正投影范围内。无效像素电路的存储电容的第一极板可以作为存储电容的第一电极，存储电容的第二极板可以作为存储电容的第二电极。在一些示例中，第三开口K3的尺寸可以小于第一开口K1的尺寸。例如，第三开口K3沿第一方向X的长度可以小于第一开口K1沿第一方向X的长度，第三开口K3沿第二方向Y的长度可以小于第一开口K1沿第二方向Y的长度。
在一些示例中，第二极板182(或282或382)在第一方向X的一侧或在第一方向X的反方向的一侧可以设置有极板连接线183。极板连接线183的第一端可以与本电路单元的第二极板连接，第二端可以沿着第一方向X或第一方向X的反方向延伸后与相邻电路单元的第二极板连接，使得一个单元行上相邻电路单元的第二极板可以相互连接。例如，第一电路单元内的第一像素电路的第二极板182可以通过极板连接线183与无效像素电路的第二极板382连接，或者可以通过极板连接线183与第二像素电路的第二极板282连接。在一些示例中，极板连接线183与第二极板182、282和382可以为相互连接的一体结构。本示例的多个电路单元的一体结构的第二极板(包括第二极板182、282和382)可以复用为沿第一方向X延伸的横向的传输第一电压信号的走线，不仅可以保证一个单元行中的多个第二极板具有相同电位，而且可以减少第一电压信号的压降，有利于提高显示基板的均一性，保证显示效果。
(5)、形成第三绝缘层。在一些示例中，在形成前述图案的衬底上，沉积第三绝缘薄膜，通过图案化工艺对第三绝缘薄膜进行图案化，形成第三绝缘层。每个电路单元的第三绝缘层中设置有多个过孔。在一些示例中，第三绝缘层还可以称为层间绝缘层。
图10为图6中形成第三绝缘层后的显示基板的平面示意图。在一些示例中，如图10所示，第一电路单元的多个过孔可以至少包括：第一过孔V1至第十过孔V10。第二电路单元的多个过孔可以至少包括：第十一过孔V11至第二十过孔V20。无效电路单元的多个过孔可以至少包括：第二十一过孔V21至第三十过孔V30。
在一些示例中，第一过孔V1至第六过孔V6、第十一过孔V11至第十六过孔V16、第二十一过孔V21至第二十六过孔V26内的第三绝缘层、第二绝缘层和第一绝缘层可以被去掉，暴露出半导体层的部分表面。第七过孔V7、第十七过孔V17和第二十七过孔V27内的第三绝缘层和第二绝缘层可以被去掉，暴露出第一导电层的部分表面。第八过孔V8至第十过孔V10、第十八过孔V18至第二十过孔V20、以及第二十八过孔V28至第三十过孔V30内的第三绝缘层可以被去掉，暴露出第二导电层的部分表面。
(6)、形成第三导电层。在一些示例中，在形成前述图案的衬底上，沉积第三导电薄膜，采用图案化工艺对第三导电薄膜进行图案化，形成设置在第三绝缘层上的第三导电层。在一些示例中，第三导电层还可以称为第一源漏金属层。
图11A为图6中形成第三导电层后的显示基板的平面示意图。图11B为图11A中的第三导电层的示意图。在一些示例中，如图11A和图11B所示，第一电路单元的第三导电层可以至少包括：第一像素电路的多个连接电极(例如包括第一连接电极401至第六连接电极406)。第二电路单元的第三导电层可以至少包括：多个连接电极(例如包括第十一连接电极411至第十六连接电极416)。无效电路单元的第三导电层可以至少包括：多个连接电极(例如包括第二十一连接电极421至第三十六连接电极426)。
在一些示例中，第一显示区的第三导电层还可以包括：第一辅助走线45。第一辅助走线45可以位于相邻电路单元行的交界位置。第一辅助走线45可以大致为沿第一方向X延伸的折线状。例如，第一辅助走线45可以配置为传输第一电压信号或第二电压信号线，保证第一显示区的第一电压信号或第二电压信号的均一性。又如，第一辅助走线45可以配置为与数据线和延伸至周边区域的数据扇出线电连接，实现周边区域的数据扇出线在第一显示区内绕线，有利于实现窄边框。
在一些示例中，第一连接电极401的形状可以大致为沿第一方向X延伸的条形状。第一连接电极401的一端可以通过第一过孔V1与第一像素电路的第一有源层的第一区电连接，另一端可以通过第八过孔V8与第四凸出部194电连接，实现与第一初始信号线INIT1(m)的电连接。
在一些示例中，第二连接电极402的形状可以大致为沿第二方向Y延伸的条形状。第二连接电极402的一端可以通过第二过孔V2与第一像素电路的第二有源层的第一区电连接，另一端可以通过第七过孔V7与第一像素电路的存储电容的第一极板181电连接。
在一些示例中，第三连接电极403的形状可以大致为矩形状。第三连接电极403可以通过第三过孔V3与第一像素电路的第四有源层的第一区电连接。
在一些示例中，第四连接电极404的形状可以大致为“9”字型。第四连接电极404可以通过第五过孔V5与第一像素电路的第五有源层的第一区电连接，还可以通过第九过孔V9与第一像素电路的存储电容的第二极板182电连接。
在一些示例中，第五连接电极405的形状可以大致为矩形状。第五连接电极405可以通过第四过孔V4与第一像素电路的第六有源层的第二区电连接。
在一些示例中，第六连接电极406的形状可以大致为沿第二方向Y延伸的条形状。第六连接电极406的一端可以通过第六过孔V6与上一行的第一像素电路的第七有源层的第一区电连接，另一端可以通过第十过孔V10与第二初始信号线INIT2(m-1)电连接。
在一些示例中，第十一连接电极411的形状可以大致为沿第一方向X延伸的条形状。第十一连接电极411的一端可以通过第十一过孔V11与第二像素电路的第一有源层的第一区电连接，另一端可以通过第十八过孔V18与第四凸出部194电连接，实现与第一初始信号线INIT1(m+1)的电连接。
在一些示例中，第十二连接电极412的形状可以大致为沿第二方向Y延伸的条形状。第十二连接电极412的一端可以通过第十二过孔V12与第二像素电路的第二有源层的第一区电连接，另一端可以通过第十七过孔V17与第二像素电路的存储电容的第一极板281电连接。
在一些示例中，第十三连接电极413的形状可以大致为矩形状。第十三连接电极413可以通过第十三过孔V13与第二像素电路的第四有源层的第一区电连接。
在一些示例中，第十四连接电极414的形状可以大致为“9”字型。第十四连接电极414可以通过第十五过孔V15与第二像素电路的第五有源层的第一区电连接，还可以通过第十九过孔V19与第二像素电路的存储电容的第二极板282电连接。
在一些示例中，第十五连接电极415的形状可以大致为矩形状。第十五连接电极415可以通过第十四过孔V14与第二像素电路的第六有源层的第二区电连接。
在一些示例中，第十六连接电极416的形状可以大致为沿第二方向Y延伸的条形状。第十六连接电极416的一端可以通过第十六过孔V16与上一行的无效像素电路的第七有源层的第一区电连接，另一端可以通过第二十过孔V20与第二初始信号线INIT2(m)电连接。
在一些示例中，第二十一连接电极421的形状可以大致为沿第一方向X延伸的条形状。第二十一连接电极421的一端可以通过第二十一过孔V21与无效像素电路的第一有源层的第一区电连接，另一端可以通过第二十八过孔V28与另一第四凸出部194电连接，实现与第一初始信号线INIT1(m)的电连接。
在一些示例中，第二十二连接电极422的形状可以大致为沿第二方向Y延伸的条形状。第二十二连接电极422的一端可以通过第二十二过孔V22与无效像素电路的第二有源层的第一区电连接，另一端可以通过第二十七过孔V27与无效像素电路的存储电容的第一极板381电连接。
在一些示例中，第二十三连接电极423的形状可以大致为矩形状。第二十三连接电极423可以通过第二十三过孔V23与无效像素电路的第四有源层的第一区电连接。
在一些示例中，第二十四连接电极424的形状可以大致为“9”字型。第二十四连接电极424可以通过第二十五过孔V25与无效像素电路的第五有源层的第一区电连接，还可以通过第二十九过孔V29与无效像素电路的存储电容的第二极板382电连接。
在一些示例中，第二十五连接电极425的形状可以大致为矩形状。第二十五连接电极425可以通过第二十四过孔V24与无效像素电路的第六有源层的第二区电连接。
在一些示例中，第二十六连接电极426的形状可以大致为沿第二方向Y延伸的条形状。第二十六连接电极426的一端可以通过第二十六过孔V26与上一行的第二像素电路的第七有源层的第一区电连接，另一端可以通过第三十过孔V30与第二初始信号线INIT2(m-1)电连接。
(7)、形成第四绝缘层和第五绝缘层。在一些示例中，在形成前述图案的衬底上，沉积第四绝缘薄膜，随后涂覆第五绝缘薄膜，采用图案化工艺依次对第五绝缘薄膜和第四绝缘薄膜进行图案化，形成第四绝缘层和第五绝缘层。每个电路单元的第四绝缘层和第五绝缘层可以设置有多个过孔。在一些示例中，第四绝缘层还可以称为钝化层，第五绝缘层还可以称为第一平坦层。
图12为图6中形成第五绝缘层后的显示基板的平面示意图。在一些示例中，如图12所示，第一电路单元的多个过孔可以至少包括：第三十一过孔V31、第三十二过孔V32和第三十三过孔V33。第二电路单元的多个过孔可以至少包括：第三十四过孔V34、第三十五过孔V35和第三十六过孔V36。无效电路单元的多个过孔可以至少包括：第三十七过孔V37、第三十八过孔V38和第三十九过孔V39。第三十一过孔V31至第三十九过孔V39内的第五绝缘层和第四绝缘层可以被去掉，暴露出第三导电层的部分表面。
(8)、形成第四导电层。在一些示例中，在形成前述图案的衬底上，沉积第四导电薄膜，采用图案化工艺对第四导电薄膜进行图案化，形成设置在第五绝缘层上的第四导电层。在一些示例中，第四导电层还可以称为第二源漏金属层。
图13为图6中的第四导电层的示意图。在一些示例中，如图6和图13所示，第一电路单元的第四导电层可以至少包括：第一阳极连接电极441、数据线46以及第一电源线47。第二电路单元的第四导电层可以至少包括：第二阳极连接电极442、数据线48以及第一电源线49。无效电路单元的第四导电层可以至少包括：第三阳极连接电极443、数据线48以及第一电源线49。
在一些示例中，第一阳极连接电极441的形状可以大致为矩形，矩形的角部可以设置倒角。第一阳极连接电极441可以通过第三十三过孔V33与第五连接电极405电连接，实现与第一像素电路的第六晶体管电连接。
在一些示例中，第二阳极连接电极442的形状可以大致为矩形。第二阳极连接电极442可以通过第三十六过孔V36与第十五连接电极415电连接，实现与第二像素电路的第六晶体管电连接。
在一些示例中，第三阳极连接电极443的形状可以大致为矩形。第三阳极连接电极443可以通过第三十九过孔V39与第二十五连接电极425电连接，实现与无效像素电路的第六晶体管电连接。
在一些示例中，第一电源线47和49的形状可以大致为沿第二方向Y延伸的折线状。第一电源线47可以通过第三十二过孔V32与第四连接电极404电连接，实现与第一像素电路的第五晶体管和存储电容的第二极板电连接。第一电源线47在衬底的正投影可以覆盖第二连接电极402在衬底的正投影。由于第二连接电极402连接第一像素电路的第一有源层的第二区、第二有源层的第一区、第三晶体管的栅极和存储电容的第一极板，第二连接电极402可以作为第一像素电路的第一节点。第一电源线47可以实现传输恒定的第一电压信号，可以屏蔽第一像素电路中其它信号对第一节点的影响，避免其它信号(如数据电压跳变)影响第一像素电路的第一节点的电压，可以提高显示效果。
在一些示例中，第一电源线49可以通过第三十五过孔V35与第十四连接电极414电连接，实现与第二像素电路的第五晶体管和存储电容的第二极板电连接。第一电源线49在衬底的正投影可以覆盖第十二连接电极412在衬底的正投影。由于第十二连接电极412连接第二像素电路的第一有源层的第二区、第二有源层的第一区、第三晶体管的栅极和存储电容的第一极板，第十二连接电极412可以作为第二像素电路的第一节点。第一电源线49可以实现传输恒定的第一电压信号，可以屏蔽第二像素电路中其它信号对第一节点的影响，避免其它信号(如数据电压跳变)影响第二像素电路的第一节点的电压，可以提高显示效果。
在一些示例中，第一电源线49还可以通过第三十八过孔V38与第二十四连接电极424电连接。第一电源线49在衬底的正投影可以覆盖第二十二连接电极422在衬底的正投影。第一电源线49可以屏蔽无效像素电路中的其它信号对无效像素电路的第一节点的影响。
在一些示例中，数据线46和48的形状可以大致为沿第二方向Y延伸的直线状。数据线46可以通过第三十一过孔V31与第三连接电极403电连接，实现与第一像素电路的第四晶体管电连接，配置为给第一像素电路提供数据信号。数据线48可以通过第三十四过孔V34与第十三连接电极413电连接，实现与第二像素电路的第四晶体管电连接，配置为给第二像素电路提供数据信号。数据线48还可以通过第三十七过孔V37与第二十三连接电极423电连接，实现与无效像素电路的第四晶体管电连接。
至此，可以在显示基板的第一显示区形成驱动电路层。例如，驱动电路层可以包括：设置在衬底上的半导体层、第一绝缘层、第一导电层、第二绝缘层、第二导电层、第三绝缘层、第三导电层、第四绝缘层、第五绝缘层以及第四导电层。在一些示例中，在形成第四导电层之后，第二显示区可以包括叠设在衬底上的第一绝缘层、第二绝缘层、第三绝缘层、第四绝缘层和第五绝缘层。
(11)、形成导电连接层。在一些示例中，导电连接层可以包括沿着远离衬底的方向依次设置的第一连接层、第二连接层和第三连接层。第一连接层靠近驱动电路层一侧可以设置第六绝缘层，第一连接层和第二连接层之间可以设置第七绝缘层，第二连接层和第三连接层之间可以设置第八绝缘层，第三连接层远离衬底一侧可以设置第九绝缘层。在一些示例中，第六绝缘层还可以称为第二平坦层，第七绝缘层还可以称为第三平坦层，第八绝缘层还可以称为第四平坦层，第九绝缘层还可以称为第五平坦层。
在一些示例中，第一连接层、第二连接层和第三连接层可以各自包括多条导电连接线。第一连接层还可以包括：位于第一电路单元且与第一阳极连接电极电连接的第四阳极连接电极、位于第二电路单元且与第二阳极连接电极电连接的第五阳极连接电极、位于无效电路单元且与第三阳极连接电极电连接的第六阳极连接电极。第二连接层还可以包括：位于第一电路单元且与第四阳极连接电极电连接的第七阳极连接电极、位于第二电路单元且与第五阳极连接电极电连接的第八阳极连接电极、位于无效电路单元且与第六阳极连接电极电连接的第九阳极连接电极。第三连接层还可以包括：位于第一电路单元且与第七阳极连接电极电连接的第十阳极连接电极、位于第二电路单元且与第八阳极连接电极电连接的第十一阳极连接电极、位于无效电路单元且与第九阳极连接电极电连接的第十二阳极连接电极。第一像素电路可以通过第一阳极连接电极、第四阳极连接电极、第七阳极连接电极以及第十阳极连接电极与第一发光元件电连接。第二像素电路可以通过第二阳极连接电极、第五阳极连接电极、第八阳极连接电极和第十一阳极连接电极与导电连接线电连接，并通过导电连接线与第二发光元件电连接；或者可以通过第二阳极连接电极和第五阳极连接电极与导电连接线电连接；或者可以通过第二阳极连接电极、第五阳极连接电极和第八阳极连接电极与导电连接线电连接。无效像素电路可以与第三阳极连接电极、第六阳极连接电极、第九阳极连接电极和第十二阳极连接电极电连接，但是不与发光元件电连接。本示例通过设置第三阳极连接电极、第六阳极连接电极、第九阳极连接电极和第十二阳极连接电极，可以保证第一连接层、第二连接层和第三连接层的图案均一性，有利于膜层制备。
至此，可以形成显示基板的导电连接层。在一些示例中，在形成第十绝缘层之后，第二显示区可以包括叠设在衬底上的第一绝缘层、第二绝缘层、第三绝缘层、第四绝缘层、第五绝缘层、第六绝缘层、第一连接层、第七绝缘层、第二连接层、第八绝缘层、第三连接层以及第九绝缘层。然而，本实施例对此并不限定。在另一些示例中，显示基板的导电连接层可以包括一个或两个连接层。
(12)、形成发光结构层。在一些示例中，在形成前述图案的衬底上，沉积阳极薄膜，采用图案化工艺对阳极薄膜进行图案化，形成阳极层；随后，在形成前述图案的衬底上涂覆像素定义薄膜，通过掩膜、曝光和显影工艺形成像素定义层。像素定义层形成有暴露出阳极层的多个像素开口。随后，在前述形成的像素开口内形成有机发光层，有机发光层与阳极连接。随后，沉积阴极薄膜，通过图案化工艺对阴极薄膜进行图案化，形成阴极层，阴极层与有机发光层电连接。
在一些示例中，第一导电层、第二导电层、第三导电层和第四导电层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。第一绝缘层、第二绝缘层、第三绝缘层和第四绝缘层可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或更多种，可以是单层、多层或复合层。第五绝缘层至第九绝缘层可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯等有机材料。像素定义层可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯等有机材料。阳极层可以采用金属等反射材料，阴极层可以采用透明导电材料。然而，本实施例对此并不限定。
本实施例的显示基板的结构及其制备过程仅仅是一种示例性说明。在一些示例中，可以根据实际需要变更相应结构以及增加或减少构图工艺。例如，省略设置第四绝缘层或第五绝缘层；又如，减少导电连接层的数目。本实施例对此并不限定。
本示例性实施例的制备工艺可以利用目前成熟的制备设备即可实现，可以很好地与已有制备工艺兼容，工艺实现简单，易于实施，生产效率高，生产成本低，良品率高。
本实施例的显示基板通过减少无效像素电路的占用空间来增加第二像素电路的占用空间，可以在保证第二像素电路的驱动效果的基础上减少第二像素电路沿第一方向的占用空间，从而有利于增加第一像素电路沿第一方向的排布空间，有利于在不增加第二显示区面积的基础上满足第一显示区的高PPI需求。
图14为本公开至少一实施例的第二像素电路和第二发光元件的连接示意图。在一些示例中，如图14所示，一个第二像素电路53可以配置为驱动出射相同颜色光的两个第二发光元件54。第二显示区A2可以包括：多个出射红光(R)的第二发光元件、多个出射蓝光(B)的第二发光元件以及多个出射绿光(G)的第二发光元件。例如，第二显示区A2内出射红光的两个第二发光元件54的阳极电连接后通过同一条导电连接线61与第一显示区的一个第二像素电路53电连接，所述出射红光的两个第二发光元件54可以位于不同行相邻列。第二显示区A2内出射蓝光的两个第二发光元件54的阳极电连接后通过同一条导电连接线61与第一显示区的一个第二像素电路53电连接，所述出射蓝光的两个第二发光元件54可以位于不同行相邻列，其中一个出射蓝光的第二发光元件54和其中一个出射红光的第二发光元件54可以位于相同行，并与另一个出射红光的第二发光元件54位于相同列，另一个出射蓝光的第二发光元件54与所述其中一个出射红光的第二发光元件54可以位于相同列，并与所述另一个出射红光的第二发光元件54位于相同行。第二显示区A2内出射绿光的两个第二发光元件54的阳极电连接后通过同一条导电连接线61与第一显示区的一个第二像素电路53电连接，所述出射绿光的两个第二发光元件54位于同一列且相邻行。第二显示区A2内位于相同列的相邻两个出射绿光的第二发光元件可以由同一个第二像素电路53驱动，第二显示区A2内位于相邻行不同列的两个出射红光的第二发光元件54可以由同一个第二像素电路53驱动，第二显示区A2内位于相邻行不同列的两个出射蓝光的第二发光元件54可以由同一个第二像素电路53驱动。然而，本实施例对此并不限定。在另一些示例中，位于同一列的相邻两个出射绿光的第二发光元件可以由同一个第二像素电路驱动。
在一些示例中，如图14所示，出射绿光的第二发光元件所连接的第二像素电路可以位于出射蓝光和红光的第二发光元件所连接的第二像素电路靠近第二显示区A2的一侧，出射红光的第二发光元件所连接的第二像素电路位于出射蓝光的第二发光元件所连接的第二像素电路靠近第二显示区的一侧。本示例的连接方式可以保证第二显示区A2的启亮效果。
关于本示例的第一像素电路、第二像素电路和无效像素电路的排布方式可以参照前述实施例的说明，故于此不再赘述。
图15为本公开至少一实施例的第一显示区的另一局部示意图。在一些示例中，如图15所示，第一显示区的一个电路重复单元可以包括：两行五列像素电路，其中，多个第一像素电路51可以排布为两行四列，一个第二像素电路53和一个无效像素电路55可以排布为两行一列，第二像素电路53可以位于无效像素电路55在第二方向Y的一侧。第二像素电路53沿第一方向X的长度可以小于第一像素电路51沿第一方向X的长度，第二像素电路53沿第二方向Y的长度可以大于第一像素电路51沿第二方向Y的长度，第一像素电路51沿第二方向Y的长度可以大于无效像素电路55沿第二方向Y的长度。第一显示区的多个电路重复单元可以沿第一方向X和第二方向Y阵列排布。关于本示例的显示基板的其余说明可以参照前述实施例的描述，故于此不再赘述。
图16为本公开至少一实施例的第二像素电路和第二发光元件的另一连接示意图。在一些示例中，如图16所示，第一显示区可以包括：多个如图5所示的第一电路重复单元以及多个如图15所示的第二电路重复单元。第一电路重复单元和第二电路重复单元可以沿第一方向X间隔排布。在第二方向Y上，第一电路重复单元和第二电路重复单元可以间隔排布，或者，多个第一电路重复单元排布为一列，多个第二电路重复单元排布为一列。本实施例对此并不限定。
在一些示例中，如图16所示，第二显示区A2的一个第二发光元件54与一个第二像素电路53电连接，一个第二像素电路53可以配置为驱动一个第二发光元件54发光。出射绿光(G)的第二发光元件54所连接的第二像素电路53可以位于出射蓝光(B)和红光(R)的第二发光元件54所连接的第二像素电路53靠近第二显示区A2的一侧，出射红光(R)的第二发光元件54所连接的第二像素电路53可以位于出射蓝光(B)的第二发光元件54所连接的第二像素电路53靠近第二显示区A2的一侧。例如，位于同一行的多个第二发光元件可以通过多条导电连接线61与位于同一行的多个第二像素电路53电连接。
本示例通过设置第一电路重复单元和第二电路重复单元在第一方向上交替排布，可以有利于单个第二像素电路驱动单个第二发光元件的导电连接线的排布，而且有利于显示基板的显示均一性。然而，本实施例对此并不限定。在另一些示例中，在第一方向上，多个第一电路重复单元可以排布为一行，多个第二电路重复单元可以排布为另一行。
图17为本公开至少一实施例的第一显示区的另一局部示意图。在一些示例中，如图17所示，第一显示区的一个电路重复单元可以包括：两行五列像素电路，其中，第二像素电路53和无效像素电路55可以排布为一列，且第二像素电路53和无效像素电路55所在的单元列位于第一像素电路51所在的单元列的中间。第二像素电路53和无效像素电路55所在的单元列的第一方向X的一侧设置第一像素电路51所在的两个单元列，另一侧设置第一像素电路51所在的另两个单元列。关于本示例的显示基板的其余说明可以参照前述实施例的描述，故于此不再赘述。
图18为本公开至少一实施例的第一显示区的另一局部示意图。在一些示例中，如图18所示，第一显示区的一个电路重复单元可以包括：两行五列像素电路，其中，第二像素电路53和无效像素电路55排布为一列，第二像素电路53和无效像素电路55所在的单元列可以位于第一像素电路51所在的一个单元列和第一像素电路51所在的三个单元列之间。例如，第二像素电路53和无效像素电路55所在的单元列的第一方向X的一侧设置第一像素电路51所在的三个单元列，在第一方向X的反方向的一侧设置第一像素电路51所在的一个单元列。关于本示例的显示基板的其余说明可以参照前述实施例的描述，故于此不再赘述。
图19为本公开至少一实施例的第一显示区的另一局部示意图。在一些示例中，如图19所示，第一显示区可以包括：如图5所示的第一电路重复单元和如图15所示的第二电路重复单元。在第二方向Y上，第一电路重复单元和第二电路重复单元可以间隔排布。在第一方向X上，第一电路重复单元和第二电路重复单元可以间隔排布；或者，多个第一电路重复单元可以沿第一方向X排布为一行，多个第二电路重复单元可以沿第一方向排布为另一行。关于本示例的显示基板的其余说明可以参照前述实施例的描述，故于此不再赘述。
图20为本公开至少一实施例的第一显示区的另一局部示意图。在一些示例中，如图20所示，第一显示区的一个电路重复单元可以包括：六行五列像素电路，其中，多个第一像素电路51可以排布为六行四列，三个第二像素电路53和三个无效像素电路55可以排布为六行一列，一个无效像素电路55、三个第二像素电路53和两个无效像素电路55可以沿第二方向Y依次排布。关于本示例的显示基板的其余说明可以参照前述实施例的描述，故于此不再赘述。
图21为本公开至少一实施例的第一显示区的另一局部示意图。在一些示例中，如图21所示，第一显示区的一个电路重复单元可以包括：两行三列像素电路，其中，多个第一像素电路51可以排布为两行两列，第二像素电路53和无效像素电路55排布为两行一列，无效像素电路55可以位于第二像素电路53沿第二方向Y的一侧。图21中示意了沿第一方向X排布的两个电路重复单元。关于本示例的显示基板的其余说明可以参照前述实施例的描述，故于此不再赘述。
图22为本公开至少一实施例的第一显示区的另一局部示意图。在一些示例中，如图22所示，第一显示区可以包括：第一电路重复单元和第二电路重复单元。图22示意了沿第一方向X排布的一个第一电路重复单元和一个第二电路重复单元。第一电路重复单元可以包括：两行三列像素电路，其中，多个第一像素电路51可以排布为两行两列，第二像素电路53和无效像素电路55排布为两行一列，无效像素电路55可以位于第二像素电路53沿第二方向Y的一侧。第二电路重复单元可以包括：两行三列像素电路，其中，多个第一像素电路51可以排布为两行两列，第二像素电路53和无效像素电路55排布为两行一列，第二像素电路53可以位于无效像素电路55沿第二方向Y的一侧。关于本示例的显示基板的其余说明可以参照前述实施例的描述，故于此不再赘述。
图23为本公开至少一实施例的第一显示区的另一局部示意图。在一些示例中，如图23所示，多个第二像素电路53和多个无效像素电路55可以在第二方向Y上间隔排布在多个第一像素电路51之间。例如，第二方向Y上的相邻两个第二像素电路53之间可以设置至少一个第一像素电路51(比如两个第一像素电路51)，第二方向Y上的相邻两个无效像素电路55之间可以设置至少一个第一像素电路51(比如两个第一像素电路51)。本示例可以通过在第二方向Y上进行像素电路压缩来排布第二像素电路和无效像素电路。
在一些示例中，如图23所示，第一显示区的一个电路重复单元可以包括：三行两列像素电路，其中，多个第一像素电路51可以排布为两行两列，一个无效像素电路55和一个第二像素电路53可以排布为一行两列，无效像素电路55可以位于第二像素电路53在第一方向X的一侧。图23中示意了沿第一方向X排布的两个电路重复单元。
在一些示例中，如图23所示，第一像素电路51沿第一方向X的长度可以记为b，沿第二方向Y的长度可以记为a；第二像素电路53沿第一方向X的长度可以记为d2，沿第二方向Y的长度可以记为c2；无效像素电路55沿第一方向X的长度可以记为f2，沿第二方向Y的长度可以记为e2。第一像素电路51沿第一方向X的长度b可以小于第二像素电路53沿第一方向X的长度d2。例如，第二像素电路53沿第一方向X的长度d2可以小于第一像素电路51沿第一方向X的长度b的1.5倍，即d2与b的比值可以小于1.5。第一像素电路51沿第二方向Y的长度a可以大于第二像素电路53沿第二方向Y的长度c2。例如，第一像素电路51沿第二方向Y的长度a可以小于第二像素电路53沿第二方向Y的长度c2的1.5倍，即a与c2的比值可以小于1.5。无效像素电路55沿第一方向X的长度f2可以小于第一像素电路51沿第一方向X的长度b，无效像素电路55沿第二方向Y的长度e2与第二像素电路53沿第二方向Y的长度c2可以大致相同。
本示例通过沿第一方向减少无效像素电路55的占用空间，可以增加第二像素电路沿第一方向的占用空间，并减少第二像素电路沿第二方向的占用空间，从而有利于增加第一像素电路在第二方向的排布空间。如此一来，可以在不增加第二显示区面积的前提下(即不增加第二像素电路的数目)，增加第一像素电路的排布空间，以有利于满足第一显示区的高PPI需求。
图24为本公开至少一实施例的第一显示区的另一局部示意图。在一些示例中，如图24所示，第一显示区可以包括：第一电路重复单元和第二电路重复单元。图22示意了沿第一方向X排布的一个第一电路重复单元和一个第二电路重复单元。第一电路重复单元可以包括：三行两列像素电路，其中，多个第一像素电路51可以排布为两行两列，第二像素电路53和无效像素电路55排布为一行两列，无效像素电路55可以位于第二像素电路53沿第一方向X的一侧。第二电路重复单元可以包括：三行两列像素电路，其中，多个第一像素电路51可以排布为两行两列，第二像素电路53和无效像素电路55排布为一行两列，第二像素电路53可以位于无效像素电路55沿第一方向X的一侧。关于本示例的显示基板的其余说明可以参照前述实施例的描述，故于此不再赘述。
图25为本公开至少一实施例的第一显示区的另一局部示意图。在一些示例中，如图25所示，第一显示区可以包括：第一电路重复单元和第二电路重复单元。图25示意了沿第一方向X排布的一个第一电路重复单元和一个第二电路重复单元。第一电路重复单元可以包括：三行两列像素电路，其中，多个第一像素电路51可以排布为两行两列，第二像素电路53和无效像素电路55排布为一行两列，第二像素电路53可以位于无效像素电路55沿第一方向X的一侧。第二电路重复单元可以包括：三行两列像素电路，其中，多个第一像素电路51可以排布为两行两列，第二像素电路53和无效像素电路55排布为一行两列，无效像素电路55可以位于第二像素电路53沿第一方向X的一侧。关于本示例的显示基板的其余说明可以参照前述实施例的描述，故于此不再赘述。
图26为本公开至少一实施例的第一显示区的另一局部示意图。在一些示例中，如图26所示，本示例可以通过在第一方向X和第二方向Y均对像素电路进行压缩来排布第二像素电路和无效像素电路。例如，在第一方向X上四个第一像素电路51与一个第二像素电路53a或无效像素电路55a间隔排布，在第二方向Y上，一个第一像素电路51与一个第二像素电路53b或无效像素电路55b间隔排布。然而，本实施例对此并不限定。
在一些示例中，如图26所示，沿第一方向X排布在第一像素电路51之间的第二像素电路53a和无效像素电路55a沿第一方向X的长度可以大致相同，且小于第一像素电路51沿第一方向X的长度，第二像素电路53a沿第二方向Y的长度可以大于第一像素电路51沿第二方向Y的长度，无效像素电路55a沿第二方向Y的长度可以小于第一像素电路51沿第二方向Y的长度。沿第二方向Y排布在第一像素电路51之间的第二像素电路53b和无效像素电路55b沿第二方向Y的长度可以大致相同，且小于第一像素电路51沿第二方向Y的长度，第二像素电路53b沿第一方向X的长度可以大于第一像素电路51沿第一方向X的长度，无效像素电路55b沿第一方向X的长度可以小于第一像素电路51沿第一方向X的长度。
在一些示例中，本示例通过减少无效像素电路的占用空间，可以增加第二像素电路在第一方向或第二方向的排布空间，从而可以减少第一像素电路在第二方向或第一方向的排布空间，如此可以在不增加第二显示区面积的前提下(即不增加第二像素电路的数目)，增加第一像素电路的排布空间，以有利于满足第一显示区的高PPI需求。关于本实施例的显示基板的其余说明可以参照前述实施例的描述，故于此不再赘述。
图27为本公开至少一实施例的显示基板的另一示意图。在一些示例中，如图27所示，显示基板的第一显示区A1可以包括：过渡区A12和子显示区A11。过渡区A12可以围绕在第二显示区A2的四周。例如，第二显示区A2可以为圆形，过渡区A12可以大致为圆环状。子显示区A11可以包括多个第一像素电路和多个第一发光元件，过渡区A12可以包括多个第一像素电路、多个第二像素电路、多个无效像素电路和多个第一发光元件，第二显示区A2可以包括多个第二发光元件。
在一些示例中，第一显示区A1的光透过率可以小于第二显示区A2的光透过率。第一显示区A1的子显示区A11的光透过率可以小于过渡区A12的光透过率，过渡区A12的光透过率可以小于第二显示区A2的光透过率。然而，本实施例对此并不限定。在另一些示例中，多个第二像素电路可以位于过渡区和子显示区，子显示区的光透过率可以与过渡区的光透过率相同。
本示例通过将第二像素电路排布在过渡区，可以保证子显示区的显示效果，有利于子显示区实现高PPI。本示例的过渡区的第一像素电路、第二像素电路和无效像素电路的设置方式可以参照前述实施例的说明，故于此不再赘述。
图28为本公开至少一实施例的显示基板的另一示意图。在一些示例中，如图28所示，过渡区A12可以在第一方向X上位于第二显示区A2的两侧。关于本示例的显示基板的其余说明可以参照前述实施例的描述，故于此不再赘述。
在另一些示例中，第一显示区可以不区分过渡区和子显示区，多个第二像素电路可以排布在整个第一显示区。本实施例对此并不限定。
本实施例还提供一种显示基板，包括：衬底、驱动电路层和发光结构层。衬底包括第一显示区和第二显示区，第一显示区位于第二显示区的至少一侧。驱动电路层位于第一显示区，包括多个第一像素电路和多个第二像素电路。发光结构层位于驱动电路层远离衬底的一侧，包括位于第一显示区的多个第一发光元件以及位于第二显示区的多个第二发光元件。多个第一像素电路中的至少一个第一像素电路与多个第一发光元件中的至少一个第一发光元件电连接，多个第二像素电路中的至少一个第二像素电路与多个第二发光元件中的至少一个第二发光元件电连接。至少一个第一像素电路的面积与至少一个第二像素电路的面积不同。
在一些示例性实施方式中，所述驱动电路层还包括：多个无效像素电路；所述多个无效像素电路中的至少一个无效像素电路的面积小于所述至少一个第一像素电路的面积。
在一些示例性实施方式中，所述多个第二像素电路在第一方向上间隔排布在所述多个第一像素电路之间。所述至少一个第一像素电路在所述第一方向的长度大于所述至少一个第二像素电路在所述第一方向的长度，所述至少一个第一像素电路在第二方向的长度小于所述至少一个第二像素电路在所述第二方向的长度，所述第一方向与所述第二方向交叉。
在一些示例性实施方式中，所述驱动电路层还包括：多个无效像素电路，所述多个无效像素电路在所述第一方向上间隔排布在所述多个第一像素电路之间，且所述多个无效像素电路中的至少一个无效像素电路与所述至少一个第二像素电路在所述第二方向相邻。所述至少一个无效像素电路在所述第一方向的长度与所述至少一个第二像素电路在所述第一方向的长度相同，所述至少一个无效像素电路在所述第二方向的长度小于所述至少一个第一像素电路在所述第二方向的长度。
关于本示例的显示基板的相关说明可以参照前述实施例的描述，故于此不再赘述。
图29为本公开至少一实施例的显示装置的示意图。如图29所示，本实施例提供一种显示装置，包括：显示基板91。在一些示例中，显示基板91可以为柔性OLED显示基板、QLED显示基板、Micro-LED显示基板、或者Mini-LED显示基板。显示装置可以为具有图像(包括静态图像或动态图像，其中，动态图像可以是视频)显示功能的产品。例如，显示装置可以是：显示器、电视机、广告牌、数码相框、具有显示功能的激光打印机、电话、手机、画屏、个人数字助理(PDA，Personal Digital Assistant)、数码相机、便携式摄录机、取景器、导航仪、车辆、大面积墙壁、信息查询设备(比如电子政务、银行、医院、电力等部门的业务查询设备)、监视器等中的任一种产品。又如，显示装置可以是微显示器，包含微显示器的VR设备或AR设备等中的任一种产品。
在一些示例中，显示装置还可以包括：位于远离显示基板91的出光侧(非显示面的一侧)的至少一个传感器92。传感器92在显示基板91上的正投影与第二显示区A2存在交叠。
本公开中的附图只涉及本公开涉及到的结构，其他结构可参考通常设计。在不冲突的情况下，本公开的实施例即实施例中的特征可以相互组合以得到新的实施例。应该注意，上述实施例或实施方式仅仅是示例性的，而不是限制性的。因此，本公开不限于在此详细示出和描述的内容。可以对实施的形式及细节进行多种修改、替换或省略，而不脱离本公开的范围。

Claims (22)

1.一种显示基板，其特征在于，包括：
衬底，包括第一显示区和第二显示区，所述第一显示区位于所述第二显示区的至少一侧；
驱动电路层，位于所述第一显示区，包括：多个第一像素电路和多个第二像素电路；
发光结构层，位于所述驱动电路层远离所述衬底的一侧，包括位于所述第一显示区的多个第一发光元件以及位于所述第二显示区的多个第二发光元件；
所述多个第一像素电路中的至少一个第一像素电路与所述多个第一发光元件中的至少一个第一发光元件电连接，所述多个第二像素电路中的至少一个第二像素电路与所述多个第二发光元件中的至少一个第二发光元件电连接；
所述至少一个第一像素电路的尺寸与所述至少一个第二像素电路的尺寸不同。
2.根据权利要求1所述的显示基板，其特征在于，所述多个第一像素电路的尺寸相同，所述多个第二像素电路的尺寸相同，所述多个第一像素电路的尺寸不同于所述多个第二像素电路的尺寸。
3.根据权利要求1所述的显示基板，其特征在于，所述驱动电路层还包括：多个无效像素电路；所述多个无效像素电路中的至少一个无效像素电路的尺寸小于所述至少一个第一像素电路的尺寸。
4.根据权利要求1所述的显示基板，其特征在于，所述多个第二像素电路在第一方向上间隔排布在所述多个第一像素电路之间；
所述至少一个第一像素电路在所述第一方向的长度大于所述至少一个第二像素电路在所述第一方向的长度，所述至少一个第一像素电路在第二方向的长度小于所述至少一个第二像素电路在所述第二方向的长度，所述第一方向与所述第二方向交叉。
5.根据权利要求4所述的显示基板，其特征在于，所述驱动电路层还包括：多个无效像素电路，所述多个无效像素电路在所述第一方向上间隔排布在所述多个第一像素电路之间，且所述多个无效像素电路中的至少一个无效像素电路与所述至少一个第二像素电路在所述第二方向相邻；
所述至少一个无效像素电路在所述第一方向的长度与所述至少一个第二像素电路在所述第一方向的长度相同，所述至少一个无效像素电路在所述第二方向的长度小于所述至少一个第一像素电路在所述第二方向的长度。
6.根据权利要求5所述的显示基板，其特征在于，所述至少一个无效像素电路在所述第二方向的长度与相邻的第二像素电路在所述第二方向的长度之和，为所述至少一个第一像素电路在所述第二方向的长度的1.8倍至2.2倍。
7.根据权利要求5所述的显示基板，其特征在于，所述至少一个第二像素电路和所述至少一个无效像素电路在所述第二方向上间隔设置；
四个第一像素电路和一个无效像素电路在所述第一方向上间隔设置，或者，四个第一像素电路和一个第二像素电路在所述第一方向上间隔设置；或者，四个第一像素电路、一个无效像素电路、四个第一像素电路和一个第二像素电路在所述第一方向上间隔设置。
8.根据权利要求7所述的显示基板，其特征在于，所述至少一个第一像素电路在所述第一方向的长度的四倍与所述至少一个无效像素电路在所述第一方向的长度之和，为所述至少一个第一像素电路在所述第二方向的长度的1.8至2.2倍。
9.根据权利要求5所述的显示基板，其特征在于，所述驱动电路层的多个第一像素电路、多个第二像素电路和多个无效像素电路被划分为多个电路重复单元，每个电路重复单元包括：按照两行四列排布的多个第一像素电路、按照两行一列排布的第二像素电路和无效像素电路；
在所述电路重复单元内，所述第二像素电路和无效像素电路位于所述多个第一像素电路的同一侧，或者，在所述电路重复单元内，所述第二像素电路和无效像素电路位于四列第一像素电路的中间；或者，所述第二像素电路和无效像素电路位于一列第一像素电路和三列第一像素电路的中间。
10.根据权利要求9所述的显示基板，其特征在于，在所述第一方向上的相邻电路重复单元内第二像素电路和无效像素电路在所述第二方向的排布顺序不同。
11.根据权利要求1所述的显示基板，其特征在于，一个第二像素电路与一个第二发光元件电连接；或者，出射相同颜色光的两个第二发光元件与同一个第二像素电路电连接。
12.根据权利要求11所述的显示基板，其特征在于，所述多个第二发光元件包括：多个出射红光的第二发光元件、多个出射蓝光的第二发光元件以及多个出射绿光的第二发光元件；
所述出射绿光的第二发光元件所连接的第二像素电路位于所述出射红光和出射蓝光的第二发光元件所连接的第二像素电路靠近所述第二显示区的一侧；
所述出射红光所连接的第二像素电路位于所述出射蓝光的第二发光元件所连接的第二像素电路靠近所述第二显示区的一侧。
13.根据权利要求12所述的显示基板，其特征在于，位于同一列的相邻两个出射绿光的第二发光元件与同一个第二像素电路电连接；位于相邻行不同列的两个出射蓝光的第二发光元件与同一个第二像素电路电连接，位于相邻行不同列的两个出射红光的第二发光元件与同一个第二像素电路电连接；
所述两个出射蓝光的第二发光元件的其中一个出射蓝光的第二发光元件与所述两个出射红光的第二发光元件的其中一个出射红光的第二发光元件位于相同行，并与另一个出射红光的第二发光元件位于相同列；另一个出射蓝光的第二发光元件与所述其中一个出射红光的第二发光元件位于相同列，并与所述另一个出射红光的第二发光元件位于相同行。
14.根据权利要求1所述的显示基板，其特征在于，在垂直于所述显示基板的方向上，所述驱动电路层包括：设置在衬底上的半导体层、第一导电层、第二导电层、第三导电层和第四导电层；
所述半导体层至少包括：所述多个第一像素电路和所述多个第二像素电路的晶体管的有源层；
所述第一导电层至少包括：所述多个第一像素电路的晶体管的栅极和存储电容的第一电极、所述多个第二像素电路的晶体管的栅极和存储电容的第一电极；
所述第二导电层至少包括：所述多个第一像素电路和所述多个第二像素电路的存储电容的第二电极；
所述第三导电层至少包括：多个连接电极；
所述第四导电层至少包括：数据线和第一电源线。
15.根据权利要求1所述的显示基板，其特征在于，所述第一显示区包括：位于所述第二显示区至少一侧的过渡区以及位于所述过渡区至少一侧的子显示区，所述多个第二像素电路位于所述过渡区；或者，
所述多个第二像素电路位于所述过渡区和所述子显示区。
16.根据权利要求15所述的显示基板，其特征在于，所述第一显示区的光透过率小于所述第二显示区的光透过率；或者；
所述第一显示区的子显示区的光透过率小于或等于所述过渡区的光透过率，所述过渡区的光透过率小于所述第二显示区的光透过率。
17.根据权利要求1所述的显示基板，其特征在于，所述第一显示区的像素密度大于或等于所述第二显示区的像素密度。
18.一种显示装置，其特征在于，包括如权利要求1至17中任一项所述的显示基板、以及位于所述显示基板的非显示面一侧的传感器；所述传感器在所述显示基板的正投影与所述显示基板的第二显示区存在交叠。
19.一种显示基板，其特征在于，包括：
衬底，包括第一显示区和第二显示区，所述第一显示区位于所述第二显示区的至少一侧；
驱动电路层，位于所述第一显示区，包括：多个第一像素电路和多个第二像素电路；
发光结构层，位于所述驱动电路层远离所述衬底的一侧，包括位于所述第一显示区的多个第一发光元件以及位于所述第二显示区的多个第二发光元件；
所述多个第一像素电路中的至少一个第一像素电路与所述多个第一发光元件中的至少一个第一发光元件电连接，所述多个第二像素电路中的至少一个第二像素电路与所述多个第二发光元件中的至少一个第二发光元件电连接；
所述至少一个第一像素电路的面积与所述至少一个第二像素电路的面积不同。
20.根据权利要求19所述的显示基板，其特征在于，所述驱动电路层还包括：多个无效像素电路；所述多个无效像素电路中的至少一个无效像素电路的面积小于所述至少一个第一像素电路的面积。
21.根据权利要求19所述的显示基板，其特征在于，所述多个第二像素电路在第一方向上间隔排布在所述多个第一像素电路之间；
所述至少一个第一像素电路在所述第一方向的长度大于所述至少一个第二像素电路在所述第一方向的长度，所述至少一个第一像素电路在第二方向的长度小于所述至少一个第二像素电路在所述第二方向的长度，所述第一方向与所述第二方向交叉。
22.根据权利要求21所述的显示基板，其特征在于，所述驱动电路层还包括：多个无效像素电路，所述多个无效像素电路在所述第一方向上间隔排布在所述多个第一像素电路之间，且所述多个无效像素电路中的至少一个无效像素电路与所述至少一个第二像素电路在所述第二方向相邻；
所述至少一个无效像素电路在所述第一方向的长度与所述至少一个第二像素电路在所述第一方向的长度相同，所述至少一个无效像素电路在所述第二方向的长度小于所述至少一个第一像素电路在所述第二方向的长度。
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