CN116546855A - 显示基板及显示装置 - Google Patents
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
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- H10K59/12—Active-matrix OLED [AMOLED] displays
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- H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
Abstract
一种显示基板，包括：衬底、驱动电路层和发光结构层。驱动电路层位于第一显示区，包括：多个第一电路单元和多个第二电路单元。第一电路单元包括：第一像素电路以及与第一像素电路电连接的扫描线和第一数据线。第二电路单元包括：无效像素电路以及与无效像素电路电连接的扫描线和无效数据线。显示基板满足以下至少一项：扫描线在第一电路单元内与第一像素电路的交叠面积大于在第二电路单元内与无效像素电路的交叠面积；扫描线在第一电路单元内与第一数据线的交叠面积大于在第二电路单元内与无效数据线的交叠面积。
Description
技术领域
本文涉及但不限于显示技术领域，尤指一种显示基板及显示装置。
背景技术
有机发光二极管(OLED，Organic Light Emitting Diode)和量子点发光二极管(QLED，Quantum-dot Light Emitting Diode)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲和成本低等优点。屏下摄像头技术是为了提高显示装置的屏占比所提出的一种全新的技术。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开实施例提供一种显示基板及显示装置。
一方面，本公开实施例提供一种显示基板，包括：衬底、驱动电路层和发光结构层。驱动电路层位于第一显示区，包括：构成多个单元行和多个单元列的多个电路单元；所述多个电路单元至少包括：多个第一电路单元和多个第二电路单元；所述第一电路单元包括：第一像素电路以及与所述第一像素电路电连接的沿第一方向延伸的扫描线和沿第二方向延伸的第一数据线；至少一个所述第二电路单元包括：无效像素电路以及与所述无效像素电路电连接的所述扫描线和沿第二方向延伸的无效数据线；所述第一方向与所述第二方向交叉。发光结构层位于所述驱动电路层远离所述衬底的一侧，包括位于所述第一显示区的多个第一发光元件，至少一个第一像素电路与至少一个第一发光元件电连接。所述显示基板满足以下至少一项：所述扫描线在所述第一电路单元内与所述第一像素电路的交叠面积大于在所述第二电路单元内与所述无效像素电路的交叠面积；所述扫描线在所述第一电路单元内与所述第一数据线的交叠面积大于在所述第二电路单元内与所述无效数据线的交叠面积。
在一些示例性实施方式中，所述第二电路单元内所述扫描线与所述无效数据线在所述衬底的正投影没有交叠。
在一些示例性实施方式中，在所述第二电路单元所在的一个单元列，多条所述无效数据线沿所述第二方向依次排布，在所述第二方向上相邻的无效数据线之间设置有第一断口，所述扫描线沿所述第二方向的长度小于所述第一断口沿所述第二方向的长度。
在一些示例性实施方式中，所述第二电路单元内的所述无效数据线与沿所述第二方向延伸且传输第一电压信号的第二电压线电连接。
在一些示例性实施方式中，在垂直于所述显示基板的方向上，所述驱动电路层包括：设置在所述衬底上的半导体层、第一导电层、第二导电层、第三导电层、第四导电层和第五导电层。所述扫描线位于所述第一导电层，所述无效数据线和所述第一数据线位于所述第五导电层，所述第二电压线位于所述第三导电层。
在一些示例性实施方式中，所述第二电路单元内的所述无效数据线与沿所述第一方向延伸且传输第二电压信号的第三电压线电连接。
在一些示例性实施方式中，所述驱动电路层还包括：沿所述第二方向延伸且传输所述第二电压信号的第四电压线，所述第四电压线位于所述第三电压线远离所述衬底的一侧，并与所述第三电压线电连接；所述无效数据线与所述第四电压线为同层结构。
在一些示例性实施方式中，在垂直于所述显示基板的方向上，所述驱动电路层包括：设置在所述衬底上的半导体层、第一导电层、第二导电层、第三导电层、第四导电层和第五导电层。所述第三电压线位于所述第四导电层，所述无效数据线和所述第四电压线位于所述第五导电层。
在一些示例性实施方式中，所述第一像素电路和无效像素电路均至少包括：驱动晶体管、数据写入晶体管和阈值补偿晶体管；所述第一像素电路和无效像素电路的数据写入晶体管和阈值补偿晶体管的栅极与所述扫描线电连接。所述第一像素电路的数据写入晶体管的第一极与所述第一数据线电连接，所述第一像素电路的数据写入晶体管的第二极与所述第一像素电路的驱动晶体管的第一极电连接；所述第一像素电路的阈值补偿晶体管的第一极与所述第一像素电路的驱动晶体管的栅极电连接，所述第一像素电路的阈值补偿晶体管的第二极与所述第一像素电路的驱动晶体管的第二极电连接。所述无效像素电路的数据写入晶体管的第一极与所述无效数据线电连接，所述无效像素电路的数据写入晶体管的第二极与所述无效像素电路的驱动晶体管的第一极电连接；所述无效像素电路的阈值补偿晶体管的第一极与所述无效像素电路的驱动晶体管的栅极电连接，所述无效像素电路的阈值补偿晶体管的第二极与所述无效像素电路的驱动晶体管的第二极电连接。所述显示基板满足以下至少一项：所述第一像素电路的阈值补偿晶体管为双栅结构，所述无效像素电路的阈值补偿晶体管为单栅结构；所述第一像素电路的数据写入晶体管的栅极沿所述第二方向的长度大于所述无效像素电路的数据写入晶体管的栅极沿所述第二方向的长度。
在一些示例性实施方式中，所述第一像素电路和所述无效像素电路的数据写入晶体管和阈值补偿晶体管的栅极与所述扫描线为相互连接的一体结构。
在一些示例性实施方式中，所述第一像素电路和无效像素电路均包括：驱动晶体管、第一复位晶体管、阈值补偿晶体管和存储电容。所述第一像素电路的驱动晶体管的栅极、第一复位晶体管的第二极、阈值补偿晶体管的第一极和存储电容的第一极板与第二连接电极电连接；所述第二连接电极在所述衬底的正投影与所述扫描线在所述衬底的正投影部分交叠。所述无效像素电路的驱动晶体管的栅极和存储电容的第一极板与第九连接电极电连接，所述无效像素电路的第一复位晶体管的第二极和阈值补偿晶体管的第一极与第十连接电极电连接，且所述第九连接电极和第十连接电极位于所述扫描线的两侧，并与所述扫描线在所述衬底的正投影没有交叠。
在一些示例性实施方式中，所述第九连接电极和第十连接电极均与沿所述第二方向延伸且传输第一电压信号的第二电压线电连接。
在一些示例性实施方式中，所述第一像素电路还包括：第一屏蔽电极，所述第一屏蔽电极位于所述第二连接电极远离所述衬底的一侧，所述第一屏蔽电极在所述衬底的正投影覆盖所述第二连接电极在所述衬底的正投影。所述无效像素电路还包括：第二屏蔽电极，所述第二屏蔽电极位于所述第九连接电极和第十连接电极远离所述衬底的一侧，所述第二屏蔽电极在所述衬底的正投影覆盖所述第九连接电极和第十连接电极在所述衬底的正投影。
在一些示例性实施方式中，所述第一像素电路还包括：第一屏蔽电极，所述第一屏蔽电极位于所述第二连接电极远离所述衬底的一侧，所述第一屏蔽电极在所述衬底的正投影覆盖所述第二连接电极在所述衬底的正投影。所述无效像素电路还包括：第三屏蔽电极和第四屏蔽电极，所述第三屏蔽电极和第四屏蔽电极位于所述第九连接电极和第十连接电极远离所述衬底的一侧；所述第三屏蔽电极在所述衬底的正投影覆盖所述第九连接电极在所述衬底的正投影，所述第四屏蔽电极在所述衬底的正投影覆盖所述第十连接电极在所述衬底的正投影，所述第三屏蔽电极和第四屏蔽电极在所述衬底的正投影与所述扫描线在所述衬底的正投影没有交叠。
在一些示例性实施方式中，所述第三屏蔽电极与沿所述第一方向延伸且传输第二电压信号的第三电压线电连接；所述第四屏蔽电极与沿所述第二方向延伸且传输第一电压信号的第二电压线电连接，所述第一电压信号大于所述第二电压信号。
在一些示例性实施方式中，所述多个电路单元还包括：多个第二像素电路；至少一个所述第二像素电路与所述无效像素电路位于同一个单元列。所述衬底还包括：位于所述第一显示区至少一侧的第二显示区；所述发光结构层还包括：位于所述第二显示区的多个第二发光元件。至少一个所述第二像素电路通过导电连接线与至少一个第二发光元件电连接。
另一方面，本公开实施例提供一种显示装置，包括如上所述的显示基板、以及位于所述显示基板的非显示面一侧的传感器；所述传感器在所述显示基板的正投影与所述显示基板的第二显示区至少部分交叠。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开的技术方案的限制。
图1为本公开至少一实施例的显示基板的示意图；
图2为本公开至少一实施例的显示基板的显示区域的平面结构示意图；
图3为本公开至少一实施例的显示基板的局部结构示意图；
图4为本公开至少一实施例的像素电路的等效电路图；
图5为本公开至少一实施例的第一显示区的局部平面示意图；
图6为图5中形成半导体层后的显示基板的平面示意图；
图7A为图5中形成第一导电层后的显示基板的平面示意图；
图7B为图7A中的第一导电层的示意图；
图8A为图5中形成第二导电层后的显示基板的平面示意图；
图8B为图8A中的第二导电层的示意图；
图9为图5中形成第三绝缘层后的显示基板的平面示意图；
图10A为图5中形成第三导电层后的显示基板的平面示意图；
图10B为图10A中的第三导电层的示意图；
图11为图5中形成第五绝缘层后的显示基板的平面示意图；
图12A为图5中形成第四导电层后的显示基板的平面示意图；
图12B为图12A中的第四导电层的示意图；
图13为图5中形成第六绝缘层后的显示基板的平面示意图；
图14A为图5中形成第五导电层后的显示基板的平面示意图；
图14B为图14A中的第五导电层的示意图；
图15为图5中形成第七绝缘层后的显示基板的平面示意图；
图16A为图5中形成第一连接层后的显示基板的平面示意图；
图16B为图16A中的第一连接层的示意图；
图17为图5中形成第八绝缘层后的显示基板的平面示意图；
图18A为图5中形成第二连接层后的显示基板的平面示意图；
图18B为图18A中的第二连接层的示意图；
图19为图5中形成第九绝缘层后的显示基板的平面示意图；
图20A为图5中形成第三连接层后的显示基板的平面示意图；
图20B为图20A中的第三连接层的示意图；
图21为图5中形成第十绝缘层后的显示基板的平面示意图；
图22A为图5中形成阳极层后的显示基板的平面示意图；
图22B为图22A中的阳极层的示意图；
图23为本公开至少一实施例的显示基板的第一显示区的驱动电路层的另一局部平面示意图；
图24A为图23中形成第三导电层后的显示基板的平面示意图；
图24B为图24A中的第三导电层的示意图；
图25A为图23中形成第四导电层后的显示基板的平面示意图；
图25B为图25A中的第四导电层的示意图；
图26为本公开至少一实施例的显示基板的第一显示区的驱动电路层的另一局部平面示意图；
图27A为图26中形成第三导电层后的显示基板的平面示意图；
图27B为图27A中的第三导电层的示意图；
图28为图26中形成第四导电层后的显示基板的平面示意图；
图29为本公开至少一实施例的显示基板的第一显示区的驱动电路层的另一局部平面示意图；
图30为图29中的第一导电层的示意图；
图31为本公开至少一实施例的显示基板的第一显示区的驱动电路层的另一局部平面示意图；
图32为本公开至少一实施例的显示基板的第一显示区的驱动电路层的另一局部平面示意图；
图33A为图32中形成第三导电层后的显示基板的平面示意图；
图33B为图33A中的第三导电层的示意图；
图34为图32中的第四导电层的示意图；
图35为本公开至少一实施例的显示装置的示意图。
具体实施方式
下面将结合附图对本公开的实施例进行详细说明。实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为其他形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
在附图中，有时为了明确起见，夸大表示了一个或多个构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中一个或多个部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。
本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。本公开中的“多个”表示两个及以上的数量。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述的构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据情况理解上述术语在本公开中的含义。
在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的传输，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有多种功能的元件等。
在本说明书中，晶体管是指至少包括栅极、漏极以及源极这三个端子的元件。晶体管在漏极(漏电极端子、漏区域或漏电极)与源极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏极、沟道区域以及源极。在本说明书中，沟道区域是指电流主要流过的区域。
在本说明书中，第一极可以为漏极、第二极可以为源极，或者第一极可以为源极、第二极可以为漏极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源极”及“漏极”的功能有时互相调换。因此，在本说明书中，“源极”和“漏极”可以互相调换。另外，栅极还可以称为控制极。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
本公开中的“光透过率”指的是光线透过介质的能力，是透过透明或半透明体的光通量与其入射光通量的百分率。
本公开中的“约”、“大致”，是指不严格限定界限，允许工艺和测量误差范围内的情况。在本公开中，“大致相同”是指数值相差10％以内的情况。
图1为本公开至少一实施例的显示基板的示意图。在一些示例中，如图1所示，显示基板可以包括：显示区域AA和围绕在显示区域AA外围的周边区域BB。显示基板的显示区域AA可以包括：第一显示区A1和第二显示区A2；第一显示区A1可以至少部分围绕第二显示区A2。例如，第二显示区A2可以位于显示区域AA的顶部正中间位置，第一显示区A1可以围绕在第二显示区A2的四周。然而，本实施例对此并不限定。例如，第二显示区A2可以位于显示区域的左上角或右上角等其他位置，第一显示区A1可以围绕在第二显示区A2的至少一侧。
在一些示例中，如图1所示，显示区域AA可以为矩形，例如圆角矩形。第二显示区A2可以为圆形或椭圆形。然而，本实施例对此并不限定。例如，第二显示区A2可以为矩形、半圆形、五边形等其他形状。
在一些示例中，如图1所示，第二显示区A2可以为透光显示区，还可以称为屏下摄像头(FDC，Full Display with Camera)区域，配置为进行图像显示和透过光线；第一显示区A1可以为正常显示区，配置为进行图像显示。例如，传感器(比如，摄像头等硬件)在显示基板上的正投影可以位于显示基板的第二显示区A2内。在一些示例中，如图1所示，第二显示区A2可以为圆形，传感器在显示基板上的正投影的尺寸可以小于或等于第二显示区A2的尺寸。然而，本实施例对此并不限定。在另一些示例中，第二显示区A2可以为矩形，传感器在显示基板上的正投影的尺寸可以小于或等于第二显示区A2的内切圆的尺寸。
在一些示例中，如图1所示，第二显示区A2的分辨率与第一显示区A1的分辨率的比值可以约为0.8至1.2。或者，第二显示区A2的分辨率与第一显示区A1的分辨率可以大致相同。本实施例对此并不限定。
图2为本公开至少一实施例的显示基板的显示区域的平面结构示意图。在一些示例中，如图2所示，显示区域可以包括多个像素单元P，至少一个像素单元P可以包括出射第一颜色光的第一子像素P1、出射第二颜色光的第二子像素P2和出射第三颜色光的第三子像素P3和第四子像素P4。在一些示例中，第一子像素P1可以是出射红色光线的红色子像素(R)，第二子像素P2可以是出射蓝色光线的蓝色子像素(B)，第三子像素P3和第四子像素P4可以是出射绿色光线的绿色子像素(G)。
在一些示例中，每个子像素可以均包括电路单元和发光元件，电路单元可以至少包括像素电路，像素电路分别与扫描线、数据线和发光控制线连接，像素电路可以被配置为在扫描线和发光控制线的控制下，接收数据线传输的数据电压，向发光元件输出相应的电流。至少一个子像素中的发光元件分别与所在子像素的像素电路连接，发光元件被配置为响应所在子像素的像素电路输出的电流发出相应亮度的光。
在一些示例中，像素电路可以包括多个晶体管和至少一个电容。例如，像素电路可以是3T1C、4T1C、5T1C、5T2C、6T1C、7T1C或8T1C结构。其中，上述电路结构中的T指的是薄膜晶体管，C指的是电容，T前面的数字代表电路中薄膜晶体管的数量，C前面的数字代表电路中电容的数量。
在一些示例中，像素电路中的多个晶体管可以是P型晶体管，或者可以是N型晶体管。像素电路中采用相同类型的晶体管可以简化工艺流程，减少显示基板的工艺难度，提高产品的良率。在另一些示例中，像素电路中的多个晶体管可以包括P型晶体管和N型晶体管。
在一些示例中，像素电路中的多个晶体管可以采用低温多晶硅薄膜晶体管，或者可以采用氧化物薄膜晶体管，或者可以采用低温多晶硅薄膜晶体管和氧化物薄膜晶体管。低温多晶硅薄膜晶体管的有源层采用低温多晶硅(LTPS，Low Temperature Poly-Silicon)，氧化物薄膜晶体管的有源层采用氧化物半导体(Oxide)。低温多晶硅薄膜晶体管具有迁移率高、充电快等优点，氧化物薄膜晶体管具有漏电流低等优点，将低温多晶硅薄膜晶体管和氧化物薄膜晶体管集成在一个显示基板上，即LTPS+Oxide(简称LTPO)显示基板，可以利用两者的优势，可以实现低频驱动，可以降低功耗，可以提高显示品质。
在一些示例中，发光元件可以是发光二极管(LED，Light Emitting Diode)、有机发光二极管(OLED，Organic Light Emitting Diode)、量子点发光二极管(QLED，QuantumDot Light Emitting Diodes)、微LED(包括：mini-LED或micro-LED)等中的任一者。例如，发光元件可以为OLED，发光元件在其对应的像素电路的驱动下可以发出红光、绿光、蓝光、或者白光等。发光元件发光的颜色可根据需要而定。在一些示例中，发光元件可以包括：阳极、阴极以及位于阳极和阴极之间的有机发光层。发光元件的阳极可以与对应的像素电路电连接。然而，本实施例对此并不限定。
在一些示例中，发光元件的形状可以是矩形、菱形、五边形或六边形。一个像素单元的四个子像素的发光元件可以采用水平并列、竖直并列或正方形方式排列。然而，本实施例对此并不限定。在另一些示例中，一个像素单元可以包括三个子像素，三个子像素的发光元件可以采用水平并列、竖直并列或品字方式排列。
在一些实现方式中，为了提高第二显示区A2的光透过率，可以在第二显示区A2仅设置发光元件，而将驱动第二显示区A2的发光元件的像素电路设置在第一显示区A1。即，通过发光元件和像素电路分离设置的方式来提高第二显示区A2的光透过率。在该实现方式中，第二显示区的发光元件与第一显示区的像素电路通过透明导电线电连接，而透明导电线与其他信号走线(例如扫描线)会存在交叠。例如，透明导电线与扫描线重叠产生的寄生电容会导致扫描线的负载增加，导致像素电路充电时间减少，容易在第二显示区的两侧出现横向(例如沿第一方向X)显示不良的情况。比如，第二显示区的显示亮度小于相邻区域的显示亮度；靠近第二显示区的第一显示区的显示亮度小于远离第二显示区的第一显示区的显示亮度。
本实施例提供一种显示基板及显示装置，可以改善显示基板出现的横向显示不良。
本实施例提供一种显示基板，包括：衬底、驱动电路层和发光结构层。驱动电路层位于第一显示区，包括：构成多个单元行和多个单元列的多个电路单元；所述多个电路单元至少包括：多个第一电路单元和多个第二电路单元。第一电路单元包括：第一像素电路以及与所述第一像素电路电连接的沿第一方向延伸的扫描线和沿第二方向延伸的第一数据线；第二电路单元包括：无效像素电路以及与所述无效像素电路电连接的所述扫描线和沿第二方向延伸的无效数据线。第一方向与第二方向交叉。例如，第一方向与第二方向相互垂直。显示基板满足以下至少一项：扫描线在第一电路单元内与第一像素电路的交叠面积大于在第二电路单元内与无效像素电路的交叠面积；扫描线在第一电路单元内与第一数据线的交叠面积大于在第二电路单元内与无效数据线的交叠面积。发光结构层位于驱动电路层远离衬底的一侧，包括位于第一显示区的多个第一发光元件，至少一个第一像素电路与至少一个第一发光元件电连接。
在一些示例中，扫描线在第一电路单元内与第一像素电路的交叠面积可以大于在第二电路单元内与无效像素电路的交叠面积。或者，扫描线在第一电路单元内与第一数据线的交叠面积可以大于在第二电路单元内与无效数据线的交叠面积。或者，扫描线在第一电路单元内与第一像素电路的交叠面积可以大于在第二电路单元内与无效像素电路的交叠面积；而且，扫描线在第一电路单元内与第一数据线的交叠面积可以大于在第二电路单元内与无效数据线的交叠面积。本实施例对此并不限定。
本实施例提供的显示基板，通过减少扫描线在第二电路单元内与无效像素电路或无效数据线的交叠面积，可以减少扫描线的负载，从而改善显示基板出现的横向显示不良。
在一些示例性实施方式中，第二电路单元内扫描线与无效数据线在衬底的正投影可以没有交叠。第一电路单元内扫描线与第一数据线在衬底的正投影可以部分交叠。在一些示例中，在第二电路单元所在的一个单元列，多条无效数据线可以沿第二方向依次排布，在第二方向上相邻的无效数据线之间设置有第一断口，扫描线沿第二方向的长度可以小于第一断口沿第二方向的长度。本示例通过减少无效数据线与扫描线的交叠面积，从而降低扫描线的负载。
在一些示例性实施方式中，第一像素电路和无效像素电路均可以至少包括：驱动晶体管、数据写入晶体管和阈值补偿晶体管。第一像素电路和无效像素电路的数据写入晶体管和阈值补偿晶体管的栅极与所述扫描线电连接。第一像素电路的数据写入晶体管的第一极与第一数据线电连接，第一像素电路的数据写入晶体管的第二极与第一像素电路的驱动晶体管的第一极电连接；第一像素电路的阈值补偿晶体管的第一极与第一像素电路的驱动晶体管的栅极电连接，第一像素电路的阈值补偿晶体管的第二极与第一像素电路的驱动晶体管的第二极电连接。无效像素电路的数据写入晶体管的第一极与无效数据线电连接，无效像素电路的数据写入晶体管的第二极与无效像素电路的驱动晶体管的第一极电连接；无效像素电路的阈值补偿晶体管的第一极与无效像素电路的驱动晶体管的栅极电连接，无效像素电路的阈值补偿晶体管的第二极与无效像素电路的驱动晶体管的第二极电连接。显示基板可以满足以下至少一项：第一像素电路的阈值补偿晶体管为双栅结构，无效像素电路的阈值补偿晶体管为单栅结构；第一像素电路的数据写入晶体管的栅极沿第二方向的长度大于无效像素电路的数据写入晶体管的栅极沿第二方向的长度。本示例通过减少无效像素电路的阈值补偿晶体管和数据写入晶体管中至少之一的栅极的尺寸，可以减少扫描线与无效像素电路的交叠面积，从而降低扫描线的负载，减少扫描线的寄生电容。
在一些示例性实施方式中，第一像素电路和无效像素电路均可以包括：驱动晶体管、第一复位晶体管、阈值补偿晶体管和存储电容。第一像素电路的驱动晶体管的栅极、第一复位晶体管的第二极、阈值补偿晶体管的第一极和存储电容的第一极板与第二连接电极电连接。第二连接电极在衬底的正投影与扫描线在衬底的正投影部分交叠。无效像素电路的驱动晶体管的栅极和存储电容的第一极板与第九连接电极电连接，无效像素电路的第一复位晶体管的第二极和阈值补偿晶体管的第一极与第十连接电极电连接，且第九连接电极和第十连接电极位于所述扫描线的两侧，并与所述扫描线在衬底的正投影没有交叠。本示例通过将无效像素电路的第一节点(即驱动晶体管的栅极、第一复位晶体管的第二极、阈值补偿晶体管的第一极和存储电容的第一极板的连接节点)所连接的连接电极设置为在扫描线处断开，与扫描线没有交叠，从而减少无效像素电路与扫描线的交叠面积，降低扫描线的负载。
在一些示例性实施方式中，第一像素电路还可以包括：第一屏蔽电极，所述第一屏蔽电极位于所述第二连接电极远离所述衬底的一侧，所述第一屏蔽电极在所述衬底的正投影覆盖所述第二连接电极在所述衬底的正投影。无效像素电路还可以包括：第三屏蔽电极和第四屏蔽电极，所述第三屏蔽电极和第四屏蔽电极位于所述第九连接电极和第十连接电极远离所述衬底的一侧；所述第三屏蔽电极在所述衬底的正投影覆盖所述第九连接电极在所述衬底的正投影，所述第四屏蔽电极在所述衬底的正投影覆盖所述第十连接电极在所述衬底的正投影，所述第三屏蔽电极和第四屏蔽电极在所述衬底的正投影与所述扫描线在所述衬底的正投影没有交叠。本示例通过将对无效像素电路的第一节点(即驱动晶体管的栅极、第一复位晶体管的第二极、阈值补偿晶体管的第一极和存储电容的第一极板的连接节点)起到屏蔽作用的屏蔽电极设置为在扫描线处断开，与扫描线没有交叠，从而进一步减少无效像素电路与扫描线的交叠面积，降低扫描线的负载。
下面通过一些示例对本实施例的方案进行举例说明。
图3为本公开至少一实施例的显示基板的局部结构示意图。在一些示例中，如图3所示，显示基板可以至少包括：位于第一显示区A1的多个像素电路和多个第一发光元件53、位于第二显示区A2的多个第二发光元件54。第一显示区A1的多个像素电路可以包括：多个第一像素电路51、多个第二像素电路52和多个无效像素电路55。
在一些示例中，如图2所示，多个第一像素电路51中的至少一个第一像素电路51可以与多个第一发光元件53中的至少一个第一发光元件53电连接，且至少一个第一像素电路51在衬底的正投影与至少一个第一发光元件53在衬底的正投影可以至少部分交叠。第一像素电路51可以配置为给所连接的第一发光元件53提供驱动信号，以驱动对应的第一发光元件53发光。例如，多个第一像素电路51与多个第一发光元件53可以为一对一的关系，或者可以为一对多的关系。
在一些示例中，如图3所示，多个第二像素电路52中的至少一个第二像素电路52可以与多个第二发光元件54中的至少一个第二发光元件54通过导电连接线41电连接。第二像素电路52可以配置为给所连接的第二发光元件54提供驱动信号，以驱动对应的第二发光元件54发光。例如，多个第二像素电路52与多个第二发光元件54可以为一对一的关系，或者可以为一对多的关系。由于第二发光元件54与第二像素电路52位于不同区域，至少一个第二像素电路52在衬底的正投影与至少一个第二发光元件54在衬底的正投影可以不存在重叠部分。
在一些示例中，单个第二发光元件54的发光面积可以小于单个第一发光元件53的发光面积。即，第一发光元件53的发光面积可以大于第二发光元件54的发光面积。其中，单个发光元件的发光面积可以对应于像素定义层的像素开口的面积。在一些示例中，在第二显示区A2中，相邻的第二发光元件54之间可以设有透光区。例如，多个透光区可以彼此相连，形成被多个第二发光元件54间隔的连续透光区。导电连接线41通过采用透明导电材料制作以尽可能地提高透光区的光透光率。
在一些示例中，如图3所示，多个第二像素电路52可以间隔排布于多个第一像素电路51之间，多个无效像素电路55可以间隔排布于多个第一像素电路51之间。例如，在第一方向X上相邻两个第二像素电路52之间可以排布多个第一像素电路51，相邻两个无效像素电路55之间可以排布多个第一像素电路51。本示例通过设置无效像素电路55，可以有利于提高多个膜层的部件在刻蚀工艺中的均一性。例如，无效像素电路55可以与其所在行或所在列的第二像素电路52的结构大致相同，只是其不与任何发光元件电连接。
在一些示例中，由于第一显示区A1不仅设置有与第一发光元件53电连接的第一像素电路51，还设置有与第二发光元件54电连接的第二像素电路52，因此，第一显示区A1的像素电路的数目大于第一发光元件53的数目。在一些示例中，可以通过减小第一像素电路51在第一方向X上的尺寸来获得设置新增像素电路(包括第二像素电路52和无效像素电路55)的区域。例如，像素电路在第一方向X上的尺寸可以小于第一发光元件在第一方向X上的尺寸。
在一些示例中，可以将原来的每a列像素电路通过沿第一方向X压缩，从而新增一列像素电路的排布空间，且压缩前的a列像素电路和压缩后的a+1列像素电路所占用的空间可以是相同的。其中，a可以为大于1的整数。在本示例中，a可以等于2。然而，本实施例对此并不限定。例如，a可以为3或4等。
在一些示例中，可以在第二显示区A2沿第一方向X的两侧(例如，左右两侧)的第一显示区A1内设置第二像素电路52和无效像素电路55，在第二显示区A2沿第二方向Y的两侧(例如上下两侧)的第一显示区A内可以不设置第二像素电路和无效像素电路，或者可以仅设置无效像素电路。本实施例对此并不限定。
图4为本公开至少一实施例的像素电路的等效电路图。本示例的像素电路可以为7T1C结构。在一些示例中，如图4所示，本示例的像素电路可以包括：第一晶体管T1至第七晶体管T7。像素电路可以与扫描线GL、数据线DL、第一电源线PL1、第二电源线PL2、发光控制线EML、第一初始信号线INIT1、第二初始信号线INIT2、第一复位控制线RST1和第二复位控制线RST2电连接。发光元件EL可以包括阳极、阴极以及位于阳极和阴极之间的有机发光层。
在一些示例中，如图4所示，第一电源线PL1可以配置为向像素电路提供恒定的第一电压信号VDD，第二电源线PL2可以配置为向像素电路提供恒定的第二电压信号VSS，并且第一电压信号VDD大于第二电压信号VSS。扫描线GL可以配置为向像素电路提供扫描信号SCAN，数据线DL可以配置为向像素电路提供数据信号，发光控制线EML可以配置为向像素电路提供发光控制信号EM，第一复位控制线RST1可以配置为向像素电路提供第一复位控制信号RESET1，第二复位控制线RST2可以配置为向像素电路提供第二复位信号RESET2。
在一些示例中，在一行像素电路中，第二复位控制线RST2可以与扫描线GL相连，以被输入扫描信号SCAN。即，第n行像素电路接收的第二复位信号RESET2(n)为第n行像素电路接收的扫描信号SCAN(n)。然而，本实施例对此并不限定。例如，第二复位控制信号线RST2可以被输入不同于扫描信号SCAN的第二复位控制信号RESET2。在一些示例中，在第n行像素电路中，第一复位控制线RST1可以与第n-1行像素电路的扫描线GL连接，以被输入扫描信号SCAN(n-1)，即第一复位控制信号RESET1(n)与扫描信号SCAN(n-1)相同。如此，可以减少显示基板的信号线，实现显示基板的窄边框。
在一些示例中，如图4所示，第三晶体管T3的栅极与第一节点N1电连接，第三晶体管T3的第一极与第二节点N2电连接，第三晶体管T3的第二极与第三节点N3电连接。第三晶体管T3还可以称为驱动晶体管。第一晶体管T1的栅极与第一复位控制线RST1电连接，第一晶体管T1的第一极与第一初始信号线INIT1电连接，第一晶体管T1的第二极与第三晶体管T3的栅极电连接。第一晶体管T1还可以称为第一复位晶体管，配置为对第三晶体管T3的栅极进行复位。第二晶体管T2的栅极与扫描线GL电连接，第二晶体管T2的第一极与第三晶体管T3的栅极电连接，第二晶体管T2的第二极与第三晶体管T3的第二极电连接。第二晶体管T2还可以称为阈值补偿晶体管。第四晶体管T4的栅极与扫描线GL电连接，第四晶体管T4的第一极与数据线DL电连接，第四晶体管T4的第二极与第三晶体管T3的第一极电连接。第四晶体管T4还可以称为数据写入晶体管。第五晶体管T5的栅极与发光控制线EML电连接，第五晶体管T5的第一极与第一电源线PL1电连接，第五晶体管T5的第二极与第三晶体管T3的第一极电连接。第五晶体管T5还可以称为第一发光控制晶体管。第六晶体管T6的栅极与发光控制线EML电连接，第六晶体管T6的第一极与第三晶体管T3的第二极电连接，第六晶体管T6的第二极与发光元件EL的阳极电连接。第六晶体管T6还可以称为第二发光控制晶体管。第七晶体管T7的栅极与第二复位控制线RST2电连接，第七晶体管T7的第一极与第二初始信号线INIT2电连接，第七晶体管T7的第二极与发光元件EL的阳极电连接。第七晶体管T7还可以称为第二复位晶体管，配置为对发光元件EL的阳极进行复位。存储电容Cst的第一电极与第三晶体管T3的栅极电连接，存储电容Cst的第二电极与第一电源线PL1电连接。发光元件EL的阴极与第二电源线PL2电连接。
在本示例中，第一节点N1为存储电容Cst、第一晶体管T1、第三晶体管T3和第二晶体管T2的连接点，第二节点N2为第五晶体管T5、第四晶体管T4和第三晶体管T3的连接点，第三节点N3为第三晶体管T3、第二晶体管T2和第六晶体管T6的连接点，第四节点N4为第六晶体管T6、第七晶体管T7和发光元件EL的连接点。
下面对图4所示的像素电路的工作过程进行说明。其中，以图4所示的像素电路包括的多个晶体管均为P型晶体管为例进行说明。
在一些示例中，在一帧显示时间段，像素电路的工作过程可以包括：第一阶段、第二阶段和第三阶段。本示例中，以第二复位控制线RST2和扫描线GL传输相同的信号为例进行说明。
第一阶段，称为复位阶段。第一复位控制线RST1提供的第一复位控制信号RESET1为低电平信号，使第一复晶体管T1导通，第一初始信号线INIT1提供的第一初始信号被提供至第一节点N1，对第一节点N1进行初始化，清除存储电容Cst中原有数据电压。扫描线GL提供的扫描信号SCAN为高电平信号，发光控制线EML提供的发光控制信号EM为高电平信号，使第四晶体管T4、第二晶体管T2、第五晶体管T5、第六晶体管T6以及第七晶体管T7断开。此阶段发光元件EL不发光。
第二阶段，称为数据写入阶段或者阈值补偿阶段。扫描线GL提供的扫描信号SCAN为低电平信号，第一复位控制线RST1提供的第一复位控制信号RESET1和发光控制线EML提供的发光控制信号EM均为高电平信号，数据线DL输出数据信号。此阶段由于存储电容Cst的第一电极为低电平，因此，驱动晶体管T3导通。扫描信号SCAN为低电平信号，使第二晶体管T2、第四晶体管T4和第七晶体管T7导通。第二晶体管T2和第四晶体管T4导通，使得数据线DL输出的数据电压Vdata经过第二节点N2、导通的第三晶体管T3、第三节点N3、导通的第二晶体管T2提供至第一节点N1，并将数据线DL输出的数据电压Vdata与第三晶体管T3的阈值电压之差充入存储电容Cst，存储电容Cst的第一电极(即第一节点N1)的电压为Vdata-|Vth|，其中，Vdata为数据线DL输出的数据电压，Vth为第三晶体管T3的阈值电压。第七晶体管T7导通，使得第二初始信号线INIT2提供的第二初始信号(即阳极复位信号)提供至发光元件EL的阳极，对发光元件EL的阳极进行初始化(复位)，清空其内部的预存电压，完成初始化，确保发光元件EL不发光。第一复位控制线RST1提供的第一复位控制信号RESET1为高电平信号，使第一晶体管T1断开。发光控制线EML提供的发光控制信号EM为高电平信号，使第五晶体管T5和第六晶体管T6断开。
第三阶段，称为发光阶段。发光控制线EML提供的发光控制信号EM为低电平信号，扫描线GL提供的扫描信号SCAN和第一复位控制线RST1提供的第一复位控制信号RESET1为高电平信号。发光控制线EML提供的发光控制信号EM为低电平信号，使第五晶体管T5和第六晶体管T6导通，第一电源线PL1输出的第一电压信号VDD通过导通的第五晶体管T5、第三晶体管T3和第六晶体管T6向发光元件EL的阳极提供驱动电压，驱动发光元件EL发光。
在像素电路的驱动过程中，流过第三晶体管T3的驱动电流由其栅极和第一极之间的电压差决定。由于第一节点N1的电压为Vdata-|Vth|，因而第三晶体管T3的驱动电流为：
I＝K×(Vgs-Vth)2＝K×[(VDD-Vdata+|Vth|)-Vth]2＝K×[VDD-Vdata]2；
其中，I为流过第三晶体管T3的驱动电流，也就是驱动发光元件EL的驱动电流，K为常数，Vgs为第三晶体管T3的栅极和第一极之间的电压差，Vth为第三晶体管T3的阈值电压，Vdata为数据线DL输出的数据电压，VDD为第一电源线PL1输出的第一电压信号。
由上式中可以看到流经发光元件EL的电流与第三晶体管T3的阈值电压无关。因此，本实施例的像素电路可以较好地补偿第三晶体管T3的阈值电压。
图5为本公开至少一实施例的第一显示区的局部平面示意图。在本示例中，沿第一方向X依次排布的多个电路单元可以称为一个单元行，沿第二方向Y依次排布的多个电路单元可以称为一个单元列。
在一些示例中，如图5所示，第一显示区可以至少包括：衬底、以及依次设置在衬底上的驱动电路层、导电连接层以及发光结构层。驱动电路层可以至少包括：多个第一像素电路、多个第二像素电路和多个无效像素电路。第一像素电路、第二像素电路和无效像素电路的电路结构可以均为如图4所示的7T1C结构。导电连接层可以至少包括多条导电连接线，导电连接线可以配置为延伸至第二显示区，以电连接对应的第二像素电路和位于第二显示区的第二发光元件。发光结构层可以至少包括：位于第一显示区的多个第一发光元件和位于第二显示区的多个第二发光元，多个第一发光元件可以与多个第一像素电路电连接。
下面参照图5至图22B，通过显示基板的制备过程对本示例的显示基板的第一显示区的结构进行举例说明。
本公开所说的“图案化工艺”，对于金属材料、无机材料或透明导电材料，包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，对于有机材料，包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种，涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种，本公开不做限定。“薄膜”是指将某一种材料在基底上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案化工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。
本公开所说的“A和B同层设置”是指，A和B通过同一次图案化工艺同时形成，膜层的“厚度”为膜层在垂直于显示基板方向上的尺寸。本公开示例性实施例中，“B的正投影位于A的正投影的范围之内”或者“A的正投影包含B的正投影”是指，B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。
在一些示例中，如图6至图21所示，第一显示区可以包括：沿第一方向X间隔排布的第一电路区A11和第二电路区A12。第一电路区A11可以设置有多个单元列(例如两个单元列)，第二电路区A12可以设置有一个单元列。第一电路区A11的多个单元列可以包括多个第一电路单元，每个第一电路单元可以至少包括：第一像素电路以及与第一像素电路电连接的扫描线和第一数据线。第一像素电路可以包括：第一晶体管11至第七晶体管17以及存储电容18。第二电路区A12的一个单元列可以包括多个第二电路单元，至少一个第二电路单元可以包括：无效像素电路以及与无效像素电路电连接的扫描线和无效数据线。无效像素电路可以包括：第一晶体管21至第七晶体管27以及存储电容28。
本示例中，以按照两行六列(例如包括第N-1列至第N+4列以及第M行和第M+1行)排布的电路单元为例进行示意。其中，第N-1列、第N列、第N+2列和第N+3列电路单元包括：多个第一电路单元；第N+1列和第N+4列电路单元包括：多个第二电路单元。下面以第N列第M行的第一电路单元和第N+1列第M行的第二电路单元的结构为例进行说明。
在一些示例中，显示基板的制备过程可以包括如下操作。
(1)、提供衬底。在一些示例中，衬底可以为刚性基底或者柔性基底。例如，刚性基底可以为但不限于玻璃、石英中的一种或多种，柔性基底可以为但不限于聚对苯二甲酸乙二醇酯、对苯二甲酸乙二醇酯、聚醚醚酮、聚苯乙烯、聚碳酸酯、聚芳基酸酯、聚芳酯、聚酰亚胺、聚氯乙烯、聚乙烯、纺织纤维中的一种或多种。在一些示例中，柔性基底可以包括叠设的第一柔性材料层、第一无机材料层、第二柔性材料层和第二无机材料层，第一柔性材料层和第二柔性材料层的材料可以采用聚酰亚胺(PI)、聚对苯二甲酸乙二酯(PET)或经表面处理的聚合物软膜等材料，第一无机材料层和第二无机材料层的材料可以采用硅氮化物(SiNx，x>0)或硅氧化物(SiOy，y>0)等，用于提高衬底的抗水氧能力。
(2)、形成半导体层。在一些示例中，在衬底上沉积半导体薄膜，通过图案化工艺对半导体薄膜进行图案化，形成设置在衬底上的半导体层。
在一些示例中，每个晶体管的有源层可以包括：第一区、第二区以及位于第一区和第二区之间的沟道区。其中，半导体层的材料例如可以包括多晶硅。沟道区可以不掺杂杂质，并具有半导体特性。第一区和第二区可以为在沟道区的两侧的掺杂区，并且掺杂有杂质，并因此具有导电性。杂质可以根据晶体管的类型而变化。在一些示例中，有源层的掺杂区可以被解释为晶体管的源电极或漏电极。晶体管之间的有源层的部分可以被解释为掺杂有杂质的布线，可以用于电连接晶体管。本实施例对此并不限定。在另一些示例中，半导体层的材料可以包括非晶态氧化铟镓锌材料(a-IGZO)、氮氧化锌(ZnON)、氧化铟锌锡(IZTO)等材料。本实施例可以适用于基于氧化物(Oxide)技术、硅技术或有机物技术制造的晶体管。
图6为图5中形成半导体层后的显示基板的平面示意图。在一些示例中，如图6所示，第一电路单元的半导体层可以至少包括：第一像素电路的多个晶体管的有源层(例如包括本行第一像素电路的第一晶体管的第一有源层110、第二晶体管的第二有源层120、第三晶体管的第三有源层130、第四晶体管的第四有源层140、第五晶体管的第五有源层150、第六晶体管的第六有源层160以及上一行第一像素电路的第七晶体管的第七有源层170)。第一像素电路的七个晶体管的有源层可以为相互连接的一体结构。
在一些示例中，如图6所示，第二电路单元的半导体层可以至少包括：无效像素电路的多个晶体管的有源层(例如包括本行无效像素电路的第一晶体管的第一有源层210、第二晶体管的第二有源层220、第三晶体管的第三有源层230、第四晶体管的第四有源层240、第五晶体管的第五有源层250、第六晶体管的第六有源层260以及上一行无效像素电路的第七晶体管的第七有源层270)。无效像素电路的七个晶体管的有源层可以为相互连接的一体结构。
在一些示例中，如图6所示，在一个单元行中，第2i-1个电路单元和第2i个电路单元内的像素电路的有源层可以为相互连接的一体结构，i为大于0的整数。例如，第M行第N-1列的电路单元(即第一电路单元)内的第一像素电路的第一有源层和第M行第N列的电路单元(即第一电路单元)中的第一像素电路的第一有源层110可以为相互连接的一体结构。第M行第N+1列的电路单元(即第二电路单元)内的无效像素电路的第一有源层110和第M列第N+2列的电路单元(即第一电路单元)内的第一像素电路的第一有源层可以为相互连接的一体结构。
在一些示例中，如图6所示，在一个单元行中，第2i个电路单元和第2i+1个电路单元内的像素电路的有源层可以为相互连接的一体结构，i为大于0的整数。例如，第M行第N列的电路单元(即第一电路单元)内的第一像素单元的第七有源层170与第M行第N+1列的电路单元(即第二电路单元)内的无效像素电路的第七有源层270可以为相互连接的一体结构。
本示例的第一显示区内的像素电路的有源层的排布方式可以有利于实现像素电路的紧凑排布，从而节省占用空间。
在一些示例中，如图6所示，第一有源层110和210的形状可以大致呈“n”字形，第二有源层120和220、第六有源层160和260、第七有源层270的形状可以大致为“L”字形，第三有源层130和230的形状可以大致为“Ω”字形，第四有源层140和240、第五有源层150和250的形状可以大致为“I”字形。
第七有源层170的形状可以大致为折线型。本实施例对此并不限定。
在一些示例中，第一像素电路的第四有源层140的第一区、第五有源层150的第一区可以单独设置。第一像素电路的第一有源层110的第一区可以与沿第一方向X反方向一侧相邻像素电路的第一有源层的第一区连接，第二区可以同时作为第二有源层120的第一区。第三有源层130的第一区可以同时作为第四有源层140的第二区和第五有源层150的第二区；第三有源层130的第二区可以同时作为第二有源层120的第二区和第六有源层160的第一区；第六有源层160的第二区可以同时作为第七有源层170的第一区。第七有源层170的第一区可以与沿第一方向X相邻像素电路的第七有源层的第一区连接。关于无效像素电路的有源层的结构与第一像素电路的有源层的结构类似，故于此不再赘述。
(3)、形成第一导电层。在一些示例中，在形成前述图案的衬底上，依次沉积第一绝缘薄膜和第一导电薄膜，通过图案化工艺对第一导电薄膜进行图案化，形成第一绝缘层以及设置在第一绝缘层上的第一导电层。在一些示例中，第一导电层还可以称为第一栅金属层。
图7A为图5中形成第一导电层后的显示基板的平面示意图。图7B为图7A中的第一导电层的示意图。在一些示例中，如图7A和图7B所示，第一电路单元的第一导电层可以至少包括：第一像素电路的多个晶体管的栅极(例如包括本行第一像素电路的第一晶体管11至第六晶体管16的栅极、上一行第一像素电路的第七晶体管的栅极)以及存储电容的第一极板181、第一复位控制线(例如第一复位控制线RST1(m)或RST1(m+1))、扫描线(例如扫描线GL(m)或GL(m+1))、发光控制线(例如发光控制线EML(m)或EML(m+1))。
在一些示例中，如图7A和图7B所示，第二电路单元的第一导电层可以至少包括：无效像素电路的多个晶体管的栅极(例如包括本行无效像素电路的第一晶体管21至第六晶体管26的栅极、存储电容的第一极板281、上一行无效像素电路的第七晶体管27的栅极)、第一复位控制线(例如第一复位控制线RST1(m)或RST1(m+1))、扫描线(例如扫描线GL(m)或GL(m+1))、发光控制线(例如发光控制线EML(m)或EML(m+1))。
下面以第一复位控制线RST1(m)、扫描线GL(m)和发光控制线EML(m)为例进行说明，第一复位控制线RST1(m+1)、扫描线GL(m+1)和发光控制线EML(m+1)的结构类似，故于此不再赘述。
在一些示例中，扫描线GL(m)位于第一复位控制线RST1(m)在第二方向Y的一侧。发光控制线EML(m)位于扫描线GL(m)在第二方向Y的一侧。第M行的第一像素电路的存储电容的第一极板181和无效像素电路的存储电容的第一极板281可以沿第一方向X间隔排布，且在第二方向Y上位于发光控制线EML(m)和扫描线GL(m)之间。
在一些示例中，第一复位控制线RST1(m)的形状可以大致为沿第一方向X延伸的直线状。在第一电路单元内，第一复位控制线RST1(m)与本行第一像素电路的第一晶体管11的第一有源层相重叠的区域可以作为双栅结构的第一晶体管11的栅极，第一复位控制线RST1(m)与上一行第一像素电路的第七晶体管的第七有源层相重叠的区域可以作为第七晶体管的栅极。在第二电路单元内，第一复位控制线RST1(m)与本行无效像素电路的第一晶体管21的第一有源层相重叠的区域可以作为双栅结构的第一晶体管21的栅极，与上一行无效像素电路的第七晶体管的第七有源层相重叠的区域可以作为第七晶体管的栅极。
在一些示例中，扫描线GL(m)的形状可以大致为主体部分沿第一方向X延伸的直线状。扫描线GL(m)沿第二方向Y的长度可以记为L1。在第一电路单元内，扫描线GL(m)与本行第一像素电路的第二晶体管12的第二有源层相重叠的区域可以作为双栅结构的第二晶体管12的第一栅极，与本行第一像素电路的第四晶体管14的第四有源层相重叠的区域可以作为第四晶体管14的栅极。在第二电路单元内，扫描线GL(m)与本行无效像素电路的第二晶体管22的第二有源层相重叠的区域可以作为双栅结构的第二晶体管22的第一栅极，与本行无效像素电路的第四晶体管24的第四有源层相重叠的区域可以作为第四晶体管24的栅极。
在一些示例中，在第一电路单元内，扫描线GL(m)远离第一复位控制线RST1(m)的一侧可以设置有第一凸出部191。第一凸出部191的形状可以大致为矩形。第一凸出部191的第一端与扫描线GL(m)连接，第一凸出部191的第二端向着存储电容的第一极板181的方向延伸。第一凸出部191与本行第一像素电路的第二晶体管12的第二有源层相重叠的区域可以作为双栅结构的第二晶体管12的第二栅极。扫描线GL(m)与第一凸出部191可以为相互连接的一体结构。
在一些示例中，在第一电路单元内，扫描线GL(m)远离第一复位控制线RST1(m)的一侧可以设置有第二凸出部192。第二凸出部192的形状可以大致为矩形。第二凸出部192的第一端与扫描线GL(m)连接，第二凸出部192的第二端向着存储电容的第一极板181的方向延伸。第二凸出部192与本行第一像素电路的第四晶体管14的第四有源层相重叠的区域可以作为第四晶体管14的栅极。第二凸出部192和第一凸出部191可以沿第一方向X间隔设置。第一凸出部191沿第二方向Y的长度可以大于第二凸出部192沿第二方向Y的长度。第一凸出部191沿第一方向X的长度可以小于第二凸出部192沿第一方向X的长度。扫描线GL(m)与第二凸出部192可以为相互连接的一体结构。本示例通过设置第二凸出部192可以增加第四晶体管14的栅极沿第二方向Y的尺寸，可以增加第四晶体管14的沟道区的尺寸，从而保证第一像素电路的数据写入性能。
在一些示例中，在第二电路单元内，扫描线GL(m)远离第一复位控制线RST1(m)的一侧可以设置有第三凸出部193。第三凸出部193的形状可以大致为矩形。第三凸出部193的第一端与扫描线GL(m)连接，第三凸出部193的第二端向着存储电容的第一极板281的方向延伸。第三凸出部193与本行无效像素电路的第二晶体管22的第二有源层相重叠的区域可以作为双栅结构的第二晶体管22的第二栅极。扫描线GL(m)与第三凸出部193可以为相互连接的一体结构。第三凸出部193的形状和尺寸与第一凸出部191的形状和尺寸可以大致相同。
在一些示例中，在第二电路单元内，扫描线GL(m)远离第一复位控制线RST1(m)的一侧可以设置有第四凸出部194。第四凸出部194的形状可以大致为矩形。第四凸出部194的第一端与扫描线GL(m)连接，第四凸出部194的第二端向着存储电容的第一极板281的方向延伸。第四凸出部194与本行无效像素电路的第四晶体管24的第四有源层相重叠的区域可以作为第四晶体管24的栅极。第四凸出部194和第三凸出部193可以沿第一方向X间隔设置。第三凸出部193沿第二方向Y的长度可以大于第四凸出部194沿第二方向Y的长度。第三凸出部193沿第一方向X的长度可以小于第四凸出部194沿第一方向X的长度。第四凸出部194的形状和尺寸与第二凸出部192的形状和尺寸可以大致相同。扫描线GL(m)与第四凸出部194可以为相互连接的一体结构。
在一些示例中，在第一电路单元内，第一像素电路的存储电容的第一极板181的形状可以大致为矩形，矩形的角部可以设置倒角。第一极板181在衬底的正投影与第三晶体管13的第三有源层在衬底的正投影可以至少部分交叠，第一极板181可以同时作为第一像素电路的存储电容的第一电极(即下极板)和第三晶体管13的栅极。
在一些示例中，在第二电路单元内，无效像素电路的存储电容的第一极板281的形状可以大致为矩形，矩形的角部可以设置倒角。第一极板281在衬底的正投影与第三晶体管23的第三有源层在衬底的正投影可以至少部分交叠，第一极板281可以同时作为无效像素电路的存储电容的第一电极(即下极板)和第三晶体管23的栅极。
在一些示例中，发光控制线EML(m)的形状可以大致为沿第一方向X延伸的直线状。在第一电路单元内，发光控制线EML(m)与本行第一像素电路的第五晶体管15的第五有源层相重叠的区域可以作为第五晶体管15的栅极，与本行第一像素电路的第六晶体管16的第六有源层相重叠的区域可以作为第六晶体管16的栅极。在第二电路单元内，发光控制线EML(m)与本行无效像素电路的第五晶体管25的第五有源层相重叠的区域可以作为第五晶体管25的栅极，与本行无效像素电路的第六晶体管26的第六有源层相重叠的区域可以作为第六晶体管26的栅极。
在一些示例中，在形成第一导电层图案后，可以利用第一导电层作为遮挡，对半导体层进行导体化处理，被第一导电层遮挡区域的半导体层可以形成第一像素电路的七个晶体管和无效像素电路的七个晶体管的沟道区，未被第一导电层遮挡区域的半导体层被导体化，即第一像素电路的七个晶体管的第一区和第二区、无效像素电路的七个晶体管的第一区和第二区可以均被导体化。
(4)、形成第二导电层。在一些示例中，在形成前述图案的衬底上，依次沉积第二绝缘薄膜和第二导电薄膜，通过图案化工艺对第二导电薄膜进行图案化，形成第二绝缘层以及设置在第二绝缘层上的第二导电层。在一些示例中，第二导电层还可以称为第二栅金属层。
图8A为图5中形成第二导电层后的显示基板的平面示意图。图8B为图8A中的第二导电层的示意图。在一些示例中，如图8A和图8B所示，第一电路单元的第二导电层可以至少包括：第一像素电路的存储电容的第二极板182、第一初始信号线(例如，第一初始信号线INIT1(m)或INIT1(m+1))、第二初始信号线(例如第二初始信号线INIT2(m-1)或INIT2(m))。第二电路单元的第二导电层可以至少包括：无效像素电路的存储电容的第二极板282、第一初始信号线(例如，第一初始信号线INIT1(m)或INIT1(m+1))、第二初始信号线(例如第二初始信号线INIT2(m-1)或INIT2(m))。
下面以第一初始信号线INIT1(m)、第二初始信号线INIT2(m-1)为例进行说明，第一初始信号线INIT1(m+1)、第二初始信号线INIT2(m)的结构类似，故于此不再赘述。
在一些示例中，第二初始信号线INIT2(m-1)在衬底的正投影位于第一复位控制线RST1(m)在第二方向Y的反方向的一侧。第一初始信号线INIT1(m)可以位于第二初始信号线INIT2(m-1)在第二方向Y的一侧。第M行的第一像素电路的存储电容的第二极板182和无效像素电路的存储电容的第二极板282可以沿第一方向X间隔排布，且位于第一初始信号线INIT1(m)在第二方向Y的一侧。
在一些示例中，第二初始信号线INIT2(m-1)和第一初始信号线INIT1(m)的形状可以大致为主体部分沿第一方向X延伸的直线状。第二初始信号线INIT2(m-1)的主体部分沿第二方向Y的长度可以大于第一初始信号线INIT1(m)的主体部分沿第二方向Y的长度。
在一些示例中，在第一电路单元和第二电路单元内，第一初始信号线INIT1(m)靠近第二初始信号线INIT2(m-1)的一侧可以设置有第五凸出部195，第五凸出部195的形状可以大致为矩形。第五凸出部195的第一端与第一初始信号线INIT1(m)连接，第五凸出部195的第二端向着第二初始信号线INIT2(m-1)的方向延伸。例如，第五凸出部195可以位于第一有源层的第一区与相邻的第七有源层的第一区之间。第五凸出部195与第一初始信号线INIT1(m)可以为相互连接的一体结构。
在一些示例中，在第一电路单元和第二电路单元内，第一初始信号线INIT1(m)远离第二初始信号线INIT2(m-1)的一侧可以设置有第六凸出部196，第六凸出部196的形状可以大致为矩形。第六凸出部196和第五凸出部195可以沿第一方向X间隔设置。第六凸出部196沿第一方向X的长度可以小于第五凸出部195沿第一方向X的长度。第六凸出部196的第一端与第一初始信号线INIT1(m)连接，第六凸出部196的第二端向着存储电容的第二极板182或282的方向延伸。例如，第六凸出部196可以位于第一像素电路(或无效像素电路)的第二有源层的第一区与第四有源层的第一区之间。第六凸出部196与第一初始信号线INIT1(m)可以为相互连接的一体结构。本示例通过设置第六凸出部196有助于屏蔽其它信号对第四晶体管的影响。
在一些示例中，在第一电路单元内，第一像素电路的存储电容的第二极板182与第一极板181在衬底的正投影可以部分交叠。第二极板182可以具有第一开口，第一开口可以大致为矩形，第一开口在衬底的正投影可以位于第一极板181在衬底的正投影范围内。第一像素电路的存储电容的第一极板可以作为存储电容的第一电极，存储电容的第二极板可以作为存储电容的第二电极。
在一些示例中，在第二电路单元内，无效像素电路的存储电容的第二极板282与第一极板281在衬底的正投影可以部分交叠。第二极板282可以具有第二开口，第二开口可以大致为矩形，第二开口在衬底的正投影可以位于第一极板281在衬底的正投影范围内。无效像素电路的存储电容的第一极板可以作为存储电容的第一电极，存储电容的第二极板可以作为存储电容的第二电极。
在一些示例中，第二极板282(或182)在第一方向X的一侧或在第一方向X的反方向的一侧可以设置有极板连接线183。极板连接线183的第一端可以与本电路单元的第二极板连接，第二端可以沿着第一方向X或第一方向X的反方向延伸后与相邻电路单元的第二极板连接，使得一个单元行上相邻电路单元的第二极板可以相互连接。例如，第一电路单元内的第一像素电路的第二极板182可以通过极板连接线183与无效像素电路的第二极板282连接。在一些示例中，极板连接线183与第二极板182和282可以为相互连接的一体结构。本示例的多个电路单元的一体结构的第二极板(包括第二极板182和282)可以复用为沿第一方向X延伸的横向的传输第一电压信号的走线，不仅可以保证一个单元行中的多个第二极板具有相同电位，而且可以减少第一电压信号的压降，有利于提高显示基板的均一性，保证显示效果。
(5)、形成第三绝缘层。在一些示例中，在形成前述图案的衬底上，沉积第三绝缘薄膜，通过图案化工艺对第三绝缘薄膜进行图案化，形成第三绝缘层。每个电路单元的第三绝缘层中设置有多个过孔。在一些示例中，第三绝缘层还可以称为层间绝缘层。
图9为图5中形成第三绝缘层后的显示基板的平面示意图。在一些示例中，如图9所示，第一电路单元的多个过孔可以至少包括：第一过孔V1、第二过孔V2、第三过孔V3、第四过孔V4、第五过孔V5、第六过孔V6、第十二过孔V12、第十四过孔V14、第十六过孔V16。第二电路单元的多个过孔可以至少包括：第七过孔V7、第八过孔V8、第九过孔V9、第十过孔V10、第十一过孔V11、第十三过孔V13、第十五过孔V15、第十七过孔V17。例如，第一过孔V1可以位于第N-1列电路单元和第N列电路单元的交界处，第十七过孔V17可以位于第N列电路单元和第N+1列电路单元的交界处，第七过孔V7可以位于第N+1列电路单元和第N+2列电路单元的交界处。
在一些示例中，第一过孔V1至第十一过孔V11内的第三绝缘层、第二绝缘层和第一绝缘层可以被去掉，暴露出半导体层的部分表面。第十二过孔V12和第十三过孔V13内的第三绝缘层和第二绝缘层可以被去掉，暴露出第一导电层的部分表面。第十四过孔V14至第十七过孔V17内的第三绝缘层可以被去掉，暴露出第二导电层的部分表面。
(6)、形成第三导电层。在一些示例中，在形成前述图案的衬底上，沉积第三导电薄膜，采用图案化工艺对第三导电薄膜进行图案化，形成设置在第三绝缘层上的第三导电层。在一些示例中，第三导电层还可以称为第一源漏金属层。
图10A为图5中形成第三导电层后的显示基板的平面示意图。图10B为图10A中的第三导电层的示意图。在一些示例中，如图10A和图10B所示，第一电路单元的第三导电层可以至少包括：第一像素电路的多个连接电极(例如包括第一连接电极301、第二连接电极302、第三连接电极303和第四连接电极304)、以及第一电压线31。第二电路单元的第三导电层可以至少包括：无效像素电路的多个连接电极(例如包括第五连接电极305、第六连接电极306、第七连接电极307和第八连接电极308)、以及第二电压线32。
在一些示例中，第一连接电极301的形状可以大致为沿第一方向X延伸的条形状。第一连接电极301的一端可以通过第一过孔V1与第一像素电路的第一有源层的第一区电连接，另一端可以通过第十六过孔V16与第一初始信号线INIT1(m)电连接。
在一些示例中，第二连接电极302的形状可以大致为沿第二方向Y延伸的条形状。第二连接电极302的一端可以通过第二过孔V2与第一像素电路的第二有源层的第一区电连接，另一端可以通过第十二过孔V12与第一像素电路的存储电容的第一极板181电连接。
在一些示例中，第三连接电极303的形状可以大致为矩形状。第三连接电极303可以通过第三过孔V3与第一像素电路的第四有源层的第一区电连接。
在一些示例中，第四连接电极304的形状可以大致为矩形状。第四连接电极304可以通过第五过孔V5与第一像素电路的第六有源层的第二区电连接。
在一些示例中，第一电压线31的形状可以大致为主体部分沿第二方向Y延伸的折线状。第一电压线31可以通过第十四过孔V14与第一像素电路的第二极板182电连接，还可以通过第四过孔V4与第一像素电路的第五有源层的第一区电连接。
在一些示例中，第五连接电极305的形状可以大致为沿第二方向Y延伸的条形状。第五连接电极305的一端可以通过第十七过孔V17与第二初始信号线INIT2(m)电连接，另一端可以通过第六过孔V6与上一行第一像素电路的第七有源层的第一区电连接。
在一些示例中，第六连接电极306的形状可以大致为沿第二方向Y延伸的条形状。第六连接电极306的一端可以通过第八过孔V8与无效像素电路的第二有源层的第一区电连接，另一端可以通过第十三过孔V13与无效像素电路的第一极板281电连接。
在一些示例中，第七连接电极307的形状可以大致为矩形状。第七连接电极307可以通过第九过孔V9与无效像素电路的第四有源层的第一区电连接。
在一些示例中，第八连接电极308的形状可以大致为矩形状。第八连接电极308可以通过第十一过孔V11与无效像素电路的第六有源层的第二区电连接。
在一些示例中，第二电压线32的形状可以大致为主体部分沿第二方向Y延伸的折线状。第二电压线32可以通过第十五过孔V15与无效像素电路的第二极板282电连接，还可以通过第十过孔V10与无效像素电路的第五有源层的第一区电连接。第二电压线32与第七连接电极307可以为相互连接的一体结构。
(7)、形成第四绝缘层和第五绝缘层。在一些示例中，在形成前述图案的衬底上，沉积第四绝缘薄膜，随后涂覆第五绝缘薄膜，采用图案化工艺依次对第五绝缘薄膜和第四绝缘薄膜进行图案化，形成第四绝缘层和第五绝缘层。每个电路单元的第四绝缘层和第五绝缘层可以设置有多个过孔。在一些示例中，第四绝缘层还可以称为钝化层，第五绝缘层还可以称为第一平坦层。
图11为图5中形成第五绝缘层后的显示基板的平面示意图。在一些示例中，如图11所示，第一电路单元的多个过孔可以至少包括：第二十一过孔V21、第二十二过孔V22和第二十三过孔V23。第二电路单元的多个过孔可以至少包括：第二十四过孔V24、第二十五过孔V25和第二十六过孔V26。第二十一过孔V21至第二十六过孔V26内的第五绝缘层和第四绝缘层可以被去掉，暴露出第三导电层的部分表面。
(8)、形成第四导电层。在一些示例中，在形成前述图案的衬底上，沉积第四导电薄膜，采用图案化工艺对第四导电薄膜进行图案化，形成设置在第五绝缘层上的第四导电层。在一些示例中，第四导电层还可以称为第二源漏金属层。
图12A为图5中形成第四导电层后的显示基板的平面示意图。图12B为图12A中的第四导电层的示意图。在一些示例中，如图12A和图12B所示，第一电路单元的第四导电层可以至少包括：第一像素电路的多个连接电极(例如包括第十一连接电极311和第十二连接电极312)、第一像素电路的第一屏蔽电极321。第二电路单元的第四导电层可以至少包括：无效像素电路的多个连接电极(例如包括第十三连接电极313和第十四连接电极314)、无效像素电路的第二屏蔽电极322。
在一些示例中，第十一连接电极311的形状可以大致为矩形，矩形的角部可以设置倒角。第十一连接电极311可以通过第二十一过孔V21与第一像素电路的第三连接电极303电连接，实现与第一像素电路的第四晶体管电连接。
在一些示例中，第十二连接电极312的形状可以大致为矩形，矩形的角部可以设置倒角。第十二连接电极312可以通过第二十二过孔V22与第一像素电路的第四连接电极304电连接，实现与第一像素电路的第六晶体管电连接。
在一些示例中，第十三连接电极313的形状可以大致为矩形，矩形的角部可以设置倒角。第十三连接电极313可以通过第二十四过孔V24与无效像素电路的第七连接电极307电连接，实现与无效像素电路的第四晶体管电连接。由于第七连接电极307与第二电压线32为相互连接的一体结构，因此，第十三连接电极313同样与第二电压线32电连接。
在一些示例中，第十四连接电极314的形状可以大致为矩形，矩形的角部可以设置倒角。第十四连接电极314可以通过第二十五过孔V25与无效像素电路的第八连接电极308电连接，实现与无效像素电路的第六晶体管电连接。
在一些示例中，第一屏蔽电极321的形状可以大致为沿第二方向Y延伸的折线状。第一屏蔽电极321可以通过第二十三过孔V23与第一电压线31电连接。第一屏蔽电极321在衬底的正投影可以覆盖第二连接电极302在衬底的正投影。由于第二连接电极302连接第一像素电路的第一有源层的第二区、第二有源层的第一区、第三晶体管的栅极和存储电容的第一极板，第二连接电极302可以作为第一像素电路的第一节点。第一屏蔽电极321与第一电压线31电连接，可以实现传输恒定的第一电压信号，可以由于屏蔽第一像素电路中其它信号对第一节点的影响，避免其它信号(如数据电压跳变)影响第一像素电路的第一节点的电压，可以提高显示效果。
在一些示例中，第二屏蔽电极322的形状可以大致为沿第二方向Y延伸的折线状。第二屏蔽电极322可以通过第二十六过孔V26与第二电压线32电连接。第二屏蔽电极322在衬底的正投影可以覆盖第六连接电极306在衬底的正投影。第二屏蔽电极322可以屏蔽无效像素电路中的其它信号对无效像素电路的第一节点的影响。
在一些示例中，在相邻单元行之间可以设置第三电压线33。第三电压线33的形状可以为主体部分沿第一方向X延伸的折线状。第三电压线33可以位于第十二连接电极312和第十四连接电极314在第二方向Y的一侧。第三电压线33远离第十二连接电极312和第十四连接电极314的一侧可以设置有多个第一连接块33-1。第一连接块33-1的形状可以大致为矩形。每个第一连接块33-1的第一端与第三电压线33连接，第二端可以沿第二方向Y延伸至一个电路单元内。多个第一连接块33-1可以沿第一方向X间隔设置。多个第一连接块33-1与第三连接线33可以为相互连接的一体结构。第一连接块33-1可以配置为后续与沿第二方向Y延伸的第四电压线电连接。本示例通过设置第三电压线，可以形成横向的第二电压信号的传输路径。
(9)、形成第六绝缘层。在一些示例中，在形成前述图案的衬底上，涂覆第六绝缘薄膜，采用图案化工艺对第六绝缘薄膜进行图案化，形成第六绝缘层。每个电路单元的第六绝缘层可以设置有多个过孔。在一些示例中，第六绝缘层还可以称为第二平坦层。
图13为图5中形成第六绝缘层后的显示基板的平面示意图。在一些示例中，如图13所示，第一电路单元的多个过孔可以至少包括：第三十一过孔V31、第三十二过孔V32、第三十三过孔V33。第二电路单元的多个过孔可以至少包括：第三十四过孔V34、第三十五过孔V35和第三十六过孔V36。第三十一过孔V31至第三十六过孔V36内的第六绝缘层可以被去掉，暴露出第四导电层的部分表面。
(10)、形成第五导电层。在一些示例中，在形成前述图案的衬底上，沉积第五导电薄膜，采用图案化工艺对第五导电薄膜进行图案化，形成设置在第六绝缘层上的第五导电层。在一些示例中，第五导电层还可以称为第三源漏金属层。
图14A为图5中形成第五导电层后的显示基板的平面示意图。图14B为图14A中的第五导电层的示意图。在一些示例中，如图14A和图14B所示，第一电路单元的第五导电层可以至少包括：第十五连接电极315、第四电压线34、第一数据线36。第二电路单元的第五导电层可以至少包括：第十六连接电极316、第四电压线34以及无效数据线35。
在一些示例中，第十五连接电极315的形状可以大致为矩形，矩形的角部可以设置倒角。第十五连接电极315可以通过第三十三过孔V33与第十二连接电极312电连接，实现与第一像素电路的第六有源层的第二区电连接。
在一些示例中，第十六连接电极316的形状可以大致为矩形，矩形的角部可以设置倒角。第十六连接电极315可以通过第三十六过孔V36与第十四连接电极314电连接，实现与无效像素电路的第六有源层的第二区电连接。
在一些示例中，第四电压线34的形状可以大致为主体部分沿第二方向Y延伸的折线状。第一电路单元内的第四电压线34可以通过第三十一过孔V31与第一连接块33-1电连接，实现与第三电压线33电连接。第二电路单元内的第四电压线34可以通过第三十四过孔V34与第一连接块33-1电连接，实现与第三电压线33电连接。本示例的主体部分沿第一方向X延伸的第三电压线33和主体部分沿第二方向Y延伸的第四电压线34相互连接，可以形成传输第二电压信号的网状结构，不仅可以有效降低第二电压信号的传输压降，而且可以提升显示基板中第二电压信号的均一性。
在一些示例中，第一数据线36的形状可以大致为主体部分沿第二方向Y延伸的折线状。第一数据线36可以通过第三十二过孔V32与第十一连接电极311电连接，实现与第一像素电路的第四晶体管电连接，配置为给第一像素电路提供数据信号。
在一些示例中，无效数据线35的形状可以大致为主体部分沿第二方向Y延伸的条状结构。在第二电路单元所在的一个单元列，多条无效数据线35可以沿第二方向Y依次排布。相邻无效数据线35之间设置有第一断口K1。无效数据线35可以具有第一端351和第二端352。无效数据线35的第一端351可以在一个第二电路单元内通过第三十五过孔V35与无效像素电路的第四晶体管电连接，第二端352可以沿第二方向Y的反方向延伸至相邻的一个第二电路单元内。无效数据线35的第一端351和第二端352可以与不同的扫描线邻近。例如，一条无效数据线35的第一端351与扫描线GL(m+1)邻近，第二端与扫描线GL(m)邻近。
在一些示例中，一条无效数据线35的第一端351和相邻无效数据线35的第二端352之间设置第一断口K1。例如，扫描线GL(m)在衬底的正投影可以穿过第一断口K1。扫描线GL(m)的主体部分沿第二方向Y的长度可以小于第一断口K1沿第二方向Y的长度。通过设置第一断口K1，可以使得无效数据线35在衬底的正投影与扫描线在衬底的正投影没有交叠(如图14A中虚线框所示位置)。
本示例中，无效数据线35可以通过第十三连接电极313、第七连接电极307与传输第一电压信号的第二电压线32电连接，可以避免走线浮接影响电路稳定性。而且，相邻无效数据线35之间设置第一断口，使得无效数据线在扫描线位置断开，可以减少扫描线与第二电路单元内无效像素电路的无效数据线的重叠，从而降低扫描线的负载，有助于改善显示基板的横向显示不良。由于无效像素电路不与任何发光元件电连接，无效像素电路通过无效数据线与第二电压线连接，并不会影响显示基板的正常显示。
至此，可以在显示基板的第一显示区形成驱动电路层。例如，驱动电路层可以包括：设置在衬底上的半导体层、第一绝缘层、第一导电层、第二绝缘层、第二导电层、第三绝缘层、第三导电层、第四绝缘层、第五绝缘层、第四导电层、第六绝缘层和第五导电层。在一些示例中，在形成第五导电层之后，第二显示区可以包括叠设在衬底上的第一绝缘层、第二绝缘层、第三绝缘层、第四绝缘层、第五绝缘层和第六绝缘层。
(11)、形成第七绝缘层和第一连接层。在一些示例中，在形成前述图案的衬底上，涂覆第七绝缘薄膜，采用图案化工艺对第七绝缘薄膜进行图案化，形成第七绝缘层；随后，沉积第一透明导电薄膜，采用图案化工艺对第一透明导电薄膜进行图案化，形成设置在第七绝缘层上的第一连接层。每个电路单元的第七绝缘层可以设置有过孔。在一些示例中，第七绝缘层还可以称为第三平坦层。
图15为图5中形成第七绝缘层后的显示基板的平面示意图。在一些示例中，如图15所示，第一电路单元的过孔可以至少包括：第四十一过孔V41。第二电路单元的过孔可以至少包括：第四十二过孔V42。
图16A为图5中形成第一连接层后的显示基板的平面示意图。图16B为图16中的第一连接层的示意图。在一些示例中，如图16A和图16B所示，第一电路单元的第一连接层可以至少包括：第一阳极连接电极401。第二电路单元的第一连接层可以至少包括：第一无效连接电极402。第一阳极连接电极401可以通过第四十一过孔V41与第十五连接电极315电连接。第一无效连接电极402可以通过第四十二过孔V42与第十六连接电极316电连接。
(12)、形成第八绝缘层和第二连接层。在一些示例中，在形成前述图案的衬底上，涂覆第八绝缘薄膜，采用图案化工艺对第八绝缘薄膜进行图案化，形成第八绝缘层；随后，沉积第二透明导电薄膜，采用图案化工艺对第二透明导电薄膜进行图案化，形成设置在第八绝缘层上的第二连接层。每个电路单元的第八绝缘层可以设置有过孔。在一些示例中，第八绝缘层还可以称为第四平坦层。
图17为图5中形成第八绝缘层后的显示基板的平面示意图。在一些示例中，如图17所示，第一电路单元的过孔可以至少包括：第四十三过孔V43。第二电路单元的过孔可以至少包括：第四十四过孔V44。
图18A为图5中形成第二连接层后的显示基板的平面示意图。图18B为图18A中的第二连接层的示意图。在一些示例中，如图18A和图18B所示，第一电路单元的第二连接层可以至少包括：第二阳极连接电极403。第二电路单元的第二连接层可以至少包括：第二无效连接电极404。第二阳极连接电极403可以通过第四十三过孔V43与第一阳极连接电极401电连接。第二无效连接电极404可以通过第四十四过孔V44与第一无效连接电极401电连接。
(13)、形成第九绝缘层、第三连接层和第十绝缘层。在一些示例中，在形成前述图案的衬底上，涂覆第九绝缘薄膜，采用图案化工艺对第九绝缘薄膜进行图案化，形成第九绝缘层；随后，沉积第三透明导电薄膜，采用图案化工艺对第三透明导电薄膜进行图案化，形成设置在第九绝缘层上的第三连接层；随后，涂覆第十绝缘薄膜，采用图案化工艺对第十绝缘薄膜进行图案化，形成第十绝缘层。每个电路单元的第九绝缘层可以设置有过孔。每个第一电路单元的第十绝缘层可以设置有过孔。在一些示例中，第九绝缘层还可以称为第五平坦层，第十绝缘层还可以称为第六平坦层。
图19为图5中形成第九绝缘层后的显示基板的平面示意图。在一些示例中，如图19所示，第一电路单元的过孔可以至少包括：第四十五过孔V45。第二电路单元的过孔可以至少包括：第四十六过孔V46。
图20A为图5中形成第三连接层后的显示基板的平面示意图。图20B为图20A中的第三连接层的示意图。在一些示例中，如图20A和图20B所示，第一电路单元的第三连接层可以至少包括：第三阳极连接电极405。第二电路单元的第三连接层可以至少包括：第三无效连接电极406。第三阳极连接电极405可以通过第四十五过孔V45与第二阳极连接电极403电连接。第三无效连接电极406可以通过第四十六过孔V46与第二无效连接电极404电连接。
图21为图5中形成第十绝缘层后的显示基板的平面示意图。在一些示例中，如图21所示，第一电路单元的过孔可以至少包括：第四十七过孔V47。由于第二电路单元的无效像素电路无需与发光元件电连接，因此，第二电路单元的第十绝缘层可以不设置过孔。
本示例的第二电路单元内通过设置第一无效连接电极、第二无效连接电极和第三无效连接电极，可以保证第一连接层、第二连接层和第三连接层的图案均一性，有利于膜层制备。
至此，可以形成显示基板的导电连接层。本示例的导电连接层可以包括：第一连接层、第二连接层和第三连接层。在一些示例中，在形成第十绝缘层之后，第二显示区可以包括叠设在衬底上的第一绝缘层、第二绝缘层、第三绝缘层、第四绝缘层、第五绝缘层、第六绝缘层、第七绝缘层、第一连接层、第八绝缘层、第二连接层、第九绝缘层、第三连接层以及第十绝缘层。然而，本实施例对此并不限定。在另一些示例中，显示基板的导电连接层可以包括一个或两个连接层。
(14)、形成发光结构层。在一些示例中，在形成前述图案的衬底上，沉积阳极薄膜，采用图案化工艺对阳极薄膜进行图案化，形成阳极层；随后，在形成前述图案的衬底上涂覆像素定义薄膜，通过掩膜、曝光和显影工艺形成像素定义层。像素定义层形成有暴露出阳极层的多个像素开口(例如包括如图5所示的第一像素开口OP1、第二像素开口OP2、第三像素开口OP3和第四像素开口OP4)。随后，在前述形成的像素开口内形成有机发光层，有机发光层与阳极连接。随后，沉积阴极薄膜，通过图案化工艺对阴极薄膜进行图案化，形成阴极层，阴极层与有机发光层电连接。
图22A为图5中形成阳极层后的显示基板的平面示意图。图22B为图22A中的阳极层的示意图。在一些示例中，如图22A和图22B所示，第一显示区的阳极层可以包括：多个阳极(例如第一阳极411、第二阳极412、第三阳极413和第四阳极414)。第一阳极411可以与第M行第N+2列电路单元内的第一像素电路电连接；第二阳极412可以与第M+1行第N+2列电路单元内的第一像素电路电连接；第三阳极413可以与第M行第N列电路单元内的第一像素电路电连接；第四阳极414可以与第M行第N+3列电路单元内的第一像素电路电连接。第二电路单元内的无效像素电路不与发光元件的阳极电连接。
在一些示例中，阳极层在衬底的正投影可以覆盖第一断口在衬底的正投影。利用阳极层对第一断口进行遮挡，可以改善外观可视性，避免影响外观可视均一性。
在一些示例中，第一导电层、第二导电层、第三导电层、第四导电层和第五导电层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。第一绝缘层、第二绝缘层、第三绝缘层和第四绝缘层可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或更多种，可以是单层、多层或复合层。第五绝缘层至第十绝缘层可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯等有机材料。像素定义层可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯等有机材料。阳极层可以采用金属等反射材料，阴极层可以采用透明导电材料。然而，本实施例对此并不限定。
本实施例的显示基板的结构及其制备过程仅仅是一种示例性说明。在一些示例中，可以根据实际需要变更相应结构以及增加或减少构图工艺。例如，省略设置第四绝缘层或第五绝缘层；又如，减少导电连接层的数目。本实施例对此并不限定。
本示例性实施例的制备工艺可以利用目前成熟的制备设备即可实现，可以很好地与已有制备工艺兼容，工艺实现简单，易于实施，生产效率高，生产成本低，良品率高。
本示例提供的显示基板，通过对第一显示区的相邻无效数据线之间设置第一断口，第一断口对应扫描线的位置，并将无效数据线与传输第一电压信号的第二电压线电连接，可以减少无效像素电路连接的无效数据线与扫描线之间的交叠面积，从而降低扫描线的负载，有助于改善显示基板的横向显示不良。
在一些示例中，本示例的扫描线的负载可以约为10.146fF，在没有对无效数据线仅断口设计的方案中，扫描线的负载可以约为10.157fF，本示例可以在一定程度上减少扫描线的负载。
图23为本公开至少一实施例的显示基板的第一显示区的驱动电路层的另一局部平面示意图。图24A为图23中形成第三导电层后的显示基板的平面示意图。图24B为图24A中的第三导电层的示意图。图25A为图23中形成第四导电层后的显示基板的平面示意图。图25B为图25A中的第四导电层的示意图。
在一些示例中，如图23至图26所示，第一显示区的驱动电路层可以至少包括：设置在衬底上的半导体层、第一绝缘层、第一导电层、第二绝缘层、第二导电层、第三绝缘层、第三导电层、第四绝缘层、第五绝缘层、第四导电层、第六绝缘层和第五导电层。关于本示例的驱动电路层的半导体层至第三绝缘层的说明可以参照前述实施例的描述，故于此不再赘述。
在一些示例中，如图24A和图24B所示，第一电路单元的第三导电层可以至少包括：第一像素电路的多个连接电极(例如包括第一连接电极301、第二连接电极302、第三连接电极303和第四连接电极304)、以及第一电压线31。第二电路单元的第三导电层可以至少包括：无效像素电路的多个连接电极(例如包括第五连接电极305、第六连接电极306、第七连接电极307和第八连接电极308)、以及第二电压线32。其中，第七连接电极307与第二电压线32独立设置，两者之间没有连接关系。
在一些示例中，如图25A和图25B所示，第一电路单元的第四导电层可以至少包括：第一像素电路的多个连接电极(例如包括第十一连接电极311和第十二连接电极312)、第一像素电路的第一屏蔽电极321。第二电路单元的第四导电层可以至少包括：无效像素电路的多个连接电极(例如包括第十三连接电极313和第十四连接电极314)、无效像素电路的第二屏蔽电极322。
在一些示例中，在相邻单元行之间可以设置第三电压线33。第三电压线33的形状可以为主体部分沿第一方向X延伸的折线状。第三电压线33远离第十二连接电极312和第十四连接电极314的一侧可以设置有多个第一连接块33-1和多个第二连接块33-2。第一连接块33-1和第二连接块33-2可以沿第一方向X间隔设置。第二连接块33-2的第一端与第三电压线33连接，第二端沿第二方向Y延伸至一个第二电路单元内，并与第十三连接电极313连接。第三电压线33、第一连接块33-1、第二连接块33-2和第十三连接电极313可以为相互连接的一体结构。由于第十三连接电极313与无效像素电路的第四晶体管电连接，通过电连接第十三连接电极313与第三电压线33，可以实现无效像素电路的第四晶体管接收第二电压信号。
在一些示例中，如图23所示，第一电路单元的第五导电层可以至少包括：第四电压线34、第一数据线36。第二电路单元的第五导电层可以至少包括：第四电压线34以及无效数据线35。在第二电路单元所在的一个单元列，多条无效数据线35可以沿第二方向Y依次排布。相邻无效数据线35之间设置有第一断口(如图23中虚线框出位置)。
本示例中，无效数据线35可以与第十三连接电极313电连接，实现与第三电压线33电连接，接收第二电压信号。相邻无效数据线35之间设置第一断口，使得无效数据线在扫描线位置断开，可以减少扫描线与第二电路单元内无效像素电路的无效数据线的重叠，从而降低扫描线的负载，有助于改善显示基板的横向显示不良。
关于本示例的显示基板的其余结构可以参照前述实施例的说明，故于此不再赘述。
图26为本公开至少一实施例的显示基板的第一显示区的驱动电路层的另一局部平面示意图。图27A为图26中形成第三导电层后的显示基板的平面示意图。图27B为图27A中的第三导电层的示意图。图28为图26中形成第四导电层后的显示基板的平面示意图。
在一些示例中，如图26至图28所示，第一显示区的驱动电路层可以至少包括：设置在衬底上的半导体层、第一绝缘层、第一导电层、第二绝缘层、第二导电层、第三绝缘层、第三导电层、第四绝缘层、第五绝缘层、第四导电层、第六绝缘层和第五导电层。关于本示例的驱动电路层的半导体层至第三绝缘层的说明可以参照前述实施例的描述，故于此不再赘述。
在一些示例中，如图27A和图27B所示，第一电路单元的第三导电层可以至少包括：第一像素电路的多个连接电极(例如包括第一连接电极301、第二连接电极302、第三连接电极303和第四连接电极304)、以及第一电压线31。第二电路单元的第三导电层可以至少包括：无效像素电路的多个连接电极(例如包括第五连接电极305、第七连接电极307、第八连接电极308、第九连接电极309和第十连接电极310)、以及第二电压线32。
在一些示例中，第九连接电极309可以与无效像素电路的第二有源层的第一区电连接；第十连接电极310可以与无效像素电路的存储电容的第一极板电连接。第九连接电极309、第十连接电极310可以与第二电压线32电连接。例如，第九连接电极309、第十连接电极310和第二电压线32可以为相互连接的一体结构。第九连接电极309可以位于扫描线GL(m)在第二方向Y的反方向的一侧，第十连接电极310可以位于扫描线GL(m)在第二方向Y的一侧。第九连接电极309和第十连接电极310在衬底的正投影与扫描线GL(m)在衬底的正投影没有交叠。
在一些示例中，如图28所示，第一电路单元的第四导电层可以至少包括：第一像素电路的多个连接电极(例如包括第十一连接电极和第十二连接电极)、第一像素电路的第一屏蔽电极321。第二电路单元的第四导电层可以至少包括：无效像素电路的多个连接电极(例如包括第十三连接电极和第十四连接电极)、无效像素电路的第二屏蔽电极322。在相邻单元行之间可以设置第三电压线33。关于本示例的第四导电层的说明可以参照图5所示实施例的描述，故于此不再赘述。
在一些示例中，如图26所示，第一电路单元的第五导电层可以至少包括：第四电压线34、第一数据线36。第二电路单元的第五导电层可以至少包括：第四电压线34以及无效数据线35。第四电压线34、第一数据线36和无效数据线35可以均沿第二方向Y延伸。无效数据线35在衬底的正投影可以与扫描线在衬底的正投影存在交叠。
本示例的第二电路单元中，与无效像素电路的第一节点电连接的连接电极分布在扫描线的两侧，避免与扫描线交叠，可以减少无效像素电路与扫描线的交叠面积，从而降低扫描线的负载，有助于改善显示基板的横向显示不良。在一些示例中，本示例的扫描线的负载可以约为9.8735fF，相较于传统设计，本示例可以减少扫描线的负载。
在另一些示例中，在本示例的显示基板的结构基础上，位于第五导电层的无效数据线可以与扫描线在衬底的正投影没有交叠，例如无效数据线可以与第二电压线(如图5所示实施例)或第三电压线(如图23所示实施例)电连接。
关于本示例的显示基板的其余结构和制备过程可以参照前述实施例的描述，故于此不再赘述。
图29为本公开至少一实施例的显示基板的第一显示区的驱动电路层的另一局部平面示意图。图29中仅示意了半导体层和第一导电层，省略了其余膜层。图30为图29中的第一导电层的示意图。
在一些示例中，如图29和图30所示，第一电路单元的第一导电层可以至少包括：第一像素电路的多个晶体管的栅极(例如包括本行第一像素电路的第一晶体管11至第六晶体管16的栅极、上一行第一像素电路的第七晶体管的栅极)以及存储电容的第一极板181、第一复位控制线(例如第一复位控制线RST1(m)或RST1(m+1))、扫描线(例如扫描线GL(m)或GL(m+1))、发光控制线(例如发光控制线EML(m)或EML(m+1))。在一些示例中，在第一电路单元内，扫描线GL(m)远离第一复位控制线RST1(m)的一侧可以设置有第一凸出部191和第二凸出部192。第一像素电路的第二晶体管12为双栅结构。
在一些示例中，第二电路单元的第一导电层可以至少包括：无效像素电路的多个晶体管的栅极(例如包括本行无效像素电路的第一晶体管21至第六晶体管26的栅极、存储电容的第一极板281、上一行无效像素电路的第七晶体管27的栅极)、第一复位控制线(例如第一复位控制线RST1(m)或RST1(m+1))、扫描线(例如扫描线GL(m)或GL(m+1))、发光控制线(例如发光控制线EML(m)或EML(m+1))。在第二电路单元内，扫描线GL(m)远离第一复位控制线RST1(m)的一侧没有设置凸出部。无效像素电路的第二晶体管22为单栅结构。无效像素电路的第四晶体管24的栅极沿第二方向Y的长度可以小于第一像素电路的第四晶体管14的栅极沿第二方向Y的长度。
本示例的显示基板，通过减少扫描线在第二电路单元的尺寸，可以减少扫描线的寄生电容，从而降低扫描线的负载，有助于改善显示基板的横向显示不良。在一些示例中，本示例的扫描线的负载可以约为8.9955fF，相较于传统设计，本示例可以减少扫描线的负载。
在另一些示例中，可以仅设置无效像素电路的第四晶体管24的栅极沿第二方向Y的长度小于第一像素电路的第四晶体管14的栅极沿第二方向Y的长度，来减少扫描线的负载。或者，可以仅设置第一像素电路的第二晶体管12为双栅结构，无效像素电路的第二晶体管22为单栅结构，来减少扫描线的负载。
在另一些示例中，本示例的显示基板可以与前述实施例的设计方式进行结合。例如，在本示例的显示基板的基础上，使无效像素电路的无效数据线与扫描线没有交叠，并与第二电压线或第三电压线电连接。
关于本示例的显示基板的其余结构和制备过程可以参照前述实施例的描述，故于此不再赘述。
图31为本公开至少一实施例的显示基板的第一显示区的驱动电路层的另一局部平面示意图。图31中示意了半导体层、第一导电层、第二导电层和第三导电层，省略了其余膜层。
在一些示例中，如图31所示，第一电路单元的第一像素电路的第二晶体管为双栅结构。第二电路单元的无效像素电路的第二晶体管22为单栅结构。无效像素电路的第四晶体管24的栅极沿第二方向Y的长度可以小于第一像素电路的第四晶体管的栅极沿第二方向Y的长度。
在一些示例中，如图31所示，第二电路单元的第三导电层可以至少包括：无效像素电路的第九连接电极309和第十连接电极310、以及第二电压线32。第九连接电极309可以与无效像素电路的第二有源层的第一区电连接；第十连接电极310可以与无效像素电路的存储电容的第一极板电连接。第九连接电极309、第十连接电极310可以与第二电压线32电连接。第九连接电极309可以位于扫描线GL(m)在第二方向Y的反方向的一侧，第十连接电极310可以位于扫描线GL(m)在第二方向Y的一侧。第九连接电极309和第十连接电极310在衬底的正投影与扫描线GL(m)在衬底的正投影没有交叠。
本示例的第二电路单元中，与无效像素电路的第一节点电连接的连接电极分布在扫描线的两侧，避免与扫描线交叠，可以减少无效像素电路与扫描线的交叠面积；而且，通过减少扫描线在第二电路单元的尺寸，可以减少扫描线的寄生电容，从而降低扫描线的负载，有助于改善显示基板的横向显示不良。在一些示例中，本示例的扫描线的负载可以约为8.7025fF，相较于传统设计，本示例可以减少扫描线的负载。
在另一些示例中，本示例的显示基板可以与前述实施例的设计方式进行结合。例如，在本示例的显示基板的基础上，使无效像素电路的无效数据线与扫描线没有交叠，并与第二电压线或第三电压线电连接。
关于本示例的显示基板的其余结构和制备过程可以参照前述实施例的描述，故于此不再赘述。
图32为本公开至少一实施例的显示基板的第一显示区的驱动电路层的另一局部平面示意图。图33A为图32中形成第三导电层后的显示基板的平面示意图。图33B为图33A中的第三导电层的示意图。图34为图32中的第四导电层的示意图。
在一些示例中，如图32至图34所示，第一显示区的驱动电路层可以至少包括：设置在衬底上的半导体层、第一绝缘层、第一导电层、第二绝缘层、第二导电层、第三绝缘层、第三导电层、第四绝缘层、第五绝缘层、第四导电层、第六绝缘层和第五导电层。关于本示例的驱动电路层的半导体层至第三绝缘层的说明可以参照前述实施例的描述，故于此不再赘述。
在一些示例中，如图33A和图33B所示，第一电路单元的第三导电层可以至少包括：第一电路单元的第三导电层可以至少包括：第一像素电路的多个连接电极(例如包括第一连接电极301、第二连接电极302、第三连接电极303和第四连接电极304)、以及第一电压线31。第二电路单元的第三导电层可以至少包括：无效像素电路的多个连接电极(例如包括第五连接电极305、第七连接电极307、第八连接电极308、第九连接电极309和第十连接电极310)、以及第二电压线32。
在一些示例中，第九连接电极309可以与无效像素电路的第二有源层的第一区电连接；第十连接电极310可以与无效像素电路的存储电容的第一极板电连接。第九连接电极309、第十连接电极310可以与第二电压线32电连接。例如，第九连接电极309、第十连接电极310和第二电压线32可以为相互连接的一体结构。第九连接电极309可以位于扫描线GL(m)在第二方向Y的反方向的一侧，第十连接电极310可以位于扫描线GL(m)在第二方向Y的一侧。第九连接电极309和第十连接电极310在衬底的正投影与扫描线GL(m)在衬底的正投影没有交叠。
在一些示例中，如图32和图34所示，第一电路单元的第四导电层可以至少包括：第一像素电路的多个连接电极(例如包括第十一连接电极和第十二连接电极)、第一像素电路的第一屏蔽电极321。第二电路单元的第四导电层可以至少包括：无效像素电路的多个连接电极(例如包括第十三连接电极和第十四连接电极)、无效像素电路的第三屏蔽电极323和第四屏蔽电极324。
在一些示例中，在第二电路单元内，第三屏蔽电极323与第十三连接电极313连接，以实现与第三电压线33连接。第三屏蔽电极323与第十三连接电极313、第二连接块33-2和第三电压线33可以为相互连接的一体结构。第三屏蔽电极323在衬底的正投影可以覆盖第九连接电极309在衬底的正投影，第三屏蔽电极323在衬底的正投影与扫描线GL(m)在衬底的正投影没有交叠。
在一些示例中，在第二电路单元内，第四屏蔽电极324可以通过过孔与第二电压线32电连接。第四屏蔽电极324在衬底的正投影可以覆盖第十连接电极310在衬底的正投影，第四屏蔽电极324在衬底的正投影与扫描线GL(m)在衬底的正投影没有交叠。第四屏蔽电极324可以屏蔽
在本示例中，与无效像素电路的第一节点电连接的第九连接电极和第十连接电极分布在扫描线的两侧，可以避免与扫描线交叠；对无效像素电路的第一节点进行屏蔽的第三屏蔽电极和第四屏蔽电极分布在扫描线的两侧，可以避免与扫描线交叠，从而可以减少无效像素电路与扫描线的交叠面积，从而降低扫描线的负载，有助于改善显示基板的横向显示不良。在一些示例中，本示例的扫描线的负载可以约为9.607fF，相较于传统设计，本示例可以减少扫描线的负载。
在另一些示例中，在本示例的显示基板的结构基础上，位于第五导电层的无效数据线可以与扫描线在衬底的正投影没有交叠，例如无效数据线可以与第二电压线(如图5所示实施例)或第三电压线(如图23所示实施例)电连接。
关于本示例的显示基板的其余结构和制备过程可以参照前述实施例的描述，故于此不再赘述。
图35为本公开至少一实施例的显示装置的示意图。如图35所示，本实施例提供一种显示装置，包括：显示基板91以及位于远离显示基板91的显示结构层的出光侧(非显示面的一侧)的传感器92。传感器92在显示基板91上的正投影与第二显示区A2存在交叠。
在一些示例中，显示基板91可以为柔性OLED显示基板、QLED显示基板、Micro-LED显示基板、或者Mini-LED显示基板。显示装置可以为：OLED显示器、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件，本公开实施例并不以此为限。
本公开中的附图只涉及本公开涉及到的结构，其他结构可参考通常设计。在不冲突的情况下，本公开的实施例即实施例中的特征可以相互组合以得到新的实施例。本领域的普通技术人员应当理解，可以对本公开的技术方案进行修改或者等同替换，而不脱离本公开技术方案的精神和范围，均应涵盖在本公开的权利要求的范围当中。
Claims (17)
1.一种显示基板，其特征在于，包括：
衬底，包括第一显示区；
驱动电路层，位于所述第一显示区，包括：构成多个单元行和多个单元列的多个电路单元；所述多个电路单元至少包括：多个第一电路单元和多个第二电路单元；所述第一电路单元包括：第一像素电路以及与所述第一像素电路电连接的沿第一方向延伸的扫描线和沿第二方向延伸的第一数据线；至少一个所述第二电路单元包括：无效像素电路以及与所述无效像素电路电连接的所述扫描线和沿所述第二方向延伸的无效数据线；所述第一方向与所述第二方向交叉；
发光结构层，位于所述驱动电路层远离所述衬底的一侧，包括位于所述第一显示区的多个第一发光元件，至少一个所述第一像素电路与至少一个所述第一发光元件电连接；
所述显示基板满足以下至少一项：所述扫描线在所述第一电路单元内与所述第一像素电路的交叠面积大于在所述第二电路单元内与所述无效像素电路的交叠面积；所述扫描线在所述第一电路单元内与所述第一数据线的交叠面积大于在所述第二电路单元内与所述无效数据线的交叠面积。
2.根据权利要求1所述的显示基板，其特征在于，所述第二电路单元内所述扫描线与所述无效数据线在所述衬底的正投影没有交叠。
3.根据权利要求2所述的显示基板，其特征在于，在所述第二电路单元所在的一个单元列，多条所述无效数据线沿所述第二方向依次排布，在所述第二方向上相邻的无效数据线之间设置有第一断口，所述扫描线沿所述第二方向的长度小于所述第一断口沿所述第二方向的长度。
4.根据权利要求1至3中任一项所述的显示基板，其特征在于，所述第二电路单元内的所述无效数据线与沿所述第二方向延伸且传输第一电压信号的第二电压线电连接。
5.根据权利要求4所述的显示基板，其特征在于，在垂直于所述显示基板的方向上，所述驱动电路层包括：设置在所述衬底上的半导体层、第一导电层、第二导电层、第三导电层、第四导电层和第五导电层；所述扫描线位于所述第一导电层，所述无效数据线和所述第一数据线位于所述第五导电层，所述第二电压线位于所述第三导电层。
6.根据权利要求1至3中任一项所述的显示基板，其特征在于，所述第二电路单元内的所述无效数据线与沿所述第一方向延伸且传输第二电压信号的第三电压线电连接。
7.根据权利要求6所述的显示基板，其特征在于，所述驱动电路层还包括：沿所述第二方向延伸且传输所述第二电压信号的第四电压线，所述第四电压线位于所述第三电压线远离所述衬底的一侧，并与所述第三电压线电连接；所述无效数据线与所述第四电压线为同层结构。
8.根据权利要求7所述的显示基板，其特征在于，在垂直于所述显示基板的方向上，所述驱动电路层包括：设置在所述衬底上的半导体层、第一导电层、第二导电层、第三导电层、第四导电层和第五导电层；所述第三电压线位于所述第四导电层，所述无效数据线和所述第四电压线位于所述第五导电层。
9.根据权利要求1所述的显示基板，其特征在于，所述第一像素电路和无效像素电路均至少包括：驱动晶体管、数据写入晶体管和阈值补偿晶体管；所述第一像素电路和无效像素电路的数据写入晶体管和阈值补偿晶体管的栅极与所述扫描线电连接；
所述第一像素电路的数据写入晶体管的第一极与所述第一数据线电连接，所述第一像素电路的数据写入晶体管的第二极与所述第一像素电路的驱动晶体管的第一极电连接；所述第一像素电路的阈值补偿晶体管的第一极与所述第一像素电路的驱动晶体管的栅极电连接，所述第一像素电路的阈值补偿晶体管的第二极与所述第一像素电路的驱动晶体管的第二极电连接；
所述无效像素电路的数据写入晶体管的第一极与所述无效数据线电连接，所述无效像素电路的数据写入晶体管的第二极与所述无效像素电路的驱动晶体管的第一极电连接；所述无效像素电路的阈值补偿晶体管的第一极与所述无效像素电路的驱动晶体管的栅极电连接，所述无效像素电路的阈值补偿晶体管的第二极与所述无效像素电路的驱动晶体管的第二极电连接；
所述显示基板满足以下至少一项：所述第一像素电路的阈值补偿晶体管为双栅结构，所述无效像素电路的阈值补偿晶体管为单栅结构；所述第一像素电路的数据写入晶体管的栅极沿所述第二方向的长度大于所述无效像素电路的数据写入晶体管的栅极沿所述第二方向的长度。
10.根据权利要求9所述的显示基板，其特征在于，所述第一像素电路和所述无效像素电路的数据写入晶体管和阈值补偿晶体管的栅极与所述扫描线为相互连接的一体结构。
11.根据权利要求1所述的显示基板，其特征在于，所述第一像素电路和无效像素电路均包括：驱动晶体管、第一复位晶体管、阈值补偿晶体管和存储电容；所述第一像素电路的驱动晶体管的栅极、第一复位晶体管的第二极、阈值补偿晶体管的第一极和存储电容的第一极板与第二连接电极电连接；所述第二连接电极在所述衬底的正投影与所述扫描线在所述衬底的正投影部分交叠；
所述无效像素电路的驱动晶体管的栅极和存储电容的第一极板与第九连接电极电连接，所述无效像素电路的第一复位晶体管的第二极和阈值补偿晶体管的第一极与第十连接电极电连接，且所述第九连接电极和第十连接电极位于所述扫描线的两侧，并与所述扫描线在所述衬底的正投影没有交叠。
12.根据权利要求11所述的显示基板，其特征在于，所述第九连接电极和第十连接电极均与沿所述第二方向延伸且传输第一电压信号的第二电压线电连接。
13.根据权利要求11所述的显示基板，其特征在于，所述第一像素电路还包括：第一屏蔽电极，所述第一屏蔽电极位于所述第二连接电极远离所述衬底的一侧，所述第一屏蔽电极在所述衬底的正投影覆盖所述第二连接电极在所述衬底的正投影；所述无效像素电路还包括：第二屏蔽电极，所述第二屏蔽电极位于所述第九连接电极和第十连接电极远离所述衬底的一侧，所述第二屏蔽电极在所述衬底的正投影覆盖所述第九连接电极和第十连接电极在所述衬底的正投影。
14.根据权利要求11所述的显示基板，其特征在于，所述第一像素电路还包括：第一屏蔽电极，所述第一屏蔽电极位于所述第二连接电极远离所述衬底的一侧，所述第一屏蔽电极在所述衬底的正投影覆盖所述第二连接电极在所述衬底的正投影；
所述无效像素电路还包括：第三屏蔽电极和第四屏蔽电极，所述第三屏蔽电极和第四屏蔽电极位于所述第九连接电极和第十连接电极远离所述衬底的一侧；所述第三屏蔽电极在所述衬底的正投影覆盖所述第九连接电极在所述衬底的正投影，所述第四屏蔽电极在所述衬底的正投影覆盖所述第十连接电极在所述衬底的正投影，所述第三屏蔽电极和第四屏蔽电极在所述衬底的正投影与所述扫描线在所述衬底的正投影没有交叠。
15.根据权利要求14所述的显示基板，其特征在于，所述第三屏蔽电极与沿所述第一方向延伸且传输第二电压信号的第三电压线电连接；所述第四屏蔽电极与沿所述第二方向延伸且传输第一电压信号的第二电压线电连接，所述第一电压信号大于所述第二电压信号。
16.根据权利要求1所述的显示基板，其特征在于，所述多个电路单元还包括：多个第二像素电路；至少一个所述第二像素电路与所述无效像素电路位于同一个单元列；所述衬底还包括：位于所述第一显示区至少一侧的第二显示区；所述发光结构层还包括：位于所述第二显示区的多个第二发光元件；至少一个所述第二像素电路通过导电连接线与至少一个第二发光元件电连接。
17.一种显示装置，其特征在于，包括：如权利要求1至16中任一项所述的显示基板、以及位于所述显示基板的非显示面一侧的传感器；所述传感器在所述显示基板的正投影与所述显示基板的第二显示区至少部分交叠。
Priority Applications (1)
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|---|---|---|---|
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|---|---|---|---|
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|---|---|
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2023
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