CN116722037A - 半导体结构、存储单元结构及半导体结构的制造方法 - Google Patents

Abstract

本公开实施例提供一种半导体结构、存储单元结构及半导体结构的制造方法，半导体结构包括：基底，具有相对的第一面和第二面，且基底内具有相连通的沟槽和通孔，沟槽自第一面向第二面方向延伸，通孔位于沟槽与第二面之间；位于沟槽内且相互分立的第一栅极和第二栅极，第一栅极和第二栅极分别位于通孔相对两侧；第一栅介质层，至少位于第一栅极朝向沟槽的表面，且还位于第二栅极朝向沟槽的表面；第一半导体层，自第一面延伸至沟槽内壁，且还填充满通孔，其中，位于沟槽内的第一半导体层位于第一栅介质层远离第一栅极的表面、以及第一栅介质层远离第二栅极的表面。本公开实施例至少有利于提高半导体结构的性能。

Description

半导体结构、存储单元结构及半导体结构的制造方法

技术领域

本公开实施例涉及半导体技术领域，特别涉及一种半导体结构、存储单元结构及半导体结构的制造方法。

背景技术

常见的动态随机存取存储器(DRAM，Dynamic Random Access Memory)为1T1C类型，即一个晶体管源极或漏极与一个电容电连接组成一个存储单元结构。该结构利用电容来存储数据，但由于读取时会消耗电容的电量，且电容本身也会漏电，因此需要不断地刷新电容中的电荷，使得DRAM的功耗较大，且电学性能不稳定。同时由于制造电容的工艺占用面积较大，尺寸微缩也成为难题。

为克服电容带来的难题，2T0C类型的存储单元结构被应用，即一个晶体管源极或漏极与另一个晶体管的栅极电连接组成一个存储单元结构。

发明内容

本公开实施例提供一种半导体结构、存储单元结构及半导体结构的制造方法，至少有利于提高半导体结构的性能。

根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：基底，所述基底具有相对的第一面和第二面，且所述基底内具有相连通的沟槽和通孔，所述沟槽自所述第一面向所述第二面方向延伸，所述通孔位于所述沟槽与所述第二面之间；位于所述沟槽内且相互分立的第一栅极和第二栅极，所述第一栅极和所述第二栅极分别位于所述通孔相对两侧；第一栅介质层，所述第一栅介质层至少位于所述第一栅极朝向所述沟槽的表面，且还位于所述第二栅极朝向所述沟槽的表面；第一半导体层，所述第一半导体层自所述第一面延伸至所述沟槽内壁，且还填充满所述通孔，其中，位于所述沟槽内的所述第一半导体层位于所述第一栅介质层远离所述第一栅极的表面、以及所述第一栅介质层远离所述第二栅极的表面；其中，位于所述通孔内的所述第一半导体层作为第一源漏区，位于所述第一面上的所述第一半导体层作为第二源漏区，位于所述沟槽中的所述第一半导体层作为第一沟道区。

在一些实施例中，所述沟槽沿垂直于所述第一面方向的剖面形状包括三角形、矩形或者碗状。

在一些实施例中，所述沟槽包括沿所述第一面朝向所述第二面方向设置且相连通的第一沟槽和第二沟槽，所述第二沟槽与所述通孔连通，在沿所述第一栅极朝向所述第二栅极的方向上，所述第一沟槽的宽度大于所述第二沟槽的宽度；所述第一半导体层由所述第一沟槽内壁延伸至所述第二沟槽的内壁，所述第一栅极和所述第二栅极均由所述第一沟槽延伸至所述第二沟槽中。

在一些实施例中，所述第一栅极和所述第二栅极相对于所述通孔延伸方向对称设置。

在一些实施例中，所述第一半导体层的材料包括IGZO。

在一些实施例中，位于所述第一面上的所述第一半导体层在所述第一面上的正投影呈封闭环状。

在一些实施例中，所述半导体结构还包括：低k介质层，所述低k介质层位于所述沟槽内且还位于所述第一栅极与所述第二栅极之间所述半导体结构还包括：低k介质层，所述低k介质层位于所述沟槽内且还位于所述第一栅极与所述第二栅极之间。

根据本公开一些实施例，本公开实施例另一方面还提供一种存储单元结构，包括：读取晶体管，所述读取晶体管为前述实施例所述的半导体结构；写入晶体管，所述写入晶体管包括第一端、第二端以及控制端，所述第一端与所述第一栅极和所述第二栅极中的一者电连接，所述第二端与所述第一源漏区和所述第二源漏区中的一者电连接。

根据本公开一些实施例，本公开实施又一方面还提供一种半导体结构的制造方法，包括：提供基底，所述基底具有相对的第一面和第二面，所述基底内还具有相连通的沟槽和通孔，所述沟槽自所述第一面向所述第二面方向延伸，所述通孔位于所述沟槽与所述第二面之间；形成第一半导体层，所述第一半导体层由所述第一面延伸至所述沟槽内壁，并填充满所述通孔，位于所述通孔内的所述第一半导体层作为第一源漏区，位于所述第一面上的所述第一半导体层作为第二源漏区，位于所述沟槽中的所述第一半导体层作为第一沟道区；在所述沟槽内形成第一栅介质层以及相互分立的第一栅极和第二栅极，所述第一栅极和所述第二栅极分别位于所述通孔相对两侧，所述第一栅介质层至少位于所述第一栅极朝向所述沟槽的表面，且所述第一栅介质层还位于所述第二栅极朝向所述沟槽的表面。

在一些实施例中，形成所述第一半导体层、所述第一栅介质层、所述第一栅极以及所述第二栅极的方法包括：在同一工艺步骤中，在所述第一面、所述沟槽内壁以及所述通孔内形成所述第一半导体层；形成第一栅介质层，所述第一栅介质层覆盖所述沟槽中的所述第一半导体层；形成初始栅极，所述初始栅极位于所述初始第一栅介质层上且填充满所述沟槽；图形化所述初始栅极，形成相互分立的所述第一栅极和所述第二栅极。

本公开实施例提供的技术方案至少具有以下优点：

本公开实施例提供的半导体结构，通过在基底内设置有相连通的沟槽和通孔，将第一栅极和第二栅极设置于沟槽内，并使得第一半导体层自第一面延伸至沟槽内壁，且第一半导体层还填充满通孔，位于通孔内的第一半导体层作为第一源漏区，位于第一面上的第一半导体层作为第二源漏区，位于沟槽中的第一半导体层则构成第一沟道区，第一沟道区与第一源漏区以及第二源漏区相连，通过设置有沟槽，第一半导体层在沟槽内壁延伸，能够在保证半导体结构占据较小的布局空间的同时，提高第一半导体层中第一沟道区的长度，从而能够降低由于第一沟道区长度过小引起的短沟道效应发生的可能性，且有利于提高第一栅极与第一沟道区的正对面积以及第二栅极与第一沟道区的正对面积，以提高第一栅极和第二栅极对第一半导体层的控制能力，从而有利于提高半导体结构的电学性能。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开一实施例提供的第一种半导体结构沿垂直于第一面方向的剖视图；

图2为图1所示半导体结构的俯视图；

图3为本公开一实施例提供的第二种半导体结构沿垂直于第一面方向的剖视图；

图4为本公开一实施例提供的第三种半导体结构沿垂直于第一面方向的剖视图；

图5为本公开一实施例提供的第四种半导体结构沿垂直于第一面方向的剖视图；

图6为本公开一实施例提供的第五种半导体结构沿垂直于第一面方向的剖视图；

图7为本公开另一实施例提供的一种存储单元结构对应的电路简图；

图8为本公开另一实施例提供的一种存储单元结构的结构示意图；

图9至图12为本公开又一实施例提供的一种半导体结构的制造方法各步骤对应的结构示意图。

具体实施方式

由背景技术可知，半导体结构的电学性能有待提高。

本公开实施例提供一种半导体结构，在基底内设置有相连通的沟槽和通孔，沟槽内设置有相互分立的第一栅极和第二栅极，第一栅极和第二栅极分别位于通孔相对两侧，并设置第一半导体层自基底第一面延伸至沟槽内壁，且第一半导体层还填充满通孔，位于通孔内的第一半导体层作为第一源漏区，位于第一面上的第一半导体层作为第二源漏区，位于沟槽中的第一半导体层则构成第一沟道区，第一沟道区与第一源漏区以及第二源漏区相连；通过设置有沟槽，第一沟道区在沟槽内壁延伸，能够在保证半导体结构占据较小的布局空间的同时，利用沟槽来提高第一沟道区的长度，从而能够降低由于第一沟道区长度过小引起的短沟道效应发生的可能性，且有利于提高第一栅极与第一沟道区的正对面积以及第二栅极与第一沟道区的正对面积，以提高第一栅极和第二栅极对第一半导体层的控制能力，从而有利于提高半导体结构的电学性能。

下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。

图1为本公开一实施例提供的第一种半导体结构沿垂直于第一面方向的剖视图；图2为图1所示半导体结构的俯视图；图3为本公开一实施例提供的第二种半导体结构沿垂直于第一面方向的剖视图；图4为本公开一实施例提供的第三种半导体结构沿垂直于第一面方向的剖视图；图5为本公开一实施例提供的第四种半导体结构沿垂直于第一面方向的剖视图；图6为本公开一实施例提供的第五种半导体结构沿垂直于第一面方向的剖视图；

参考图1及图2，半导体结构包括基底100，基底100具有相对的第一面10和第二面20，且基底100内具有相连通的沟槽101和通孔102，沟槽101自第一面10向第二面20方向延伸，通孔102位于沟槽101与第二面20之间。半导体结构包括位于沟槽101内且相互分立的第一栅极103和第二栅极104，第一栅极103和第二栅极104分别位于通孔102相对两侧。半导体结构包括第一栅介质层105，第一栅介质层105至少位于第一栅极103朝向沟槽101的表面，且还位于第二栅极104朝向沟槽101的表面。半导体结构包括第一半导体层106，第一半导体层106自第一面10延伸至沟槽101内壁，且还填充满通孔102，其中，位于沟槽101内的第一半导体层106位于第一栅介质层105远离第一栅极103的表面、以及第一栅介质层105远离第二栅极104的表面；其中，位于通孔102内的第一半导体层106作为第一源漏区16，位于第一面10上的第一半导体层106作为第二源漏区26，位于沟槽101中的第一半导体层106作为第一沟道区36。

通过设置有沟槽101，第一沟道区36在沟槽101内壁延伸(沟槽内壁指的是沟槽的侧壁和底面)，能够在保证半导体结构占据较小的布局空间的同时，利用沟槽101来提高第一沟道区36的长度，从而能够降低由于第一沟道区36长度过小引起的短沟道效应发生的可能性，且有利于提高第一栅极103与第一沟道区36的正对面积以及第二栅极104与第一沟道区36的正对面积，以提高第一栅极103和第二栅极104对第一半导体层106的控制能力，从而有利于提高半导体结构的电学性能。

基底100可以为单个膜层，基底100的材料可以为半导体材料，半导体材料包括硅、锗、氮化镓(GaN)、砷化镓(GaAs)以及磷化铟(InP)。在一些实施例中，基底100也可以由多个膜层构成。例如，基底100可以包括衬底和介质层，其中，介质层远离衬底的表面为第一面10，衬底远离介质层的表面为第二面20，沟槽101和通孔102位于介质层中，衬底的材料为半导体材料，介质层的材料可以为氮化硅、氧化硅、碳化硅或者氮氧化硅等介电材料。

参考图1，在一些实施例中，在垂直于第一面10的方向上，第一面10可以位于第二面20的上方，则沟槽101位于通孔102的上方，沟槽101中的第一栅极103和第二栅极104位于第一源漏区16的上方。参考图3，在一些实施例中，在垂直于第一面10的方向上，第二面20可以位于第一面10的上方，则沟槽101位于通孔102的下方，沟槽101中的第一栅极103和第二栅极104位于第一源漏区16的下方。本公开实施例并不对第一栅极103及第二栅极104与第一源漏区16的空间位置关系进行限制。

在一些实施例中，第一半导体层106的材料可以包括IGZO(铟镓锌氧化物，IndiumGallium Zinc Oxide)。IGZO材料的载流子迁移率是多晶硅的载流子迁移率的20～50倍，有利于提高第一半导体层106中第一沟道区36的载流子迁移率，且还可以提高半导体结构的充放电速率，从而有利于降低由该半导体结构构成的晶体管工作时的漏电流，提高晶体管的能效。在一些实施例中，第一半导体层106的材料也可以为IWO(掺钨氧化铟，IndiumTungsten Oxide)或者ITO(氧化铟锡，Indium Tin Oxide)中的至少一种。

第一半导体层106中还可以掺杂有N型离子或者P型离子，其中，第一源漏区16和第二源漏区26的掺杂离子类型相同，N型离子可以包括氮离子、磷离子等，P型离子可以包括硼离子、铝离子等。在一些实施例中，本公开实施例提供的半导体结构构成的晶体管为有结晶体管，结指的是PN结，第一源漏区16的掺杂离子类型与第一沟道区36的掺杂离子类型相反，例如，第一源漏区16和第二源漏区26可以掺杂有N型离子，第一沟道区36掺杂有P型离子。在一些实施例中，本公开实施例提供的半导体结构构成的晶体管为无结晶体管，第一源漏区16的掺杂离子类型与第一沟道区36的掺杂离子类型相同，例如，第一源漏区16、第二源漏区26以及第一沟道区36均可以掺杂有P型离子。

参考图2，在一些实施例中，位于第一面10上的第一半导体层106在第一面10上的正投影可以呈封闭环状，第一面10上的第一半导体层106的正投影面积较大且图形较规则，为量测制备具有期望形状的第一半导体层106步骤中的套刻误差提供了更大的窗口，有利于提高制备具有期望形状的第一半导体层106过程中的对准精度，降低由于对准精度较低导致形成的晶体管失效的可能性。在一些实施例中，位于第一面10上的第一半导体层106在第一面10上的正投影可以呈封闭环状，且由第一面10延伸至沟槽101中的第一半导体层106覆盖沟槽101的整个内壁，以提高第一半导体层106与第一栅极103的接触面积以及与第二栅极104的接触面积，来提高第一栅极103和第二栅极104对第一半导体层106的控制能力，从而有利于提高半导体结构的电学性能。在一些实施例中，位于第一面10上的第一半导体层106在第一面10上的正投影也可以不为封闭图形，由第一面10延伸至沟槽101中的第一半导体层106可以覆盖沟槽101的部分内壁。

参考图1，沟槽101沿垂直于第一面10方向的剖面形状可以为矩形。参考图4，沟槽101沿垂直于第一面10方向的剖面形状可以为三角形。参考图5，在一些实施例中，沟槽101沿垂直于第一面10方向的剖面形状可以为碗状。

在一些实施例中，沟槽101可以由沿第一面10朝向第二面方向依次连通的多个子沟槽构成。例如，参考图6，在一些实施例中，沟槽101可以包括沿第一面10朝向第二面20方向设置且相连通的第一沟槽107和第二沟槽108，第二沟槽108与通孔连通，在沿第一栅极103朝向第二栅极104的方向上，第一沟槽107的宽度大于第二沟槽108的宽度，通过设置第一沟槽107宽度大于第二沟槽108的宽度，有利于降低形成沟槽101的难度；第一半导体层106由第一沟槽107内壁延伸至第二沟槽108的内壁，第一栅极103和第二栅极104均由第一沟槽107延伸至第二沟槽108中。其中，第一沟槽107的形状可以为三角形、矩形或者碗状，第二沟槽108的形状可以为三角形、矩形或者碗状。

通过设置有多个沟槽101，能够在保证半导体结构占据较小的布局空间的同时，提高沟槽101的内表面积，来提高沟槽101中的第一沟道区36与第一栅极103的正对面积，以及第一沟道区36与第二栅极104的正对面积，以提高第一栅极103和第二栅极104对第一半导体层106的控制能力，从而有利于提高半导体结构的电学性能。

第一栅极103的材料可以多晶硅、钨、铝、钼、钌、氮化钛或者钽中的至少一种。第二栅极104的材料可以多晶硅、钨、铝、钼、钌、氮化钛或者钽中的至少一种。第一栅极103的材料与第二栅极104的材料可以相同，由相同材料构成的第一栅极103和第二栅极104可以由同一原始栅极制成，或者，第一栅极103与第二栅极104的材料可以不同。在一些实施例中，第一栅极103和第二栅极104相对于通孔102延伸方向对称设置，也就是说，第一栅极103和第二栅极104的尺寸相同，例如，在沿第一面的方向上，第一栅极103和第二栅极104具有相同的宽度和长度。在一些实施例中，第一栅极103和第二栅极104也可以不相对于通孔102延伸方向对称设置。本公开实施例并不对第一栅极103和第二栅极104的尺寸和相对位置进行限制。

参考图2，在一些实施例中，半导体结构还可以包括低k介质层109，低k介质层109位于沟槽101内且还位于第一栅极103与第二栅极104之间，低k介质层109为介电常数<3.9的介质层，以降低第一栅极103与第二栅极104之间产生的寄生电容，有利于提高半导体结构的电学性能。其中，低k介质层109的材料可以为氧化硅、氮化硅、氮氧化硅或者碳化硅中的至少一种。

上述实施例提供的半导体结构，半导体结构具有分立的第一栅极103和第二栅极104，也即，由该半导体结构构成的晶体管为双栅晶体管，晶体管的阈值电压由第一栅极103和第二栅极104共同控制，有利于灵活控制晶体管的导通或关断。

且本公开实施例提供的半导体结构具有沟槽101以及通孔102，将第一栅极103以及第二栅极104设置于沟槽101内，并使得第一半导体层106自第一面10延伸至沟槽101内壁，且第一半导体层106还填充满通孔102，第一半导体层106的第一沟道区36位于沟槽101中，能够在保证半导体结构占据较小的布局空间的同时，提高第一半导体层106中第一沟道区36的长度，从而能够降低由于第一沟道区36长度过小引起的短沟道效应发生的可能性，且有利于提高第一栅极103与第一沟道区36的正对面积以及第二栅极104与第一沟道区36的正对面积，以提高第一栅极103和第二栅极104对第一半导体层106的控制能力，从而有利于提高半导体结构的电学性能。

此外，第一面上的第一半导体层106在第一面上的正投影可以呈封闭环状，为量测制备具有期望形状的第一半导体层106步骤中的套刻误差提供了更大的窗口，有利于提高制备具有期望形状的第一半导体层106过程中的对准精度，降低由于对准精度较低导致形成的晶体管失效的可能性。

相应的，本公开另一实施例还提供一种存储单元结构，本公开另一实施例提供的存储单元结构包括前述实施例提供的半导体结构。以下将结合附图对本公开另一实施例提供的存储单元结构进行详细说明，与前一实施例相同或者相应的部分，可参考前述实施例的相应说明，以下将不做详细赘述。图7为本公开另一实施例提供的一种存储单元结构对应的电路简图，图8为本公开另一实施例提供的一种存储单元结构的结构示意图。

参考图7至图8，存储单元结构包括读取晶体管201，读取晶体管201为前述实施例提供的半导体结构。存储单元结构还包括写入晶体管202，写入晶体管202包括第一端、第二端以及控制端，第一端与第一栅极103和第二栅极104中的一者电连接，控制端用于控制第一端与第二端之间的导通与关断。

读取晶体管201中，与第一端电连接的第一栅极103或者第二栅极104可以用作电荷存储电极层(即，电容器电极层)，与第一端电连接的第一栅极103或者第二栅极104朝向沟槽101表面的第一栅介质层105可以用作存储信号信息的电荷存储介电层(即，电容器介电层)，其中，电连接的第一端和第一栅极103或者第二栅极104构成存储节点SN。由读取晶体管和写入晶体管构成存储单元结构为2T0C类型存储单元结构，无需电容器件，有利于降低存储单元结构自身的尺寸，以提高存储单元结构的集成密度。

其中，写入晶体管202可以包括第二半导体层203、第三栅极204以及位于第二半导体层203与第三栅极之间的第二栅介质层205。其中，第二半导体层203包括依次相连的第三源漏区、第二沟道区以及第四源漏区，第三栅极204与第二沟道区正对，且第二栅介质层205可以环绕第二沟道区设置，且第三栅极204环绕第二栅介质层设置，以提高第三栅极204的栅控能力，第三源漏区或者第四源漏区中的一者具有第一端，另一者具有第二端。写入晶体管202还可以包括第一介质层206，第一介质层覆盖第二半导体层203、第三栅极204、第二栅介质层205以及第一面上的第一半导体层106，起到隔离作用，第一介质层206的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅等介质材料中的至少一种。本公开实施例提供的写入晶体管的具体构成仅为示例，并不构成对写入晶体管具体结构的限制。

参考图7，存储单元结构还包括写字线WWL、读字线RWL以及位线BL，其中，写字线WWL与写入晶体管202的第三栅极204电连接，第三源漏区和第四源漏区中的一者与位线BL电连接，第一源漏区和第二源漏区中的一者与位线BL电连接，第一栅极103和第二栅极104中未与第一端电连接的一者与读字线RWL电连接。

利用读取晶体管的两个栅极分别完成数据存储和读写操作控制进行详细说明。

本公开实施例提供的存储单元进行写操作的步骤可以包括：对写字线WWL施加电压，使得写入晶体管开启，并对位线BL施加电压，以对存储节点SN进行充电，使得存储节点SN处呈现高电压或者低电压，分别代表数据1和0；在对存储节点SN进行写操作的过程中，不向读字线RWL施加电压，以不向读取晶体管中与读字线RWL电连接的栅极提供电压信号。

本公开实施例提供的存储单元进行读操作的步骤可以包括：向读字线RWL施加电压，以向与读字线RWL电连接的栅极提供电压信号，并向读取晶体管中未与位线BL电连接的源漏区施加电压，通过检测位线BL中电流的大小来判断存储结构SN处电位的高低，以对存储节点SN进行读操作；在对存储节点SN进行读操作的过程中，不向第三栅极提供电压信号。

前述实施例提供的读取晶体管201为双栅晶体管，相较于读取晶体管为单栅晶体管，双栅读取晶体管利用读字线RWL对读取晶体管中与读字线RWL电连接的栅极进行读操作，有利于利用读取晶体管的两个栅极分别完成数据存储和读写操作控制，基于栅极控制读写操作的优势，构成的2T0C类型存储单元结构的读写操作更具灵活性。

且存储单元结构由两条字线(写字线WWL和读字线RWL)和一条位线BL控制，减少了存储单元结构所需的位线的数量，有利于进一步降低存储单元结构整体的尺寸以及降低存储阵列结构中的布线复杂程度，从而有利于进一步提高存储阵列结构的集成密度。

此外，存储阵列结构中的读字线RWL和读取晶体管中的第一栅极和第二栅极中的一者电连接，则流经读字线RWL的电流数量级很小，可以认为电流为0，则流经读字线RWL的电流不会影响与同一读字线RWL电连接的读取晶体管的数量，从而有利于提高存储阵列结构的存储密度。

相应的，本公开又一实施例还提供一种半导体结构的制造方法，本公开又一实施例提供的半导体结构的制造方法可制成前述实施例提供的半导体结构或者读取晶体管。以下将结合附图对本公开又一实施例提供的半导体结构的制造方法进行详细说明，与前前述实施例相同或者相应的部分，可参考前述实施例的相应说明，以下将不做详细赘述。图9至图12为本公开又一实施例提供的一种半导体结构的制造方法各步骤对应的结构示意图。

参考图9，提供基底100，基底100具有相对的第一面10和第二面20，基底100内还具有相连通的沟槽101和通孔102，沟槽101自第一面10向第二面20方向延伸，通孔102位于沟槽101与第二面20之间。

基底100可以为单个膜层，基底100的材料可以为半导体材料，半导体材料包括硅、锗、氮化镓(GaN)、砷化镓(GaAs)以及磷化铟(InP)。在一些实施例中，基底100也可以由多个膜层构成。例如，基底100可以包括衬底和介质层，其中，介质层远离衬底的表面为第一面10，衬底远离介质层的表面为第二面20，沟槽101和通孔102位于介质层中，衬底的材料为半导体材料，介质层的材料可以为氮化硅、氧化硅、碳化硅或者氮氧化硅等介电材料。在一些实施例中，在垂直于第一面10的方向上，第一面10可以位于第二面20的上方，则沟槽101位于通孔102的上方。在一些实施例中，在垂直于第一面10的方向上，第二面20可以位于第一面10的上方，则沟槽101位于通孔102的下方。本公开实施例并不对通孔和沟槽的空间位置关系进行限制。

在一些实施例中，沟槽101沿垂直于第一面10方向的剖面形状可以为三角形、矩形或者碗状。在一些实施例中，沟槽101可以由沿第一面10朝向第二面20方向依次连通的多个子沟槽构成。

参考图10，形成第一半导体层106，第一半导体层106由第一面10延伸至沟槽101内壁，并填充满通孔102，位于通孔102内的第一半导体层106作为第一源漏区16，位于第一面10上的第一半导体层106作为第二源漏区26。

第一半导体层106的材料可以包括IGZO。IGZO材料的载流子迁移率是多晶硅的载流子迁移率的20～50倍，有利于提高第一半导体层106中第一沟道区36的载流子迁移率，且还可以提高半导体结构的充放电速率，从而有利于降低由该半导体结构构成的晶体管工作时的漏电流，提高晶体管的能效。在一些实施例中，第一半导体层106的材料也可以为IWO或者ITO中的至少一种。

在一些实施例中，可以在同一工艺步骤中，在第一面10、沟槽101内壁以及通孔102内形成第一半导体层106，也就是说，第一半导体层106为连续的膜层。形成第一半导体层106的工艺可以为化学气相沉积(Chemical Vapor Deposition，CVD)工艺、物理气相沉积(Physical Vapor Deposition，PVD)工艺或者原子层沉积(Atomic Vapor Deposition，ALD)工艺。

还可以通过离子注入工艺或者扩散工艺处理第一半导体层，以使第一半导体层106中掺杂有N型离子或者P型离子，其中，第一源漏区16和第二源漏区26的掺杂离子类型相同，N型离子可以包括氮离子、磷离子等，P型离子可以包括硼离子、铝离子等。在一些实施例中，本公开实施例提供的半导体结构构成的晶体管为有结晶体管，结指的是PN结，第一源漏区16的掺杂离子类型与第一沟道区36的掺杂离子类型相反，例如，第一源漏区16和第二源漏区26可以掺杂有N型离子，第一沟道区36掺杂有P型离子。在一些实施例中，本公开实施例提供的半导体结构构成的晶体管为无结晶体管，第一源漏区16的掺杂离子类型与第一沟道区36的掺杂离子类型相同，例如，第一源漏区16、第二源漏区26以及第一沟道区36均可以掺杂有P型离子。

在一些实施例中，形成于第一面10上的第一半导体层106在第一面10上的正投影可以呈封闭环状，第一面10上的第一半导体层106的正投影面积较大且图形较规则，为量测制备具有期望形状的第一半导体层106步骤中的套刻误差提供了更大的窗口，有利于提高在制备具有期望形状的第一半导体层106过程中的对准精度，降低由于对准精度较低导致形成的晶体管失效的可能性。

参考图12，在沟槽101内形成第一栅介质层105以及相互分立的第一栅极103和第二栅极104，第一栅极103和第二栅极104分别位于通孔102相对两侧，第一栅介质层105至少位于第一栅极103朝向沟槽101的表面，且第一栅介质层105还位于第二栅极104朝向沟槽101的表面。

本公开实施例形成的半导体结构，半导体结构具有分立的第一栅极103和第二栅极104，也即，由该半导体结构构成的晶体管为双栅晶体管，晶体管的阈值电压由第一栅极103和第二栅极104共同控制，有利于灵活控制晶体管的导通或关断；且第一栅极103和第二栅极位于沟槽101中，第一半导体层106自第一面10延伸至沟槽101内壁，且第一半导体层106还填充满通孔102，第一半导体层106的第一沟道区36位于沟槽101中，能够在保证半导体结构占据较小的布局空间的同时，提高第一半导体层106中第一沟道区36的长度，从而能够降低由于第一沟道区36长度过小引起的短沟道效应发生的可能性，且有利于提高第一栅极103与第一沟道区36的正对面积以及第二栅极104与第一沟道区36的正对面积，以提高第一栅极103和第二栅极104对第一半导体层106的控制能力，从而有利于提高半导体结构的电学性能。

第一栅极103的材料可以多晶硅、钨、铝、钼、钌、氮化钛或者钽中的至少一种。第二栅极104的材料可以多晶硅、钨、铝、钼、钌、氮化钛或者钽中的至少一种。第一栅极103的材料与第二栅极104的材料可以相同，由相同材料构成的第一栅极103和第二栅极104可以由同一原始栅极制成。或者，第一栅极103与第二栅极104的材料可以不同，第一栅极103和第二栅极104在不同工艺步骤中制成。

参考图11至图12，在一些实施例中，形成第一栅介质层105、第一栅极103以及第二栅极104的方法可以包括：形成第一栅介质层105，第一栅介质层105覆盖沟槽101中的第一半导体层106；形成初始栅极110，初始栅极110位于第一栅介质层105上且填充满沟槽101；图形化初始栅极110，形成相互分立的第一栅极103和第二栅极104。

在图形化初始栅极110的步骤中，还可以图形化第一栅介质层105，并保留位于第一栅极103朝向沟槽101表面的第一栅介质层105，以及第二栅极104朝向沟槽101表面的第一栅介质层105。

在一些实施例中，也可以经不同的步骤依次形成具有期望尺寸和形状的第一栅介质层105、第一栅极103以及第二栅极104。

参考图12，在形成第一栅极103和第二栅极104之后，还可以形成低k介质层109，低k介质层填充满第一栅极103与第二栅极104之间的间隙、以及相邻第一栅介质层105之间的间隙，低k介质层109为介电常数<3.9的介质层，以降低第一栅极103和第二栅极104之间产生的寄生电容，有利于提高形成的半导体结构的电学性能。其中，低k介质层109的材料可以为氧化硅、氮化硅、氮氧化硅或者碳化硅中的至少一种。

上述实施例提供的半导体结构的制造方法，在沟槽101中形成分立的第一栅极103和第二栅极104，如此，形成的半导体结构构成的晶体管为双栅晶体管，晶体管的阈值电压由第一栅极103和第二栅极104共同控制，有利于灵活控制晶体管的导通或关断，且通过沟槽101和通孔102容纳第一半导体层106，能够在保证半导体结构占据较小的布局空间的同时，提高第一半导体层106中第一沟道区36的长度，从而能够降低由于第一沟道区36长度过小引起的短沟道效应发生的可能性，且有利于提高第一栅极103与第一沟道区36的正对面积以及第二栅极104与第一沟道区36的正对面积，以提高第一栅极103和第二栅极104对第一半导体层106的控制能力。

此外，可以在同一工艺步骤中第一面10、沟槽101内壁以及通孔102内形成第一半导体层106，以获得连续的第一半导体层106；在形成第一半导体层106之后，依次在沟槽101中的第一半导体层106上形成第一栅介质层105和初始栅极110，并在同一工艺步骤中图形化第一栅介质层105和初始栅极110，以在同一工艺步骤中获得第一栅极103和第二栅极，简化工艺步骤。

本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各种改动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。

Claims (10)

1.一种半导体结构，其特征在于，包括：

基底，所述基底具有相对的第一面和第二面，且所述基底内具有相连通的沟槽和通孔，所述沟槽自所述第一面向所述第二面方向延伸，所述通孔位于所述沟槽与所述第二面之间；

位于所述沟槽内且相互分立的第一栅极和第二栅极，所述第一栅极和所述第二栅极分别位于所述通孔相对两侧；

第一栅介质层，所述第一栅介质层至少位于所述第一栅极朝向所述沟槽的表面，且还位于所述第二栅极朝向所述沟槽的表面；

第一半导体层，所述第一半导体层自所述第一面延伸至所述沟槽内壁，且还填充满所述通孔，其中，位于所述沟槽内的所述第一半导体层位于所述第一栅介质层远离所述第一栅极的表面、以及所述第一栅介质层远离所述第二栅极的表面；

其中，位于所述通孔内的所述第一半导体层作为第一源漏区，位于所述第一面上的所述第一半导体层作为第二源漏区，位于所述沟槽中的所述第一半导体层作为第一沟道区。

2.根据权利要求1所述的半导体结构，其特征在于，所述沟槽沿垂直于所述第一面方向的剖面形状包括三角形、矩形或者碗状。

3.根据权利要求1所述的半导体结构，其特征在于，所述沟槽包括沿所述第一面朝向所述第二面方向设置且相连通的第一沟槽和第二沟槽，所述第二沟槽与所述通孔连通，在沿所述第一栅极朝向所述第二栅极的方向上，所述第一沟槽的宽度大于所述第二沟槽的宽度；所述第一半导体层由所述第一沟槽内壁延伸至所述第二沟槽的内壁，所述第一栅极和所述第二栅极均由所述第一沟槽延伸至所述第二沟槽中。

4.根据权利要求1所述的半导体结构，其特征在于，所述第一栅极和所述第二栅极相对于所述通孔延伸方向对称设置。

5.根据权利要求1所述的半导体结构，其特征在于，所述第一半导体层的材料包括IGZO。

6.根据权利要求1所述的半导体结构，其特征在于，位于所述第一面上的所述第一半导体层在所述第一面上的正投影呈封闭环状。

7.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：低k介质层，所述低k介质层位于所述沟槽内且还位于所述第一栅极与所述第二栅极之间。

8.一种存储单元结构，其特征在于，包括：

读取晶体管，所述读取晶体管为根据权利要求1-7任一项所述的半导体结构；

写入晶体管，所述写入晶体管包括第一端、第二端以及控制端，所述第一端与所述第一栅极和所述第二栅极中的一者电连接，所述第二端与所述第一源漏区和所述第二源漏区中的一者电连接。

9.一种半导体结构的制造方法，其特征在于，包括：

提供基底，所述基底具有相对的第一面和第二面，所述基底内还具有相连通的沟槽和通孔，所述沟槽自所述第一面向所述第二面方向延伸，所述通孔位于所述沟槽与所述第二面之间；

形成第一半导体层，所述第一半导体层由所述第一面延伸至所述沟槽内壁，并填充满所述通孔，位于所述通孔内的所述第一半导体层作为第一源漏区，位于所述第一面上的所述第一半导体层作为第二源漏区，位于所述沟槽中的所述第一半导体层作为第一沟道区；在所述沟槽内形成第一栅介质层以及相互分立的第一栅极和第二栅极，所述第一栅极和所述第二栅极分别位于所述通孔相对两侧，所述第一栅介质层至少位于所述第一栅极朝向所述沟槽的表面，且所述第一栅介质层还位于所述第二栅极朝向所述沟槽的表面。

10.根据权利要求9所述的半导体结构的制造方法，其特征在于，形成所述第一半导体层、所述第一栅介质层、所述第一栅极以及所述第二栅极的方法包括：

在同一工艺步骤中，在所述第一面、所述沟槽内壁以及所述通孔内形成所述第一半导体层；

形成第一栅介质层，所述第一栅介质层覆盖所述沟槽中的所述第一半导体层；

形成初始栅极，所述初始栅极位于所述初始第一栅介质层上且填充满所述沟槽；

图形化所述初始栅极，形成相互分立的所述第一栅极和所述第二栅极。