CN116705855B - 一种soi mosfet结构 - Google Patents

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Abstract

本发明提供的一种SOI MOSFET结构，包括衬底层、埋氧层、活性区、源电极、漏电极、栅介质层、栅电极及导热柱，埋氧层设置于衬底层的上表面，埋氧层的材质为SiO2，活性区设置于埋氧层的上表面，源电极和漏电极设置于活性区的上表面，栅介质层设置于源电极与漏电极之间；栅电极设置于栅介质层内，导热柱贯穿埋氧层，导热柱的顶壁与活性区接触。本发明设置了导热柱，从而活性区的热量可以经活性区下方的导热柱将热量散出，从而不会出现活性区晶格温度极度升高的情况，避免了漏电极电流的减小。

Description

一种SOI MOSFET结构
技术领域
本发明涉及集成电路芯片电子器件技术领域，特别涉及一种SOI MOSFET结构。
背景技术
随着器件尺寸的减小，集成电路越来越小型化，现有的传统CMOS技术正在接近其物理极限，已无法满足超大规模集成电路高性能要求。SOI MOSFET(Silicon-On-InsulatorMetal-Oxide-Semiconductor Field-Effect Transistor)是一种基于绝缘体硅(Silicon-On-Insulator,SOI)技术制备的MOSFET器件，其源、漏区域与基底之间加入一层绝缘层，形成类似于三明治的全介质隔离，能够克服体硅材料的不足，最大程度的发挥硅集成电路存在的潜力。SOI MOSFET相对于传统的MOSFET具有更好的抗辐射、降低漏电流、降低功耗等特点，在超大规模集成电路(VLSI)中有广泛的应用。
但是，SOI MOSFET限于其独特的埋氧层结构(在Si基底上表面加了SiO2层)，导致了器件自热效应的加重。SOI MOSFET或MOSFET器件工作时，沟道区内的电子将在高电场下加速漂移并发生晶格碰撞，导致电子和晶格间的热传递，由于SOI MOSFET的Si基底具有SiO2层，且SiO2的热导率仅为Si的百分之一，使SOI MOSFET的活性区的热量无法通过衬底传出去，大量热量集中于活性区，使活性区晶格温度极度升高，最终导致漏电极电流的减小，带来严重的器件性能问题。
发明内容
基于此，本发明的主要目的是提供一种能够降低自热效应的SOI MOSFET结构。
为实现上述目的，本发明提供一种SOI MOSFET结构，包括：
衬底层；
埋氧层，设置于所述衬底层的上表面，所述埋氧层的材质为SiO2；
活性区，设置于所述埋氧层的上表面；
源电极和漏电极，所述源电极和所述漏电极设置于所述活性区的上表面，且所述源电极与所述漏电极之间具有间隔；
栅介质层，设置于所述活性区的上表面，所述栅介质层的一端与所述源电极连接，所述栅介质层的另一端与所述漏电极连接；
栅电极，设置于所述栅介质层内，所述栅电极与所述源电极及所述漏电极均未接触；及
导热柱，贯穿所述埋氧层，所述导热柱的顶壁与所述活性区接触，所述导热柱的底壁延伸至所述衬底层内；
所述栅电极为长方体状，所述栅电极底端靠近所述漏电极的一侧具有缺口，所述缺口贯穿所述栅电极。
优选地，所述导热柱的材质为III-V族化合物半导体。
优选地，所述导热柱的材质为SiC、GaN、InN或AlN。
优选地，所述导热柱的两端贯穿所述埋氧层，且所述导热柱的两端伸出所述埋氧层。
优选地，所述导热柱的中心轴线位于栅电极靠近漏电极的侧壁的正下方，所述导热柱的中心轴线与所述栅电极靠近所述漏电极的侧壁在一条垂直线上。
优选地，所述缺口包括依次连接的上底面、第一侧面、下底面和第二侧面，所述上底面和所述下底面平行，所述缺口靠近所述漏电极的一侧为所述第一侧面，所述缺口靠近所述源电极的一侧为所述第二侧面，所述缺口的所述下底面的长记为t1，所述缺口的所述上底面的长记为t2，所述缺口的高记为t3，所述缺口的所述第二侧面与所述下底面的夹角记为θ，所述夹角θ＝arctan(t3/(t1-t2))，所述夹角θ不大于90°。
优选地，所述活性区包括依次连接的第一N型重掺杂区、P型掺杂区及第二N型重掺杂区，所述第一N型重掺杂区位于所述源电极和所述栅介质层下方，所述第二N型重掺杂区位于所述漏电极和所述栅介质层下方，所述P型掺杂区位于所述栅介质层下方，第一N型重掺杂区和第二N型重掺杂区由N型半导体形成，N型半导体由在硅中掺杂五价元素形成，P型掺杂区由P型半导体形成，P型半导体由在硅中掺杂三价元素形成。
优选地，所述P型掺杂区内设置有N型轻掺杂区，所述N型轻掺杂区与所述栅介质层接触，所述N型轻掺杂区由N型半导体形成，所述N型轻掺杂区中五价元素的含量小于第一N型重掺杂区和第二N型重掺杂区中五价元素的含量。
本发明技术方案的优点：当SOI MOSFET器件工作时，活性区的沟道区内的电子将在高电场下加速漂移并发生晶格碰撞，导致电子和晶格间的热传递，现有技术中活性区的热量只能从侧边或从经活性区上方散出少量的热，由于活性区下方的SiO2埋氧层导热性差，活性区的热量无法经下方的SiO2埋氧层散出，但是本发明设置了导热柱，导热柱贯穿埋氧层，且导热柱的顶壁与活性区接触，从而活性区的热量可以经活性区下方的导热柱将热量散出，从而不会出现活性区晶格温度极度升高的情况，避免了漏电极电流的减小。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的装置获得其他的附图。
图1为一实施例的SOI MOSFET结构的结构示意图；
图2为图1的A处放大图；
图3为图2的B处放大图；
图4为夹角θ在不同角度下，沿着SG-MOS器件沟道水平方向，沟道电场的变化；
图5为随着漏电极施加电压的增大，SOI MOSFET结构的漏极电流变化；
图6为随着漏电极施加电压的增大，SOI MOSFET结构的温度变化；
图7为不同结构下，沿着器件沟道水平方向，沟道电场的变化；
图8为斜栅结构在不同夹角θ下，器件的温升变化图；
图9为斜栅结构在不同夹角θ下，器件的输出曲线图；
图10为沟道轻掺杂在不同掺杂浓度下，器件的温升变化图；
图11为沟道轻掺杂在不同掺杂浓度下，器件的输出特性曲线图；
图12为一实施例的SOI MOSFET结构的左视图。
其中，100、衬底层；200、埋氧层；300、活性区；310、第一N型重掺杂区；320、P型掺杂区；321、N型轻掺杂区；330、第二N型重掺杂区；400、源电极；500、漏电极；600、栅介质层；700、栅电极；710、缺口；800、导热柱。
Control指标准器件，标准器件是指现有技术中常规的SOI MOSFET器件；SG-MOS指具有斜栅结构的SOI MOSFET器件；SG-D-MOS指具有斜栅结构和沟道轻掺杂的SOI MOSFET器件；SG-D-SiC-MOS指具有斜栅结构、沟道轻掺杂及导热柱的SOI MOSFET器件；VG指仿真时所给的栅极电压；t1指缺口710下底面的长；t2指缺口710的上底面的长；t3指缺口710的高；θ指缺口710的第二侧面相对于下底面的夹角。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，本发明实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，全文中的“和/或”包括三个方案，以A和/或B为例，包括A技术方案、B技术方案，以及A和B同时满足的技术方案；另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
如图1-2所示，本发明提供一种SOI MOSFET结构，SOI MOSFET结构包括衬底层100、埋氧层200、活性区300、源电极400、漏电极500、栅介质层600、栅电极700及导热柱800，埋氧层200设置于衬底层100的上表面，埋氧层200的材质为SiO2，活性区300设置于埋氧层200的上表面，源电极400和漏电极500设置于活性区300的上表面，且源电极400与漏电极500之间具有间隔，栅介质层600设置于活性区300的上表面以及位于源电极400与漏电极500之间的间隔内，栅介质层600的一端与源电极400连接，栅介质层600的另一端与漏电极500连接；栅电极700设置于栅介质层600内，栅电极700与源电极400及漏电极500均未接触，导热柱800贯穿埋氧层200，导热柱800的顶壁与活性区300接触，导热柱800的底壁延伸至衬底层100内，栅电极700为长方体状，栅电极700底端靠近漏电极500的一侧具有缺口710，缺口710贯穿栅电极700。
当SOI MOSFET器件工作时，活性区300的沟道区内的电子将在高电场下加速漂移并发生晶格碰撞，导致电子和晶格间的热传递，现有技术中活性区300的热量只能从侧边或从经活性区300上方散出少量的热，由于活性区300下方的SiO2埋氧层200导热性差，活性区300的热量无法经下方的SiO2埋氧层200散出，但是本发明设置了导热柱800，导热柱800贯穿埋氧层200，且导热柱800的顶壁与活性区300接触，从而活性区300的热量可以经活性区300下方的导热柱800将热量散出，从而不会出现活性区300晶格温度极度升高的情况，避免了漏电极500电流的减小。具体地，导热柱800的底壁延伸至衬底层100内，使得活性区300的热量可以经活性区300下方的导热柱800直接将热量散出外，还可以经活性区300下方的导热柱800和衬底层100将热量散出，从而多了一个散热的途径，使得散热更加可靠。
具体地，栅电极700底端靠近漏电极500的一侧具有缺口710，缺口710从靠漏电极500端侧面向源电极400端侧面延伸以及从下底面向上底面延伸。缺口710贯穿栅电极700，具体地，缺口710的设置能够减小SOI MOSFET结构的活性区300的产热。SOI MOSFET沟道上的电场因斜栅结构(即指栅电极700的缺口710)的加入会降低，自然导致器件沟道内部焦耳热的产生减少，使得器件的自热效应得到缓解。
在本实施例中，衬底层100的材质为硅，源电极400和漏电极500的材质为金属，栅电极700的材质为多晶硅，栅介质层600的材质为二氧化硅。
导热柱800沿埋氧层200的厚度方向贯穿埋氧层200，具体地，埋氧层200的厚度方向与导热柱800的顶壁平行，且埋氧层200的厚度方向与栅介质层600连接源电极400的侧壁平行。参考图1，埋氧层200的厚度方向为从图1外垂直指向图1内的方向。
导热柱800的材质为III-V族化合物半导体，例如，导热柱800的材质为SiC、GaN、InN或AlN。在本实施例中，导热柱800的材质为SiC，具体地，SiC的导热系数高，从而导热柱800能够更加可靠快速的将活性区300下方的热量传导散出。SiC导热柱800的加入则增强了器件在垂直方向上的散热，减轻了热量在活性区300的积聚，同时也消除了栅电极700边缘处的电场峰值，提高了器件的漏电极500击穿电压。
参考图12，导热柱800的两端贯穿埋氧层200，且导热柱800的两端伸出埋氧层200，并穿过隔离层，与另一器件导热柱相连接，直至延伸到芯片衬底层边缘，具体地，如此设置，导热柱可以使芯片某列MOS管相连接，可以满足加速芯片横向散热的实现，但是导热柱800的两端没有穿出芯片衬底层，如此设计芯片机械可靠性更强，且工艺上实现更加容易，工序更为简单。
参考图1，导热柱800的中心轴线位于栅电极700靠近漏电极500的侧壁的正下方，所述导热柱的中心轴线与所述栅电极靠近所述漏电极的侧壁在一条垂直线上，具体地，活性区300温度最高的区域为栅电极700靠近漏电极500的侧壁的下方，从而导热柱800位于活性区300温度最高的区域的正下方，并与活性区300温度最高的区域接触，如此设置，导热柱800可以快速将活性区300温度最高的区域的热量散出。
缺口710沿栅电极700的厚度方向贯穿栅电极700，具体地，栅电极700的厚度方向与埋氧层200的厚度方向平行。参考图1，栅电极700的厚度方向为从图1外垂直指向图1内的方向。
参考图2-3，缺口710包括依次连接的上底面、第一侧面、下底面和第二侧面，上底面和下底面平行，缺口710靠近漏电极500的一侧为第一侧面，缺口710靠近源电极400的一侧为第二侧面，下底面的长记为t1，缺口710的上底面的长记为t2，缺口710的高记为t3，缺口710的第二侧面相对于下底面的夹角记为θ，夹角θ＝arctan(t3/t1-t2)，夹角θ不大于90°。具体地，在前述范围内夹角θ越大活性区300降温效果越明显。在本实施例中，夹角θ的范围为36°-90°。
参考图8，图8为斜栅结构在不同夹角θ下，器件的温升变化，本申请通过设置斜栅结构，器件温升明显低于现有技术中标准器件的温升，并随着夹角θ增大，器件的降温效果越明显。
参考图1-2，活性区300包括依次连接的第一N型重掺杂区310、P型掺杂区320及第二N型重掺杂区330，第一N型重掺杂区310位于源电极400和栅介质层600下方，第二N型重掺杂区330位于漏电极500和栅介质层600下方，P型掺杂区320位于栅介质层600下方，第一N型重掺杂区310和第二N型重掺杂区330由N型半导体形成，N型半导体由在硅中掺杂五价元素形成，P型掺杂区320由P型半导体形成，P型半导体由在硅中掺杂三价元素形成。五价元素可以为砷、磷或锑等，三价元素可以为硼、镓、铝或铟等。具体地，第一N型重掺杂区310的顶壁分别与源电极400及栅介质层600连接，P型掺杂区320的顶壁与栅介质层600连接，第二N型重掺杂区330的顶壁分别与漏电极500及栅介质层600连接。在本实施例中，第一N型重掺杂区310、P型掺杂区320及第二N型重掺杂区330为一体结构，是硅块在三个区域进行不同的掺杂得到的。
其中，N型半导体也称为电子型半导体，N型半导体即自由电子浓度远大于空穴浓度的杂质半导体；P型半导体也称为空穴型半导体，P型半导体即空穴浓度远大于自由电子浓度的杂质半导体。
参考图2，P型掺杂区320内设置有N型轻掺杂区321，N型轻掺杂区321与栅介质层600接触，N型轻掺杂区321由在硅中掺杂N型半导体形成，N型轻掺杂区321中五价元素的含量小于第一N型重掺杂区310和第二N型重掺杂区330中五价元素的含量。具体地，N型轻掺杂区321的掺杂范围为0～1.3×1018cm-3，P型掺杂区320内设置有N型轻掺杂区321后，增加了P型掺杂区320内的载流子(电子)，从而活性区300的P型掺杂区320内的电流增大，进而提高了器件的漏电极500电流。在P型掺杂区320内设置N型轻掺杂区321，即为进行了沟道轻掺杂处理。
在一实施例中，参考图11，图11为沟道轻掺杂在不同掺杂浓度下，器件的输出特性曲线，P型掺杂区320内设置有浓度分别为4.0×1017cm-3、7.0×1017cm-3、1.0×1018cm-3、1.3×1018cm-3N型轻掺杂区321后的输出特性曲线，可以看到，经沟道轻掺杂后的器件饱和电流有了明显提高，且随着掺杂浓度增大时而增大。
在栅电极施加电压，P型掺杂区320的顶部会形成沟道，从而源电极400和漏电极500之间会通过第一N型重掺杂区310、P型掺杂区320的沟道及第二N型重掺杂区330实现导通。
具体地，轻掺杂和重掺杂是相对的，重掺杂的半导体中，掺杂物和半导体原子的浓度比约是千分之一，而轻掺杂则可能会到十亿分之一的比例。
参考图1-2，N型轻掺杂区321在栅电极700的正下方。
本发明的优点是：由于本发明采取了一种复合结构，尤其是在降低自热效应问题上，通过同时降低SOI MOSFET结构的产热(栅电极700的缺口710引起的)以及增强器件的散热(SiC导热柱800引起的)，可最大程度降低器件温度，使器件最高温度由436.0K下降到365.2K，降了16.2％。提高了器件的漏电极500电流(斜栅结构及其沟道局部掺杂引起的)和击穿电压(SiC导热柱800引起的)。
具体地，参考图4，设置器件的栅极电压VG＝4.0V，参数t1＝12nm，t3＝9nm，图4为在COMSOL软件下仿真出的栅电极700的缺口710的夹角θ在不同角度下，沿着P型掺杂区320的沟道的水平方向，沟道电场的变化，随着栅电极700的缺口710的夹角θ的增大，沟道电场逐渐变小，从而降低SOI MOSFET结构的产热，但是栅电极700的缺口710的设置会使沟道电场的峰值比现有技术的沟道电场的峰值更大的弊端，此外参考图7，本申请进一步设置SiC导热柱800，消除了上述电场峰值。
参考图5，图5为随着漏电极500施加电压的增大，SOI MOSFET结构的电流变化，相对于现有技术，本申请通过栅电极700的缺口710的设置避免了电压过大时，出现SOIMOSFET结构的电流下降的情况，但是电流的峰值降低了，本申请进一步设置P型掺杂区320，在避免了电压过大时，出现SOI MOSFET结构的电流下降的情况外，还避免了电流的峰值降低，本申请更进一步设置SiC导热柱800，在避免了电压过大时，出现SOI MOSFET结构的电流下降的情况外，还提高了电流的峰值降低。
参考图6，图6为随着漏电极500施加电压的增大，SOI MOSFET结构的温度变化，相对于现有技术，本申请通过栅电极700的缺口710的设置降低了SOI MOSFET结构的温度，本申请进一步设置P型掺杂区320，进一步地降低了SOI MOSFET结构的温度，更进一步设置SiC导热柱800，本申请更进一步地降低了SOI MOSFET结构的温度。
参考图7，图7为沿着P型掺杂区320的沟道的方向，沟道电场的变化。
参考图9，图9为斜栅结构在不同夹角θ下，器件的输出曲线图，本申请通过设置斜栅结构，使得器件饱和电流有了明显提高，且随着夹角θ减小而增大。
参考图10，图10为沟道轻掺杂在不同掺杂浓度下，器件的温升变化，可以看到，经沟道轻掺杂后的器件温升有了明显降低，且随着掺杂浓度增大时而降低。
以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效装置变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。

Claims (7)

1.一种SOI MOSFET结构，其特征在于，包括：
衬底层；
埋氧层，设置于所述衬底层的上表面，所述埋氧层的材质为SiO2；
活性区，设置于所述埋氧层的上表面；
源电极和漏电极，所述源电极和所述漏电极设置于所述活性区的上表面，且所述源电极与所述漏电极之间具有间隔；
栅介质层，设置于所述活性区的上表面，所述栅介质层的一端与所述源电极连接，所述栅介质层的另一端与所述漏电极连接；
栅电极，设置于所述栅介质层内，所述栅电极与所述源电极及所述漏电极均未接触；及
导热柱，贯穿所述埋氧层，所述导热柱的顶壁与所述活性区接触，所述导热柱的底壁延伸至所述衬底层内；
所述栅电极为长方体状，所述栅电极底端靠近所述漏电极的一侧具有缺口，所述缺口贯穿所述栅电极；
所述导热柱的中心轴线位于所述栅电极靠近所述漏电极的侧壁的正下方，所述导热柱的中心轴线与所述栅电极靠近所述漏电极的侧壁在一条垂直线上。
2.如权利要求1所述的SOI MOSFET结构，其特征在于，所述导热柱的材质为III-V族化合物半导体。
3.如权利要求1所述的SOI MOSFET结构，其特征在于，所述导热柱的材质为SiC、GaN、InN或AlN。
4.如权利要求1所述的SOI MOSFET结构，其特征在于，所述导热柱的两端贯穿所述埋氧层，且所述导热柱的两端伸出所述埋氧层，并穿过隔离层，与另一器件导热柱相连接。
5.如权利要求1所述的SOI MOSFET结构，其特征在于，所述缺口包括依次连接的上底面、第一侧面、下底面和第二侧面，所述上底面和所述下底面平行，所述缺口靠近所述漏电极的一侧为所述第一侧面，所述缺口靠近所述源电极的一侧为所述第二侧面，所述缺口的所述下底面的长记为t1，所述缺口的所述上底面的长记为t2，所述缺口的高记为t3，所述缺口的所述第二侧面与所述下底面的夹角记为θ，所述夹角θ=arctan(t3/(t1-t2))，所述夹角θ不大于90°。
6.如权利要求1所述的SOI MOSFET结构，其特征在于，所述活性区包括依次连接的第一N型重掺杂区、P型掺杂区及第二N型重掺杂区，所述第一N型重掺杂区位于所述源电极和所述栅介质层下方，所述第二N型重掺杂区位于所述漏电极和所述栅介质层下方，所述P型掺杂区位于所述栅介质层下方，第一N型重掺杂区和第二N型重掺杂区由N型半导体形成，N型半导体由在硅中掺杂五价元素形成，P型掺杂区由P型半导体形成，P型半导体由在硅中掺杂三价元素形成。
7.如权利要求6所述的SOI MOSFET结构，其特征在于，所述P型掺杂区内设置有N型轻掺杂区，所述N型轻掺杂区与所述栅介质层接触，所述N型轻掺杂区由N型半导体形成，所述N型轻掺杂区中五价元素的含量小于第一N型重掺杂区和第二N型重掺杂区中五价元素的含量。
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