CN116705594A - 一种薄膜半导体与金刚石复合衬底及其制造方法 - Google Patents

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Abstract

本发明涉及一种薄膜半导体与金刚石复合衬底及其制造方法，属于半导体材料与器件技术领域，避免了现有基于键合技术制造金刚石复合衬底面临的金刚石翘曲度、TTV、表面粗糙度的加工难题，解决了复合衬底孔隙率偏高和结合强度不足等问题导致的高温应力耐受性偏低的问题。该方法包括：提供衬底；在所述衬底表面生长过渡层；对过渡层表面进行表面处理；过渡层表面生长金刚石，得到高导热的复合衬底；剥离，得到目标复合衬底；对目标复合衬底进行退火，之后进行表面光滑化处理；在目标复合衬底上生长氮化镓外延层。本发明解决了生长稳定性和剥离可行性问题，为复合衬底的实现提供了兼容性解决方案。

Description

一种薄膜半导体与金刚石复合衬底及其制造方法
技术领域
本发明涉及半导体材料与器件技术领域，尤其涉及一种薄膜半导体与金刚石复合衬底及其制造方法。
背景技术
近年来，在多晶金刚石上制造的GaN晶体管与传统的GaN器件相比，其更高的频率和高功率处理潜力，引起了人们的极大的兴趣。多晶金刚石衬底的高导热系数显著改善了晶体管的热管理，使基于GaN的射频（RF）器件的功率密度处理能力提高了接近3倍。
由于匹配问题，在金刚石上直接外延氮化镓材料难度很大，因此无法实现金刚石基氮化镓器件的批量制备。现有技术提出采用金刚石复合衬底来解决金刚石上直接外延氮化镓材料难度大的问题。
目前基于键合技术制造金刚石复合衬底，面临金刚石翘曲度、TTV、表面粗糙度的加工难题，使得金刚石复合衬底的制造难度和成本大大增加；即便金刚石与表面薄膜材料的成功键合集成，其键合率偏低，键合强度不均匀，也面临后续1100℃高温应力的严峻考验。
金刚石生长单晶金刚石生长温度较高，一般超过1000℃；多晶金刚石可以在600℃-850℃温度中生长，温度越高结晶质量越高，成键强度越高，热导越高。金刚石生长技术路线是实现衬底材料集成的另一条可选路线。但更高的温度对工艺兼容性要求越苛刻。
除了材料集成外，还需解决复合衬底表面薄膜的制备问题。复合衬底的表面薄膜层一般选择适合氮化镓外延的单晶材料，比如碳化硅或氮化铝或氮化镓等。考虑到热阻最小化问题，通常需要通过CMP或者刻蚀或者其他方法将键合的半导体材料减薄至微纳尺度，这对加工要求非常高，故通常结合智能剥离技术实现半导体材料微纳尺度减薄。但该技术实施的温度同样也较高，工艺兼容性较差。
发明内容
鉴于上述的分析，本发明旨在提供一种薄膜半导体与金刚石复合衬底及其制造方法，将多晶金刚石生长路线与智能剥离技术相结合，避免了现有基于键合技术制造金刚石复合衬底面临的金刚石翘曲度、TTV、表面粗糙度的加工难题，解决了复合衬底孔隙率偏高（键合率低）和结合强度不足等问题导致的高温应力耐受性偏低的问题。但由于金刚石生长条件和智能剥离条件均需要高温工艺，所以该技术路线将面临高温兼容性的挑战。本发明通过金刚石生长条件和智能剥离条件的巧妙设计与梯度调控，兼顾了金刚石高质量生长和薄膜材料有效剥离，制造出满足需求的金刚石复合衬底。
本发明的目的主要是通过以下技术方案实现的：
一方面，本发明提供了一种金刚石复合衬底的制造方法，包括：
提供衬底；
在所述衬底表面生长过渡层；
对过渡层表面进行表面处理；
在过渡层表面生长金刚石，得到高导热的复合衬底；
剥离，得到目标复合衬底；
对目标复合衬底进行退火，之后进行表面光滑化处理；
在目标复合衬底上生长氮化镓外延层。
可选地，沿所述过渡层的厚度方向，由衬底侧至金刚石侧，所述过渡层的热膨胀系数逐渐减小。
可选地，所述剥离包括：对高导热的复合衬底进行退火。
可选地，退火温度比生长金刚石的温度至少高100℃。
可选地，所述衬底为同质衬底。
可选地，所述衬底为复合载体，所述复合载体包括依次设置的载片层、介质层和半绝缘半导体层。
可选地，所述剥离包括：采用柔性方法去除介质层。
可选地，所述过渡层的材料为SiNx、SiOxNy、AlN、AlOx或AlOxNy。
第二方面，本发明还提供了一种金刚石复合衬底，采用上述的制造方法制备得到。
第三方面，本发明还提供了一种半导体器件，包括：采用上述制造方法得到的复合衬底或上述的复合衬底，以及在所述复合衬底上外延生长的氮化镓层。
第四方面，本发明还提供了一种复合载体的制备方法，用于制备得到上述的复合载体，包括：
步骤11：从半绝缘半导体衬底的表面向内注入H离子至指定深度，形成H离子预埋层；
步骤12：对半绝缘半导体衬底的离子注入面表面进行光滑化、原子原位沉积与活化；在载片层的表面生长易腐蚀的介质层，并对介质层进行表面活化；
步骤13：将半绝缘半导体衬底的离子注入面与介质层的活化面键合，形成半绝缘半导体-载片层复合衬底；
步骤14：对半绝缘半导体-载片层复合衬底进行高温退火，得到复合载体。
与现有技术相比，本发明至少可实现如下有益效果之一：
1、现有技术通常在金刚石上直接外延氮化镓材料，但由于匹配问题，在金刚石上直接外延氮化镓材料难度很大，因此无法实现金刚石基氮化镓器件的批量制备。金刚石复合衬底可以解决金刚石上直接外延氮化镓材料面临的缺陷和应力问题。现有金刚石复合衬底通常采用键合技术，但该技术中金刚石衬底表面将面临翘曲度、TTV、粗糙度的加工难题，键合衬底的键合率和强度不一定能满足后续1100℃高温应力考验。本发明提出在半导体衬底表面高温（600-850℃）生长厚膜（厚度大于80µm）金刚石衬底，利用高温生长反应中生成物与界面物质的高能成键和原子级覆盖特点，有效降低了界面空洞，提高了复合衬底异质材料间原子结合强度，能够达到后续1100℃高温所需承受的应力，从而避免了多晶金刚石与半导体薄膜键合面临的金刚石翘曲度、平整度、粗糙度等加工问题，以及键合率低等问题。具体的，采用键合技术得到的复合衬底的键合率和键合强度分别为90%和1J/m2，采用本发明的制造方法得到的复合衬底的键合率和键合强度均有显著提高，分别为99%和2J/m2。
2、厚膜衬底材料上高温生长金刚石材料将面临较高应力的问题，其主要原因在衬底材料热膨胀系数与金刚石热膨胀系数差距非常大，且晶格常数差距也较大。本发明在衬底材料和金刚石材料之间设置过渡层，采用渐变热膨胀系数的介质插入层作为金刚石生长的应力调控层，以解决厚膜材料生长时的应力平衡问题。具体的，越靠近金刚石一侧过渡层的热膨胀系数越低，越靠近衬底一侧过渡层的热膨胀系数越高。
3、为了得到高质量的外延层，现有技术中使用氮化镓异质外延去除衬底后再生长金刚石的方法，但上述方法面临金刚石生长时高温富氢环境对氮化镓外延层的损伤问题。本发明创新性地提出采用“先半导体复合衬底表面生长金刚石、后外延生长氮化镓”的思路，避免了传统路线中氮化镓外延在金刚石生长时暴露在高温富氢环境造成的应力弛豫和局部分解的损伤问题。
4、本发明巧妙设计了金刚石生长温度与剥离退火温度的梯度差窗口，即退火温度比生长金刚石的温度至少高100℃，使得生长金刚石时衬底材料不会在H离子预埋层处剥离，有效解决了生长稳定性和剥离可行性问题，为复合衬底的实现提供了兼容性解决方案。
5、本发明采用超薄表面离子注入或修饰技术（即采用臭氧氧化的方式，表面注入Si或Fe或氧的方式，或硅烷蒸气吸附方式），解决了材料表面生长金刚石形核密度低的问题。具体的，本发明生长得到的金刚石的形核密度为4×1010cm-2以上，远高于现有技术的4×108cm-2。
6、通过将衬底采用特殊的复合载体形式（复合载体包括依次设置的载片层、介质层和半绝缘半导体层），一方面，利用介质层的易腐蚀性有效解决了金刚石生长后薄膜剥离的问题，避免离子注入退火时高温应力导致金刚石界面开裂情况；另一方面，利用介质层在高温下的流动性或柔性，释放复合衬底高温应力，达到避免金刚石生长过程中的裂片问题。
7、本发明通过联合调整H离子的注入剂量和注入能量，能够使得金刚石生长温度与剥离退火温度之间形成梯度差，从而使得生长金刚石时衬底材料不会在H离子预埋层处剥离。
本发明中，上述各技术方案之间还可以相互组合，以实现更多的优选组合方案。本发明的其他特征和优点将在随后的说明书中阐述，并且，部分优点可从说明书中变得显而易见，或者通过实施本发明而了解。
附图说明
附图仅用于示出具体实施例的目的，而并不认为是对本发明的限制，在整个附图中，相同的参考符号表示相同的部件；
图1为本发明制作复合衬底的一种方法的工艺流程图；
图2为本发明制作复合衬底的另一种方法的工艺流程图；
图3为本发明制作得到的复合衬底的结构示意图；
图4为本发明制作复合载体的另工艺流程图。
附图标记：
1-半绝缘半导体衬底；2-H离子预埋层；3-过渡层；4-金刚石；5-目标复合衬底；6-氮化镓外延层；7-载片层；8-介质层；9-半绝缘半导体层。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
本发明的一个具体实施例，公开了一种金刚石复合衬底的制造方法。参考图1，下面详细介绍第一种制作金刚石复合衬底的工艺流程，具体包括以下步骤：
步骤1：从半绝缘半导体衬底1的表面向内注入H离子至指定深度，形成H离子预埋层2；
步骤2：在半绝缘半导体衬底1的表面生长过渡层3并退火；
步骤3：对过渡层3的表面进行表面处理，目的在于改变过渡层3表面的化学态，从而提高在半绝缘半导体衬底1的表面生长的金刚石的形核密度；
步骤4：在过渡层3的表面生长多晶金刚石4，得到高导热的复合衬底；
步骤5：对复合衬底进行第一次退火，使得半绝缘半导体层9从体材料上剥离，得到剩余半绝缘半导体衬底和目标复合衬底5；
步骤6：对目标复合衬底5进行第二次退火，之后进行表面光滑化处理；
步骤7：在目标复合衬底5上生长氮化镓外延层6。
下面对以上7个步骤分别进行详细介绍。
具体的，步骤1中，H离子的注入剂量为1015~1018cm2，例如，可以为1015cm2、1016cm2、1017cm2、1018cm2。注入能量为10-400 keV，例如，可以为10 keV、50 keV、100 keV、150 keV、200 keV、250 keV、300 keV、350 keV、400 keV。深度为0.2-2µm，例如，可以为0.2µm、0.4µm、0.6µm、0.8µm、1.0µm、1.2µm、1.4µm、1.6µm、1.8µm、2µm。
于一实施方式中，步骤1中，半绝缘半导体衬底1的材料为SiC或GaN，厚度为50-1000 μm。
步骤2中设置过渡层3的作用是解决材料的可生长性问题和应力释放问题。因为如果在半绝缘半导体衬底1上直接生长金刚石4将面临3个问题：（1）金刚石生长环境中H离子对半导体衬底有刻蚀作用，导致界面质量很差；（2）半导体衬底与金刚石材料热膨胀系数差异特别大，导致高温生长时的应力特别大，容易造成裂片或者界面分离；（3）半绝缘半导体衬底很多情况下表面电位与金刚石形核液不匹配，从而造成形核吸附质量较差；因此，通过设置该过渡层起到阻挡刻蚀损伤作用、调控表面电位作用和释放应力作用，特别是释放应力作用，这是区别于常规解决方案的关键。
具体的，上述步骤2中采用PEALD、PECVD或PVD等工艺生长过渡层，生长温度小于700℃。例如，可以为650℃、550℃、500℃、400℃、300℃、250℃、150℃、100℃。
于一实施方式中，过渡层3的厚度为1nm-1μm。例如可以为1nm、3nm、5nm、7nm、9nm、10nm、50nm、100nm、300nm、500nm、700nm、900nm以及1μm。
于一实施方式中，过渡层3的材料为SiNx、SiOxNy、AlN、AlOx、AlOxNy等。优选的，采用PEALD工艺生长非晶Al2O3或AlOxNy和多晶AlN复合材料，厚度为1nm-10nm，生长温度不超过350℃。非晶Al2O3材料或AlOxNy靠近金刚石一侧（热膨胀系数较低，约1.3×10-6/℃），多晶AlN靠近半绝缘半导体衬底一侧（热膨胀系数较高，约4×10-6/℃）。其中，x+y=1，且0≤x≤1，0≤y≤1。且晶体AlN晶格常数与SiC衬底晶格常数相近，失配较小，有利于降低应力。
进一步地，步骤2中，退火温度不高于1000℃。例如，900℃、800℃、700℃、600℃、500℃、400℃、300℃、200℃、100℃。退火气氛为N2、Ar等惰性气体。退火气氛中也可加入微量O元素。该步骤2中采用退火主要用于形成梯度元素分布调控物性。
具体的，步骤3中，可以通过以下方式实现对过渡层3的表面处理：
第一种方式：采用臭氧氧化的方式改变过渡层3表面的化学态；
第二种方式：采用表面超低能量离子注入的方式；
第三种方式：采用将硅烷蒸气或等效方法吸附在过渡层3表面的方式。
与常规表面离子注入的方式相比，采用吸附方式对过渡层表面的损伤更小。
需要说明的是，现有技术也有采用注入氧来进行表面处理的，但现有技术采用的是氧等离子体的方式，而本发明采用的是臭氧氧化的方式。臭氧方式无直接等离子体轰击损伤且活性极强，在表面上可以迅速吸附高能氧原子，调控表面化学电位。
本实施例通过采用上述特定的表面处理方式，使得生长得到的金刚石的形核密度为4×1010cm-2以上，远高于现有技术的4×108cm-2。
具体的，当采用表面注入离子的方式进行表面处理时，注入离子包括Si、Fe和O。表面处理过程中的注入深度为0-5nm，优选为1nm。注入能量不超过5keV，能量超低。
具体的，步骤4中，采用微波等离子体气相沉积技术生长多晶金刚石。金刚石的生长温度在600-850℃之间。例如，可以为600℃、650℃、700℃、750℃、800℃和850℃。生长得到的多晶金刚石的厚度不小于80µm。例如，可以为80µm 、100µm、150µm、200µm、250µm、300µm。
具体的，步骤5中，第一次退火的退火温度比步骤4中生长多晶金刚石的温度至少高100℃，使得生长金刚石时衬底材料不会在H离子预埋层处剥离，有效解决了生长稳定性和剥离可行性问题，为复合衬底的实现提供了兼容性解决方案。具体的，退火气氛是N2、Ar等惰性气体，也可是空气。
经第一次退火后，高导热的复合衬底在H离子预埋层2处断裂，得到剩余半绝缘半导体衬底和目标复合衬底5。
于一实施方式中，第一次退火的退火温度为700-1100℃。例如可以为700℃、800℃、850℃、900℃、920℃、950℃、970℃、1000℃、1050℃和1100℃。
具体的，步骤6中，第二次退火的退火温度不低于900℃。例如，可以为900℃、950℃、970℃、1000℃、1100℃和1200℃。
于一实施方式中，可以采用化学机械抛光或离子束光滑化技术对目标复合衬底表面进行光滑化处理。进行表面光滑化处理后，目标复合衬底表面粗糙度小于1nm，原子台阶清晰可见，厚度不大于1µm。
于一实施方式中，目标复合衬底的表面粗糙度例如可以为0.1nm、0.3nm、0.5nm、0.7nm、0.9nm。
于一实施方式中，目标复合衬底的厚度例如可以为0.05µm 0.1µm、0.3µm、0.5µm、0.7µm、0.9µm。
具体的，步骤7中，生长氮化镓外延层6包括：
步骤a：清洁目标复合衬底5表面。具体如下：将目标复合衬底5在氢气氛围中退火1-10分钟，退火温度为1000-1100℃，压力为200-500torr；
步骤b：生长低温缓冲层。具体如下：低温缓冲层的生长温度为400-700℃，例如，400℃、500℃、600℃、700℃；压力为100-300torr，例如，100torr、150torr、200torr、250torr、300torr；厚度为20-30nm，例如，20nm、25nm、30nm；
步骤c：生长AlN形核层，用于平衡金刚石热应变带来的应力。具体为：生长温度为1100-1300℃，例如，1100℃、1150℃、1200℃、1250℃、1300℃；压力与步骤b相同，为100-300torr，例如，100torr、150torr、200torr、250torr、300torr；AlN形核层的厚度为30-200nm，例如，30nm、50nm、80nm、100nm、120nm、150nm、180nm、200nm；
步骤d：生长GaN外延层，生长温度为1000-1150℃，例如，1000℃、1050℃、1100℃、1150℃；压力为100-200torr，例如，100torr、120torr、150torr、180torr、200torr；厚度为500-1500nm，例如，500nm、600nm、700nm、800nm、1000nm、1200nm、1500nm。
此外，本发明还提供了制造金刚石复合衬底的第二种方法，参见图2，该方法与图1所示的制造方法的不同之处在于：不是通过注入H离子形成H离子预埋层的方式在后续的退火过程中实现剥离，而是通过在复合载体中形成介质层，后续通过腐蚀的方式实现剥离。具体的不同体现在步骤1和步骤5中。
第二种制造方法的步骤1为：制备复合载体。参见图4，具体包括以下步骤：
步骤11：从半绝缘半导体衬底1的表面垂直向内注入H离子至指定深度，形成H离子预埋层2；
步骤12：对半绝缘半导体衬底1的离子注入面表面进行光滑化、原子原位沉积与活化；在载片层7的表面生长易腐蚀的介质层8，以通过湿法腐蚀或者高选择比刻蚀，剥离载片层7材料，并对介质层8进行表面活化；
步骤13：将半绝缘半导体衬底1的离子注入面与介质层8的活化面键合，形成半绝缘半导体-载片层复合衬底；
步骤14：对半绝缘半导体-载片层复合衬底进行高温退火，实现半绝缘半导体层9从半绝缘半导体衬底1上剥离，得到复合载体。
下面对以上制备复合载体的4个步骤进行详细介绍。
步骤11中，半绝缘半导体衬底1的材质为高质量碳化硅、氮化镓、氮化铝、高阻硅或者氮化硼等，厚度为100nm。
H离子的注入剂量为1×1015~1×1018cm-2，例如，1×1015、1×1016、1×1017和1×1018；注入能量为10keV~400keV，例如，可以为10 keV、50 keV、100 keV、150 keV、200 keV、250 keV、300 keV、350 keV、400 keV。深度为0.2-2µm，例如，可以为0.2µm、0.4µm、0.6µm、0.8µm、1.0µm、1.2µm、1.4µm、1.6µm、1.8µm、2µm。
具体的，步骤12中所采用的光滑化技术是离子束光滑化，光滑化角度为0°-30°，功率为50W-2kW。
于一实施方式中，光滑化角度例如为0°、5°、10°、15°、20°、25°、30°。
需要说明的是，该光滑化角度是离子束与待光滑化的表面的夹角。现有技术通常采用离子束与待光滑化的表面垂直（垂直轰击）的方式进行光滑化，使得待光滑化表面凸出的地方更加凸出，凹陷的地方更加凹陷，一方面，光滑化处理后表面的粗糙度较大，为µm级别；另一方面，无法实现对超薄材料（厚度小于1µm）的表面光滑化。
本实施方式采用侧向或平面轰击的方式，一方面，能够使得光滑化处理后表面的粗糙度为nm级别（例如，小于1nm），并且粗糙度可以在50μm×50μm区域下降到0.2nm以下，且1nm以上无凸起尖峰；另一方面，能够实现对厚度小于1µm的超薄材料的高精度抛光。
于一实施方式中，功率例如为50W、100W、200W、300W、500W、700W、1kW、1.2kW、1.5kW、1.8kW、2kW。
于一实施方式中，离子束源采用动态扫描方式开展光滑化工艺，运动轨迹可以为从中心到边缘的同心圆轨迹，也可以是平面直线扫描，离子可选择Ar、F、O基气体等。
具体的，步骤12中，原子原位沉积的溅射靶材采用高阻硅、氧化铝、氧化硅材料，也可以采用掺钒硅材料。其中，高阻硅的阻值高于5000 Ω·cm。所沉积的原子层厚度为5-15nm，例如，5nm、8nm、10nm、12nm、15nm。
对半绝缘半导体衬底1的离子注入面进行活化。具体的，采用Ar离子进行轰击，电压大于500V，扫描轰击4次，覆盖整个晶圆。
对介质层8的表面进行表面活化。具体的，采用Ar离子进行轰击，电压大于500V，扫描轰击4次，覆盖整个晶圆。
于一实施方式中，介质层8的作用是便于实现载片层7的剥离。介质层的材质为易于腐蚀的物质，例如氧化硅、氧化铝、硼磷硅等。介质层的厚度为大于等于5nm，优选为50nm。
具体的，步骤13中，半绝缘半导体衬底1的离子注入面与介质层8的活化面键合包括：半绝缘半导体衬底1的离子注入面与介质层8的活化面直接键合。
于一实施方式中，载片层7的作用是提供支撑，其材质为硅、玻璃、陶瓷等。载片层的厚度为300-600μm，例如，300μm、350μm、400μm、450μm、500μm、550μm、600μm。
具体的，步骤14中，退火温度为700-1000℃，退火时间为20-40分钟，例如，20分钟、25分钟、30分钟、35分钟、40分钟。退火气氛为N2、Ar等惰性气体。
具体的，半绝缘半导体层9的厚度为0.05-2μm，例如，0.05μm、0.1μm、0.2μm、0.5μm、0.8μm、1μm、1.2μm、1.5μm、1.7μm、1.8μm、2μm。
于一实施方式中，采用上述方法制备得到的复合载体包括依次设置的载片层7、介质层8和半绝缘半导体层9，其热膨胀系数小于3×10-6/℃。
本制造方法的步骤5为：去除介质层8，将复合衬底从载片层7上剥离。
具体的，采用湿法腐蚀柔性去除介质层。根据载片层和介质层的材质，选用BOE、氨水、稀盐酸、显影液等酸性溶液或者碱性溶液腐蚀掉介质层。
通过上述两种制作方法制造得到的复合衬底的结构如图3所示。
实施例1
采用第一种制造方法制造金刚石复合衬底。
步骤1：以1016cm-2的注入剂量和30keV的注入能量，从半绝缘半导体衬底表面向内注入H离子，注入深度为0.2µm，形成H离子预埋层。
步骤2：以PEALD方式在半绝缘半导体衬底表面生长过渡层。分段生长温度为250℃、350℃，之后在900℃进行退火，时间不超过5分钟。得到的过渡层厚度为50nm。
步骤3：采用注入Si的方式对过渡层表面进行表面处理。
步骤4：采用微波等离子体气相沉积技术在过渡层表面生长多晶金刚石，生长温度为700℃，得到高导热的复合衬底。生长得到的金刚石的厚度为200µm，形核密度为4×1010cm-2。
步骤5：在900℃的温度下进行第一次退火，复合衬底在H离子预埋层处剥离，得到剩余半绝缘半导体衬底和目标复合衬底。
步骤6：在1000℃的温度下对目标复合衬底进行第二次退火，之后采用化学机械抛光进行表面光滑化处理。处理后的目标复合衬底的表面粗糙度为0.1nm，厚度为0.1µm。
步骤7：首先，在氢气氛围中，在温度为1000℃、压力为200torr的条件下将目标复合衬底退火1分钟；接着，在温度为400℃、压力为100torr的条件下生长得到厚度为20nm的低温缓冲层；之后，在温度为1100℃、压力为100torr的条件下生长得到厚度为30nm的AlN形核层；最后，在温度为1000℃、压力为100torr的条件下生长得到厚度为500nm的GaN外延层。
实施例2
采用第二种制造方法制造金刚石复合衬底。
步骤1：制备复合载体。首先，以1016cm-2的注入剂量和30keV的注入能量，从半绝缘半导体衬底1的表面垂直向内注入H离子，注入深度为0.2µm，形成H离子预埋层2；其次，以0°的光滑化角度、50W的功率对半绝缘半导体衬底1的离子注入面表面进行光滑化。接着，采用阻值为6000Ω·cm高阻硅材料进行原子原位沉积，沉积的原子层厚度为10nm；之后，采用Ar离子进行轰击，电压大于500V，扫描轰击4次，覆盖整个晶圆，以对体SiC离子注入面进行活化；接着，在载片层7的表面生长易腐蚀的介质层8；最后，采用Ar离子进行轰击，电压大于500V，扫描轰击4次，覆盖整个晶圆，以对厚度为300μm的载片层7的表面进行表面活化。
步骤3：将半绝缘半导体衬底1的离子注入面与载片层7的活化面直接键合，得到半绝缘半导体-载片层复合衬底。
步骤4：对半绝缘半导体-载片层复合衬底在700℃下退火30分钟，实现半绝缘半导体层9从半绝缘半导体层衬底1上剥离，得到复合载体。
其中，载片层7的材质为Si，厚度为150μm。介质层8是厚度为50nm的氧化铝。半绝缘半导体层9是厚度为100nm的碳化硅。
步骤2：以PEALD方式在半绝缘半导体衬底表面生长过渡层。分段生长温度为250℃、350℃，之后在900℃进行退火，时间不超过5分钟。得到的过渡层厚度为50nm。
步骤3：采用注入Si的方式对过渡层表面进行表面处理。
步骤4：采用微波等离子体气相沉积技术在过渡层表面生长多晶金刚石，生长温度为700℃，得到高导热的复合衬底。生长得到的金刚石的厚度为200µm，形核密度为4×1010cm-2。
步骤5：将复合衬底放入BOE溶液，超声震荡5分钟，使整片介质层分离。
步骤6：在1000℃的温度下对目标复合衬底进行第二次退火，之后采用化学机械抛光进行表面光滑化处理。处理后的目标复合衬底的表面粗糙度为0.1nm，厚度为0.1µm。
步骤7：首先，在氢气氛围中，在温度为1150℃、压力为200torr的条件下将目标复合衬底退火1分钟；接着，在温度为400℃、压力为100torr的条件下生长得到厚度为20nm的低温缓冲层；之后，在温度为1100℃、压力为100torr的条件下生长得到厚度为30nm的AlN形核层；最后，在温度为1000℃、压力为100torr的条件下生长得到厚度为500nm的GaN外延层。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (10)

1.一种薄膜半导体与金刚石复合衬底的制造方法，其特征在于，包括：
提供衬底；
在所述衬底表面生长过渡层；
对过渡层表面进行表面处理；
在过渡层表面生长金刚石，得到高导热的复合衬底；
剥离，得到目标复合衬底；
对目标复合衬底进行退火，之后进行表面光滑化处理；
在目标复合衬底上生长氮化镓外延层。
2.根据权利要求1所述的制造方法，其特征在于，沿所述过渡层的厚度方向，由衬底侧至金刚石侧，所述过渡层的热膨胀系数逐渐减小。
3.根据权利要求1所述的制造方法，其特征在于，所述剥离包括：对高导热的复合衬底进行退火。
4.根据权利要求3所述的制造方法，其特征在于，退火温度比生长金刚石的温度至少高100℃。
5.根据权利要求1所述的制造方法，其特征在于，所述衬底为同质衬底。
6.根据权利要求1所述的制造方法，其特征在于，所述衬底为复合载体，所述复合载体包括依次设置的载片层、介质层和半绝缘半导体层。
7.根据权利要求1-6任一项所述的制造方法，其特征在于，所述过渡层的材料为SiNx、SiOxNy、AlN、AlOx或AlOxNy。
8.一种金刚石复合衬底，其特征在于，采用权利要求1-7任一项所述的制造方法制备得到。
9.一种半导体器件，其特征在于，包括：采用权利要求1-7任一项所述的制造方法得到的复合衬底或权利要求8所述的复合衬底，以及在所述复合衬底上外延生长的氮化镓层。
10.一种复合载体的制备方法，其特征在于，用于制备得到权利要求6所述的复合载体，包括：
步骤11：从半绝缘半导体衬底的表面向内注入H离子至指定深度，形成H离子预埋层；
步骤12：对半绝缘半导体衬底的离子注入面表面进行光滑化、原子原位沉积与活化；在载片层的表面生长易腐蚀的介质层，并对介质层进行表面活化；
步骤13：将半绝缘半导体衬底的离子注入面与介质层的活化面键合，形成半绝缘半导体-载片层复合衬底；
步骤14：对半绝缘半导体-载片层复合衬底进行高温退火，得到复合载体。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117393422A (zh) * 2023-12-11 2024-01-12 青禾晶元(天津)半导体材料有限公司 一种制造碳化硅复合衬底的方法
CN117646275A (zh) * 2024-01-30 2024-03-05 北京大学 一种大尺寸高热导率iii族氮化物外延材料的制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107400871A (zh) * 2017-07-28 2017-11-28 西安交通大学 一种基于硅衬底的金刚石薄膜的制备方法
CN109256336A (zh) * 2018-09-18 2019-01-22 北京科技大学 一种制备金刚石基衬底氮化镓晶体管的方法
CN109637965A (zh) * 2018-11-12 2019-04-16 北京科技大学 一种采用双金刚石层实现GaN原始衬底转移的方法及应用
CN111540684A (zh) * 2020-05-11 2020-08-14 中国科学院上海微系统与信息技术研究所 一种金刚石基异质集成氮化镓薄膜与晶体管的微电子器件及其制备方法
CN113690298A (zh) * 2021-10-26 2021-11-23 北京青禾晶元半导体科技有限责任公司 半导体复合衬底、半导体器件及制备方法
WO2022120825A1 (zh) * 2020-12-11 2022-06-16 华为技术有限公司 外延衬底及其制备方法、半导体晶圆
CN115763221A (zh) * 2022-11-08 2023-03-07 湖南三安半导体有限责任公司 复合衬底及其制备方法、半导体器件

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107400871A (zh) * 2017-07-28 2017-11-28 西安交通大学 一种基于硅衬底的金刚石薄膜的制备方法
CN109256336A (zh) * 2018-09-18 2019-01-22 北京科技大学 一种制备金刚石基衬底氮化镓晶体管的方法
CN109637965A (zh) * 2018-11-12 2019-04-16 北京科技大学 一种采用双金刚石层实现GaN原始衬底转移的方法及应用
CN111540684A (zh) * 2020-05-11 2020-08-14 中国科学院上海微系统与信息技术研究所 一种金刚石基异质集成氮化镓薄膜与晶体管的微电子器件及其制备方法
WO2022120825A1 (zh) * 2020-12-11 2022-06-16 华为技术有限公司 外延衬底及其制备方法、半导体晶圆
CN113690298A (zh) * 2021-10-26 2021-11-23 北京青禾晶元半导体科技有限责任公司 半导体复合衬底、半导体器件及制备方法
CN115763221A (zh) * 2022-11-08 2023-03-07 湖南三安半导体有限责任公司 复合衬底及其制备方法、半导体器件

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117393422A (zh) * 2023-12-11 2024-01-12 青禾晶元(天津)半导体材料有限公司 一种制造碳化硅复合衬底的方法
CN117393422B (zh) * 2023-12-11 2024-03-01 青禾晶元(天津)半导体材料有限公司 一种制造碳化硅复合衬底的方法
CN117646275A (zh) * 2024-01-30 2024-03-05 北京大学 一种大尺寸高热导率iii族氮化物外延材料的制备方法

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