CN116702695A - 一种走线阻抗检测方法、系统、电子设备及可读存储介质 - Google Patents

Abstract

本申请公开了一种走线阻抗检测方法、系统、电子设备及可读存储介质，涉及PCB设计领域，该走线阻抗检测方法包括：确定待计算总线将待计算总线划分为多个区域，多个区域中包括铜片区域和过孔线区域；分别计算各个区域的子阻抗数据；基于各子阻抗数据计算待计算总线的实际阻抗数据。本申请考虑了铜片和过孔线对走线阻抗的影响，能够提升阻抗分析精度，同时先将待计算总线分拆离散后进行分析，再整合检查分析，避免了高速链路中间的异常设计导致的阻抗异常，从而避免走线阻抗突变、反射等影响信号质量，规避印刷电路板设计缺陷。

Description

一种走线阻抗检测方法、系统、电子设备及可读存储介质

技术领域

本申请涉及PCB设计领域，特别涉及一种走线阻抗检测方法、系统、电子设备及可读存储介质。

背景技术

随着高速电路的普及，电路板设计密度越来越大，对于通讯行业、服务器、以及工控、军工领域对高速电路需求较多性能要求较高的地方，PCB(Printed Circuit Board，印制电路板)的布线阻抗成了一个关注的重点。可以理解，在整个信号系统的传输链路里面，PCB板级的设计中会有较多的情况造成阻抗不连续或者突变，比如布线线宽的改变、过孔、锐角走线、厚度的不一致、参考平面的改变以及不完整跨分割区域等，这些阻抗不连续或者改变会对传输的信号质量造成较大的影响。

目前，在PCB布线处理完成后使用SI9000等阻抗设计软件自带的阻抗分析工具对PCB走线阻抗进行分析，但是现有的阻抗分析工具的功能并不完善，只能计算分析如下几个因素：布线线宽、锐角走线、走线厚度、参考平面，无法精确分析链路中铜片和过孔对阻抗的影响，因此，无法完全规避设计缺陷，可能在对PCB板功能测试时才能发现相应的设计问题，影响项目进度，造成成本资源浪费。

因此，如何提供一种解决上述技术问题的方案是本领域技术人员目前需要解决的问题。

发明内容

本申请的目的是提供一种走线阻抗检测方法、系统、电子设备及可读存储介质，考虑了铜片和过孔线对走线阻抗的影响，能够提升阻抗分析精度，避免了高速链路中间的异常设计导致的阻抗异常，从而避免走线阻抗突变、反射等影响信号质量，规避印刷电路板设计缺陷。

为解决上述技术问题，本申请提供了一种走线阻抗检测方法，包括：

确定待计算总线；

将所述待计算总线划分为多个区域，多个所述区域中包括铜片区域和过孔线区域；

分别计算各个所述区域的子阻抗数据；

基于各所述子阻抗数据计算所述待计算总线的实际阻抗数据。

可选的，将所述待计算总线划分为多个区域的过程包括：

将所述待计算总线划分为多个区域，多个所述区域包括扇出线段区域、主干线区域、引入线区域、所述铜片区域和所述过孔线区域。

可选的，所述分别计算各个所述区域的子阻抗数据之后，该总线阻抗检测方法还包括：

将各所述子阻抗数据进行一致性分析，基于一致性分析结果得到阻抗检测结果。

可选的，将各所述子阻抗数据进行一致性分析的过程包括：

分别计算每一所述子阻抗数据与目标阻抗数据的差值；

判断所有所述差值是否处于预设范围内；

若是，得到第一分析结果；

若否，得到第二分析结果；

其中，所述一致性分析结果为所述第一分析结果或所述第二分析结果。

可选的，所述分别计算各个所述区域的子阻抗数据之后，所述总线阻抗检测方法还包括：

基于各个所述子阻抗数据生成阻抗列表和阻抗分布图；

提示与所述阻抗列表和所述阻抗分布图对应的信息。

可选的，所述分别计算各个所述区域的子阻抗数据的过程包括：

根据阻抗计算参数分别计算各个所述区域的子阻抗数据；

其中，所述阻抗计算参数包括介质的厚度、走线的宽度、走线的厚度、参考平面参数、叠层选取的材质的介电常数。

可选的，根据阻抗计算参数分别计算各个所述区域的子阻抗数据的过程包括：

预先根据所述阻抗计算参数构建计算关系式；

通过所述计算关系式分别计算各个所述区域的子阻抗数据；

所述计算关系式为：

Z0＝87/SQRT(εr+1.41)×ln[(5.98h)/(0.8w+t)]；

其中，Z0为所述走线的阻抗，εr为叠层选取的材质的介电常数，h为所述走线与基准面之间的介质厚度，w为所述走线的宽度，t为所述走线的厚度。

为解决上述技术问题，本申请还提供了一种走线阻抗检测系统，包括：

确定模块，用于确定待计算总线；

划分模块，用于将所述待计算总线划分为多个区域，多个所述区域中包括铜片区域和过孔线区域；

第一计算模块，用于分别计算各个所述区域的子阻抗数据；

第二计算模块，用于基于各所述子阻抗数据计算所述待计算总线的实际阻抗数据。

为解决上述技术问题，本申请还提供了一种电子设备，包括：

存储器，用于存储计算机程序；

处理器，用于执行所述计算机程序时实现如上文任意一项所述的走线阻抗检测方法的步骤。

为解决上述技术问题，本申请还提供了一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如上文任意一项所述的走线阻抗检测方法的步骤。

本申请提供的一种走线阻抗检测方法的有益效果如下：

将待计算总线划分成独立的区域，区域中包括铜片区域和过孔线区域，分别计算各个区域对应的子阻抗数据，然后根据所有子阻抗数据计算待计算总线的实际阻抗数据，本申请考虑了铜片和过孔线对走线阻抗的影响，提升阻抗分析精度，同时本申请先将待计算总线分拆离散后进行分析，再整合检查分析，避免了高速链路中间的异常设计导致的阻抗异常，从而避免走线阻抗突变、反射等影响信号质量，规避印刷电路板设计缺陷。

本申请还提供了一种走线阻抗检测系统、电子设备及计算机可读存储介质，具有和上述走线阻抗检测方法相同的有益效果。

附图说明

为了更清楚地说明本申请实施例，下面将对实施例中所需要使用的附图做简单的介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请所提供的一种走线阻抗检测方法的步骤流程图；

图2为本申请所提供的一种走线划分示意图；

图3为本申请所提供的一种走线阻抗检测系统的结构示意图。

具体实施方式

本申请的核心是提供一种走线阻抗检测方法、系统、电子设备及可读存储介质，考虑了铜片和过孔线对走线阻抗的影响，能够提升阻抗分析精度，避免了高速链路中间的异常设计导致的阻抗异常，从而避免走线阻抗突变、反射等影响信号质量，规避印刷电路板设计缺陷。

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

第一方面，请参照图1，图1为本申请所提供的一种走线阻抗检测方法的步骤流程图，该走线阻抗检测方法包括：

S101：确定待计算总线；

可以理解，在PCB板上包括多类高速总线，不同高速总线及相同高速总线处于不同网络中时，高速总线的走线的需求阻抗不同，首先确定待计算总线，本实施例中的待计算总线为当前需要检测阻抗的总线。

在一些实施例中，可以基于用户输入的选择指令确定待计算总线，可以在交互设备上设置交互按钮，当用户操作所述交互按钮，获取PCB板上的所有网络名称，并将所有网络名称通过交互设备进行提示，以便用户选择对应的网络，从而确定待计算总线，可以理解，用于选择对应的网络的操作相当于输入选择指令。

在另一些实施例中，也可以根据预设规则确定待计算总线，预设规则包括但不限于对PCB板上各网络中的高速总线依次进行阻抗计算，即当前待计算总线即为与上一待计算总线处于相邻位置，或相近位置的总线，本实施例对如何确定下一待计算总线的不作具体限定。

S102：将待计算总线划分为多个区域，多个区域中包括铜片区域和过孔线区域；

可以理解，参照图2所示，高速总线存在异常的区域包括但不限于以下五个区域：扇出线段区域主干线区域、过孔线区域、引入线区域和异常铜片区域，其中，扇出线段区域，主干线区域和引入线区域是正常印刷电路板设计的正常路径，过孔线区域是高速总线在多层板设计的时候从一个电路板层面走到另一个电路板层面的路径，属于必要设计，但是设计没有考虑足够空间会引起阻抗异常，异常铜片是属于典型的异常设计部分，工程师设计过程中经常会将其他不相关的铜皮连接到高速信号，导致高速链路阻抗严重失真，考虑到现有的检查分析工具仅分析从高速芯片的扇出线段区域到模组的引入线区域这样一个完整的、单一的链路的阻抗，而旁路掉了过孔线和异常铜片，也即过孔线和异常铜片导致的阻抗异常不能被检测到，从而导致PCB板的设计问题直到功能测试时才能够被发现，影响项目进度。基于此，本实施例将整个待计算总线按照多层面、多段落的方式分割成离散的区域，整个链路可以分为铜片区域、过孔线区域、扇出线段区域、主干线区域、引入线区域，以便后续对各个区域分别进行阻抗分析，避免了高速链路中间的异常设计导致的阻抗异常，从而避免走线阻抗突变、反射等影响信号质量，规避印刷电路板设计缺陷。当然，除了可以将待计算总线划分为以上五个区域，还可以划分为其他多个区域，本实施例对区域的划分数量不做具体限定。

S103：分别计算各个区域的子阻抗数据；

S104：基于各子阻抗数据计算待计算总线的实际阻抗数据。

分别计算各个区域的子阻抗数据，可以理解，子阻抗数据中包括异常铜片区域对应的阻抗数据和过孔线区域对应的阻抗数据，基于所有子阻抗数据计算待计算总线的实际阻抗数据，实际阻抗数据中考虑了异常铜片和过孔线对走线阻抗的影响，提升了走线阻抗的分析精度。

在一些实施例中，假设将待计算总线可以分为铜片区域、过孔线区域、扇出线段区域、主干线区域、引入线区域，则分别计算铜片区域的阻抗数据Z1、过孔线区域的阻抗数据Z2、扇出线段区域的阻抗数据Z3、主干线区域的阻抗数据Z4、引入线区域的阻抗数据Z5，则待计算总线的实际阻抗数据Z＝(Z1+Z2+Z3+Z4+Z5)/5。

可见，本实施例中，将待计算总线划分成独立的区域，区域中包括铜片区域和过孔线区域，分别计算各个区域对应的子阻抗数据，然后根据所有子阻抗数据计算待计算总线的实际阻抗数据，本申请考虑了铜片和过孔线对走线阻抗的影响，提升阻抗分析精度，同时本申请先将待计算总线分拆离散后进行分析，再整合检查分析，避免了高速链路中间的异常设计导致的阻抗异常，从而避免走线阻抗突变、反射等影响信号质量，规避印刷电路板设计缺陷。

在上述实施例的基础上：

在一些实施例中，分别计算各个区域的子阻抗数据之后，该总线阻抗检测方法还包括：

将各子阻抗数据进行一致性分析，基于一致性分析结果得到阻抗检测结果。

可以理解，为了及时检测到各总线链路中间的设计问题，本实施例在计算得到各区域的子阻抗数据之后，对各区域的子阻抗数据进行一致性分析，如果通过一致性分析，说明该待计算总线的各个区域的阻抗正常，阻抗检测结果为合格，如果未通过一致性分析，说明该待计算总线存在阻抗异常的区域，阻抗检测结果为不合格，此时，可以对阻抗异常的区域进行提示，以便及时优化总线走线，以避免走线阻抗突变、反射等影响信号质量，规避PCB设计缺陷。

在一些实施例中，将各子阻抗数据进行一致性分析的过程包括：

分别计算每一子阻抗数据与目标阻抗数据的差值；

判断所有差值是否处于预设范围内；

若是，得到第一分析结果；

若否，得到第二分析结果；

其中，一致性分析结果为第一分析结果或第二分析结果。

在计算得到各个区域的子阻抗数据之后，将各个区域的子阻抗数据均与同一目标阻抗数据进行比较，计算每一子阻抗数据与目标阻抗数据的差值，如果各个差值均处于预设范围内，则说明通过一致性分析，得到与通过一致性分析对应的第一分析结果，并提示与阻抗检测合格相关的信息，如果存在任意一个差值未处于预设范围内，则说明未通过一致性分析，得到与未通过一致性分析对应的第二分析结果，提示与阻抗检测不合格相关的信息，包括但不限于差值未处于预设范围内的区域的标识信息，以便基于标识信息对该区域进行调整，以便及时优化总线走线，以避免走线阻抗突变、反射等影响信号质量，规避PCB设计缺陷。

其中，预设范围可以为±5％，当然，也可以为其他数值范围，本实施例在此不做具体限定。

在一些实施例中，确定待计算总线的过程包括：

确定目标阻抗网络，在目标阻抗网络中确定待计算总线；

分别计算每一子阻抗数据与目标阻抗数据的差值的过程包括：

分别计算每一子阻抗数据与目标阻抗网络对应的目标阻抗数据的差值。

可以理解，同一高速走线处于不同网络中时，其对应的需求阻抗不同，因此，本实施例首先确定目标阻抗网络，根据目标阻抗网络确定与其需求阻抗对应的目标阻抗数据，以便后续基于目标阻抗数据进行一致性分析，从而提高阻抗分析精度。

在一些实施例中，分别计算各个区域的子阻抗数据之后，总线阻抗检测方法还包括：

基于各个子阻抗数据生成阻抗列表和阻抗分布图；

提示与阻抗列表和阻抗分布图对应的信息。

本实施例中，在计算得到各个区域的子阻抗数据后，根据各个子阻抗数据生成阻抗列表和阻抗分布图并提示对应的信息，以便工程师查看，如发现阻抗不满足的地方及时优化，避免走线阻抗突变，反射等影响信号质量，规避印刷电路板设计缺陷，确保印刷电路板设计的走线阻抗满足信号要求。

在一些实施例中，分别计算各个区域的子阻抗数据的过程包括：

根据阻抗计算参数分别计算各个区域的子阻抗数据；

其中，阻抗计算参数包括介质的厚度、走线的宽度、走线的厚度、参考平面参数、叠层选取的材质的介电常数。

本实施例中，在计算每个区域对应的子阻抗数据时，均通过介质厚度H、铜的厚度T、走线的宽度W、走线的间距、参考平面距离、参考平面改变、叠层选取的材质的介电常数Er、阻焊的厚度等阻抗计算参数进行计算。

在一些实施例中，可以通过上述阻抗计算参数构建计算关系式，通过计算关系式计算各个区域的子阻抗数据，其中，计算关系式可以为

Z0＝87/SQRT(εr+1.41)×ln[(5.98h)/(0.8w+t)]；

其中，Z0为印刷导线的特性阻抗，εr为绝缘材料的介电常数，h为印刷导线与基准面之间的介质厚度，w为印刷导线的宽度，t为印刷导线的厚度。

综上所述，本申请能够自动化分析并识别高速总线的走线和过孔阻抗异常，通过多层面、多线段的方式实现高速链路离散型的阻抗分析网络，提升阻抗分析精度，通过这种先分拆离散分析，后整合检查分析的方法，可快速检查计算在印刷电路板设计阶段由于铜皮和过孔处理器异常导致的高速总线阻抗异常，确保印刷电路板设计的走线阻抗满足信号要求，如发现阻抗不满足的地方及时优化，避免走线阻抗突变，反射等影响信号质量，规避印刷电路板设计缺陷。

第二方面，请参照图3，图3为本申请所提供的一种走线阻抗检测系统的结构示意图，该走线阻抗检测系统包括：

确定模块31，用于确定待计算总线；

划分模块32，用于将待计算总线划分为多个区域，多个区域中包括铜片区域和过孔线区域；

第一计算模块33，用于分别计算各个区域的子阻抗数据；

第二计算模块34，用于基于各子阻抗数据计算待计算总线的实际阻抗数据。

可以理解，在PCB板上包括多类高速总线，不同高速总线及相同高速总线处于不同网络中时，高速总线的走线的需求阻抗不同，首先确定待计算总线，本实施例中的待计算总线为当前需要检测阻抗的总线。

在一些实施例中，可以基于用户输入的选择指令确定待计算总线，可以在交互设备上设置交互按钮，当用户操作所述交互按钮，获取PCB板上的所有网络名称，并将所有网络名称通过交互设备进行提示，以便用户选择对应的网络，从而确定待计算总线，可以理解，用于选择对应的网络的操作相当于输入选择指令。

在另一些实施例中，也可以根据预设规则确定待计算总线，预设规则包括但不限于对PCB板上各网络中的高速总线依次进行阻抗计算，即当前待计算总线即为与上一待计算总线处于相邻位置，或相近位置的总线，本实施例对如何确定下一待计算总线的不作具体限定。

可以理解，参照图2所示，高速总线存在异常的区域包括但不限于以下五个区域：扇出线段区域主干线区域、过孔线区域、引入线区域和异常铜片区域，其中，扇出线段区域，主干线区域和引入线区域是正常印刷电路板设计的正常路径，过孔线区域是高速总线在多层板设计的时候从一个电路板层面走到另一个电路板层面的路径，属于必要设计，但是设计没有考虑足够空间会引起阻抗异常，异常铜片是属于典型的异常设计部分，工程师设计过程中经常会将其他不相关的铜皮连接到高速信号，导致高速链路阻抗严重失真，考虑到现有的检查分析工具仅分析从高速芯片的扇出线段区域到模组的引入线区域这样一个完整的、单一的链路的阻抗，而旁路掉了过孔线和异常铜片，也即过孔线和异常铜片导致的阻抗异常不能被检测到，从而导致PCB板的设计问题直到功能测试时才能够被发现，影响项目进度。基于此，本实施例将整个待计算总线按照多层面、多段落的方式分割成离散的区域，整个链路可以分为铜片区域、过孔线区域、扇出线段区域、主干线区域、引入线区域，以便后续对各个区域分别进行阻抗分析，避免了高速链路中间的异常设计导致的阻抗异常，从而避免走线阻抗突变、反射等影响信号质量，规避印刷电路板设计缺陷。当然，除了可以将待计算总线划分为以上五个区域，还可以划分为其他多个区域，本实施例对区域的划分数量不做具体限定。

分别计算各个区域的子阻抗数据，可以理解，子阻抗数据中包括异常铜片区域对应的阻抗数据和过孔线区域对应的阻抗数据，基于所有子阻抗数据计算待计算总线的实际阻抗数据，实际阻抗数据中考虑了异常铜片和过孔线对走线阻抗的影响，提升了走线阻抗的分析精度。

在一些实施例中，假设将待计算总线可以分为铜片区域、过孔线区域、扇出线段区域、主干线区域、引入线区域，则分别计算铜片区域的阻抗数据Z1、过孔线区域的阻抗数据Z2、扇出线段区域的阻抗数据Z3、主干线区域的阻抗数据Z4、引入线区域的阻抗数据Z5，则待计算总线的实际阻抗数据Z＝(Z1+Z2+Z3+Z4+Z5)/5。

可见，本实施例中，将待计算总线划分成独立的区域，区域中包括铜片区域和过孔线区域，分别计算各个区域对应的子阻抗数据，然后根据所有子阻抗数据计算待计算总线的实际阻抗数据，本申请考虑了铜片和过孔线对走线阻抗的影响，提升阻抗分析精度，同时本申请先将待计算总线分拆离散后进行分析，再整合检查分析，避免了高速链路中间的异常设计导致的阻抗异常，从而避免走线阻抗突变、反射等影响信号质量，规避印刷电路板设计缺陷。

在一些实施例中，将待计算总线划分为多个区域的过程包括：

将待计算总线划分为多个区域，多个区域包括扇出线段区域、主干线区域、引入线区域、铜片区域和过孔线区域。

在一些实施例中，该总线阻抗检测系统还包括：

分析模块，用于将各子阻抗数据进行一致性分析，基于一致性分析结果得到阻抗检测结果。

可以理解，为了及时检测到各总线链路中间的设计问题，本实施例在计算得到各区域的子阻抗数据之后，对各区域的子阻抗数据进行一致性分析，如果通过一致性分析，说明该待计算总线的各个区域的阻抗正常，阻抗检测结果为合格，如果未通过一致性分析，说明该待计算总线存在阻抗异常的区域，阻抗检测结果为不合格，此时，可以对阻抗异常的区域进行提示，以便及时优化总线走线，以避免走线阻抗突变、反射等影响信号质量，规避PCB设计缺陷。

在一些实施例中，将各子阻抗数据进行一致性分析的过程包括：

分别计算每一子阻抗数据与目标阻抗数据的差值；

判断所有差值是否处于预设范围内；

若是，得到第一分析结果；

若否，得到第二分析结果；

其中，一致性分析结果为第一分析结果或第二分析结果。

在一些实施例中，确定待计算总线的过程包括：

确定目标阻抗网络，在目标阻抗网络中确定待计算总线；

分别计算每一子阻抗数据与目标阻抗数据的差值的过程包括：

分别计算每一子阻抗数据与目标阻抗网络对应的目标阻抗数据的差值。

在一些实施例中，总线阻抗检测系统还包括：

提示模块，用于基于各个子阻抗数据生成阻抗列表和阻抗分布图，提示与阻抗列表和阻抗分布图对应的信息。

在一些实施例中，分别计算各个区域的子阻抗数据的过程包括：

根据阻抗计算参数分别计算各个区域的子阻抗数据；

其中，阻抗计算参数包括介质的厚度、走线的宽度、走线的厚度、参考平面参数、叠层选取的材质的介电常数。

第三方面，本申请还提供了一种电子设备，包括：

存储器，用于存储计算机程序；

处理器，用于执行计算机程序时实现如上文任意一个实施例所描述的走线阻抗检测方法的步骤。

存储器包括非易失性存储介质、内存储器。该非易失性存储介质存储有操作系统和计算机可读指令，该内存储器为非易失性存储介质中的操作系统和计算机可读指令的运行提供环境。处理器提供计算和控制能力，执行存储器中保存的计算机程序时，可以实现以下步骤：确定待计算总线；将待计算总线划分为多个区域，多个区域中包括铜片区域和过孔线区域；分别计算各个区域的子阻抗数据；基于各子阻抗数据计算待计算总线的实际阻抗数据。

可见，本实施例中，将待计算总线划分成独立的区域，区域中包括铜片区域和过孔线区域，分别计算各个区域对应的子阻抗数据，然后根据所有子阻抗数据计算待计算总线的实际阻抗数据，本申请考虑了铜片和过孔线对走线阻抗的影响，提升阻抗分析精度，同时本申请先将待计算总线分拆离散后进行分析，再整合检查分析，避免了高速链路中间的异常设计导致的阻抗异常，从而避免走线阻抗突变、反射等影响信号质量，规避印刷电路板设计缺陷。

在一些实施例中，处理器执行存储器中保存的计算机子程序时，可以实现以下步骤：将待计算总线划分为多个区域，多个区域包括扇出线段区域、主干线区域、引入线区域、铜片区域和过孔线区域。

在一些实施例中，处理器执行存储器中保存的计算机子程序时，可以实现以下步骤：将各子阻抗数据进行一致性分析，基于一致性分析结果得到阻抗检测结果。

在一些实施例中，处理器执行存储器中保存的计算机子程序时，可以实现以下步骤：分别计算每一子阻抗数据与目标阻抗数据的差值；判断所有差值是否处于预设范围内；若是，得到第一分析结果；若否，得到第二分析结果；其中，一致性分析结果为第一分析结果或第二分析结果。

在一些实施例中，处理器执行存储器中保存的计算机子程序时，可以实现以下步骤：确定目标阻抗网络，在目标阻抗网络中确定待计算总线；分别计算每一子阻抗数据与目标阻抗网络对应的目标阻抗数据的差值。

在一些实施例中，处理器执行存储器中保存的计算机子程序时，可以实现以下步骤：基于各个子阻抗数据生成阻抗列表和阻抗分布图；提示与阻抗列表和阻抗分布图对应的信息。

在一些实施例中，处理器执行存储器中保存的计算机子程序时，可以实现以下步骤：根据阻抗计算参数分别计算各个区域的子阻抗数据；其中，阻抗计算参数包括介质的厚度、走线的宽度、走线的厚度、参考平面参数、叠层选取的材质的介电常数。

在上述实施例的基础上，该电子设备还包括：

输入接口，与处理器相连，用于获取外部导入的计算机程序、参数和指令，经处理器控制保存至存储器中。该输入接口可以与输入装置相连，接收用户手动输入的参数或指令。该输入装置可以是显示屏上覆盖的触摸层，也可以是终端外壳上设置的按键、轨迹球或触控板。

显示单元，与处理器相连，用于显示处理器发送的数据。该显示单元可以为液晶显示屏或者电子墨水显示屏等。

网络端口，与处理器相连，用于与外部各终端设备进行通信连接。该通信连接所采用的通信技术可以为有线通信技术或无线通信技术，如移动高清链接技术(MHL)、通用串行总线(USB)、高清多媒体接口(HDMI)、无线保真技术(WiFi)、蓝牙通信技术、低功耗蓝牙通信技术、基于IEEE802.11s的通信技术等。

第四方面，本申请还提供了一种计算机可读存储介质，计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时实现如上文任意一个实施例所描述的走线阻抗检测方法的步骤。

该存储介质可以包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。该存储介质上存储有计算机程序，计算机程序被处理器执行时实现以下步骤：确定待计算总线；将待计算总线划分为多个区域，多个区域中包括铜片区域和过孔线区域；分别计算各个区域的子阻抗数据；基于各子阻抗数据计算待计算总线的实际阻抗数据。

可见，本实施例中，将待计算总线划分成独立的区域，区域中包括铜片区域和过孔线区域，分别计算各个区域对应的子阻抗数据，然后根据所有子阻抗数据计算待计算总线的实际阻抗数据，本申请考虑了铜片和过孔线对走线阻抗的影响，提升阻抗分析精度，同时本申请先将待计算总线分拆离散后进行分析，再整合检查分析，避免了高速链路中间的异常设计导致的阻抗异常，从而避免走线阻抗突变、反射等影响信号质量，规避印刷电路板设计缺陷。

在一些实施例中，计算机可读存储介质中存储的计算机子程序被处理器执行时，具体可以实现以下步骤：将待计算总线划分为多个区域，多个区域包括扇出线段区域、主干线区域、引入线区域、铜片区域和过孔线区域。

在一些实施例中，计算机可读存储介质中存储的计算机子程序被处理器执行时，具体可以实现以下步骤：将各子阻抗数据进行一致性分析，基于一致性分析结果得到阻抗检测结果。

在一些实施例中，计算机可读存储介质中存储的计算机子程序被处理器执行时，具体可以实现以下步骤：分别计算每一子阻抗数据与目标阻抗数据的差值；判断所有差值是否处于预设范围内；若是，得到第一分析结果；若否，得到第二分析结果；其中，一致性分析结果为第一分析结果或第二分析结果。

在一些实施例中，计算机可读存储介质中存储的计算机子程序被处理器执行时，具体可以实现以下步骤：确定目标阻抗网络，在目标阻抗网络中确定待计算总线；分别计算每一子阻抗数据与目标阻抗网络对应的目标阻抗数据的差值。

在一些实施例中，计算机可读存储介质中存储的计算机子程序被处理器执行时，具体可以实现以下步骤：基于各个子阻抗数据生成阻抗列表和阻抗分布图；提示与阻抗列表和阻抗分布图对应的信息。

在一些实施例中，计算机可读存储介质中存储的计算机子程序被处理器执行时，具体可以实现以下步骤：根据阻抗计算参数分别计算各个区域的子阻抗数据；其中，阻抗计算参数包括介质的厚度、走线的宽度、走线的厚度、参考平面参数、叠层选取的材质的介电常数。

还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的状况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其他实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种走线阻抗检测方法，其特征在于，包括：

确定待计算总线；

将所述待计算总线划分为多个区域，多个所述区域中包括铜片区域和过孔线区域；

分别计算各个所述区域的子阻抗数据；

基于各所述子阻抗数据计算所述待计算总线的实际阻抗数据。

2.根据权利要求1所述的总线阻抗检测方法，其特征在于，将所述待计算总线划分为多个区域的过程包括：

将所述待计算总线划分为多个区域，多个所述区域包括扇出线段区域、主干线区域、引入线区域、所述铜片区域和所述过孔线区域。

3.根据权利要求1所述的总线阻抗检测方法，其特征在于，所述分别计算各个所述区域的子阻抗数据之后，该总线阻抗检测方法还包括：

将各所述子阻抗数据进行一致性分析，基于一致性分析结果得到阻抗检测结果。

4.根据权利要求3所述的总线阻抗检测方法，其特征在于，将各所述子阻抗数据进行一致性分析的过程包括：

分别计算每一所述子阻抗数据与目标阻抗数据的差值；

判断所有所述差值是否处于预设范围内；

若是，得到第一分析结果；

若否，得到第二分析结果；

其中，所述一致性分析结果为所述第一分析结果或所述第二分析结果。

5.根据权利要求1所述的总线阻抗检测方法，其特征在于，所述分别计算各个所述区域的子阻抗数据之后，所述总线阻抗检测方法还包括：

基于各个所述子阻抗数据生成阻抗列表和阻抗分布图；

提示与所述阻抗列表和所述阻抗分布图对应的信息。

6.根据权利要求1-5任意一项所述的总线阻抗检测方法，其特征在于，所述分别计算各个所述区域的子阻抗数据的过程包括：

根据阻抗计算参数分别计算各个所述区域的子阻抗数据；

其中，所述阻抗计算参数包括介质的厚度、走线的宽度、走线的厚度、参考平面参数、叠层选取的材质的介电常数。

7.根据权利要求6所述的总线阻抗检测方法，其特征在于，根据阻抗计算参数分别计算各个所述区域的子阻抗数据的过程包括：

预先根据所述阻抗计算参数构建计算关系式；

通过所述计算关系式分别计算各个所述区域的子阻抗数据；

所述计算关系式为：

Z0＝87/SQRT(εr+1.41)×In[(5.98h)/(0.8w+t)]；

其中，Z0为所述走线的阻抗，εr为叠层选取的材质的介电常数，h为所述走线与基准面之间的介质厚度，w为所述走线的宽度，t为所述走线的厚度。

8.一种走线阻抗检测系统，其特征在于，包括：

确定模块，用于确定待计算总线；

划分模块，用于将所述待计算总线划分为多个区域，多个所述区域中包括铜片区域和过孔线区域；

第一计算模块，用于分别计算各个所述区域的子阻抗数据；

第二计算模块，用于基于各所述子阻抗数据计算所述待计算总线的实际阻抗数据。

9.一种电子设备，其特征在于，包括：

存储器，用于存储计算机程序；

处理器，用于执行所述计算机程序时实现如权利要求1-7任意一项所述的走线阻抗检测方法的步骤。

10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1-7任意一项所述的走线阻抗检测方法的步骤。