CN116666447A - 芯片装置、芯片封装体以及形成它们的方法 - Google Patents

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partially
chip device
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S·施瓦布
E·菲尔古特
E·里德尔
H·萨克斯
S·克里韦茨
M·普法芬莱纳
C·舍费尔
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Abstract

本发明提供了一种芯片装置。所述芯片装置可以包括：芯片，其包括第一主表面，其中第一主表面包括有源区域、芯片终端部分和至少一个接触焊盘；第一介电层，其至少部分地覆盖芯片终端部分和有源区域，并且至少部分地暴露至少一个接触焊盘；以及第二介电层，其通过原子层沉积形成在第一介电层之上和所述至少一个接触焊盘之上。

Description

芯片装置、芯片封装体以及形成它们的方法
技术领域
各种不同的实施例总体上涉及芯片装置、芯片封装体、形成芯片装置的方法以及形成芯片封装体的方法。
背景技术
功率半导体器件、例如续流二极管的绝缘栅双极晶体管(IGBT)，在许多应用场合中可能暴露于高湿度的大气中，因为典型的壳体(例如，在模块中)可能不是防潮的，并且之中可能使用了所述器件的逆变器由于成本原因可能不安装在提供受控环境的机柜中。
例如，将功率半导体器件暴露于具有高湿度、升高的温度和高施加电压的这种环境可能由于金属化层(例如，铝)的腐蚀或钝化层(例如，酰亚胺)的劣化而导致器件的故障。
另一方面涉及高温反向偏压测试(HTRB测试)，许多功率半导体器件需要通过所述测试，但是器件可能由于各种原因而失败。
发明内容
提供了一种芯片装置。所述芯片装置可以包括：芯片，其包括第一主表面，其中第一主表面包括有源区域、芯片终端部分和至少一个接触焊盘；第一介电层，其至少部分地覆盖芯片终端部分和有源区域，并且至少部分地暴露至少一个接触焊盘；以及第二介电层，其通过原子层沉积形成在第一介电层之上和所述至少一个接触焊盘之上。
附图说明
在附图中，在所有不同的视图中，相同的附图标记通常指代相同的部分。附图不一定是按比例绘制的，相反，重点通常放在说明本发明的原理上。在下面的描述中，参考附图描述本发明的各种不同的实施例，其中：
图1A和图1B中的每一个示出了根据现有技术的芯片装置的示意图；
图2A至图2D中的每一个示出了根据各种不同的实施例的芯片装置的示意图；
图3示出了根据各种不同的实施例的包括芯片封装体的芯片系统的示意图；以及
图4示出了根据各种不同的实施例的形成芯片装置的方法的流程图。
具体实施方式
下面的详细描述参考附图，附图以图示的方式示出了可以实践本发明的特定细节和实施例。
词语“示例性”在此用于表示“用作示例、实例或说明”。本文中描述为“示例性”的任何实施例或设计不是必然地解释为比其它实施例或设计优选或有利。
本发明的各个不同的方面被提供用于器件，且本发明的各个不同的方面被提供用于方法。应当理解，器件的基本特性也适用于方法，反之亦然。因此，为了简洁起见，可以省略对这些特性的重复描述。
在过去几年中，客户对耐湿功率器件的需求变得更加强烈，并且引入了诸如高电压、高湿度、高温反向偏压测试(HV-H3TRB)之类的测试作为标准鉴定测试，以确保器件在客户应用中具有足够的耐湿性。
有几种方法可以提高功率器件的耐湿性，但都有缺点。
在一种方法中，可以改变芯片终端概念。通过在芯片的金属边缘和/或钝化层(例如，酰亚胺层)改变为具有非常低的电场的终端概念(例如，通过使用电压限制器件(VLD)概念)，可以实现耐湿性的改善。
然而，这样的概念可能具有如下缺点，即它们非常“开放”，这意味着被金属覆盖的终端区域很小，因此这样的概念对源自钝化层和壳体材料和工艺的电荷敏感。HTRB(高温反向偏压测试)稳定性可能难以实现，并且仅以宽芯片终端为代价。除此之外，可以看出可能发生随机的局部高污染。
使用不同的方法，可以施加厚的硬钝化层(例如，氮化物和/或氧化物)在芯片表面上的金属的顶部上。厚的硬钝化层能够提高耐湿性。然而，研究表明，具有合理厚度(最大约1μm)的层在金属边缘显示出裂纹和生长线，从而降低了耐湿性。需要极厚的层(如氧化物和/或氮化物)以达到耐湿性的改善。这样的层具有的缺点是其昂贵，导致增加的晶片翘曲，所述晶片翘曲可能是薄晶片的阻断点，可能导致HTRB测试中的阻断电压漂移，并且可能不适合于模制封装体，因为所述层在温度循环之后可能显示出裂纹。
在各种不同的实施例中，可以提供芯片钝化/保护屏障，其能够同时解决湿度敏感性和HTRB故障这两个问题。
在各种不同的实施例中，一个或多个原子层沉积(ALD)层可沉积在完全组装的器件上，例如，沉积在包括芯片、芯片钝化层(例如，氮化硅和/或聚酰亚胺)和金属(例如，接触焊盘)的芯片装置上。这为湿气和/或移动离子进入酰亚胺和金属提供了阻挡屏障。例如在潮湿氛围中，可以防止酰亚胺的劣化和金属的腐蚀，并且还可以防止HTRB故障。各层可以在晶片级沉积。
在各种不同的实施例中，可以沉积一个或多个原子层沉积(ALD)层作为芯片钝化物(芯片钝化物可以例如由氮化硅和/或聚酰亚胺制成或包括氮化硅和/或聚酰亚胺)的替代。ALD层可以沉积在完全组装的器件上(例如，沉积在包括芯片、导线、引线框架、陶瓷衬底、PCB衬底等的芯片装置上)。ALD层可提供湿气进入例如隔离层(例如SiO2层)和金属的阻挡屏障。例如在潮湿氛围中，可以防止例如隔离层的劣化和金属的腐蚀，并且还可以防止HTRB故障。各层可以在晶片级沉积。
除了钝化和屏障功能之外，ALD层可以被配置为粘附促进剂层，例如用于增加与包封材料、特别是模塑化合物的粘附。
在各种不同的实施例中，Al2O3 ALD层可适合于保护芯片装置、例如功率半导体的芯片终端部分(也称为边缘终端)而防止HTRB漂移。
ALD沉积层可以例如沉积在所有顶表面上、所有顶表面和侧表面上、或者所有表面上，并且在每个维度上形成致密层。由此可以形成芯片钝化/保护屏障。
ALD沉积层可以例如包括多个堆叠的子层的堆叠体(夹层结构)(或者，换句话说，多个ALD层可以一个设置在另一个的顶部)。在各种不同的实施例中，Al2O3可以与例如SiO2、HfO2或TiO2中的任何一种、一些或全部结合使用。这可能获得非常低的水蒸气透过率。因此，ALD层或层堆叠体可形成良好的湿气屏障和/或离子屏障以保护芯片边缘。
多种钝化类型可用作ALD工艺的前体。
用于构建惰性且化学稳定的离子和/或湿气屏障的合适ALD材料可包括以下材料：Al2O3、SiO2、HfO2、ZrO2、TiO2、Ta2O5、AlN、BN、TiN、TaN、Si3N4。不同材料的多层堆叠体可以提高屏障质量，例如以避免材料结晶和抑制针孔形成。
图1A和图1B中的每一个均示出了根据现有技术的芯片装置100的示意图，其中，图1A示出了剖视图，图1B示出了俯视图。
芯片装置100可以包括具有有源区域106和芯片终端部分132的芯片104。图1A示出了具有围绕有源区域106的芯片终端部分132的典型配置的芯片装置100。有源区域106可以包括用于芯片装置100的功能操作的一个或多个电子元件，如晶体管、二极管等。芯片终端部分132可以被配置成能够降低场强，特别是在功率应用场合中，用于保护芯片装置100的芯片104。芯片终端部分132可以例如包括：金属环126(例如使用Al、AlCu、AlSiCu、Cu或它们的组合)、p/n结(在图1B中，p阱122布置在芯片104的n掺杂体半导体材料(例如Si或SiC)中)、渐变p掺杂区域(例如图2B至图2D的实施例中所示)和/或包括多晶硅和/或氧化硅的区域(例如交替区域)。例如，多晶硅可以用来代替图1B的金属126，与诸如氧化硅的介电材料124交替。图1B示出了可如何配置芯片终端部分的示例。特别是在高功率应用场合中，大的电势差(见例如图1A)可以发生在芯片104的包括第一表面104S1的正面与芯片装置100的包括第二表面104S2的相反的背面之间，第二表面104S2例如可以被配置为IGBT的发射极或二极管的阴极(发射极/阴极在图1B和图2B至图2D中表示为层120，通过背面金属化部114电接触)。为此，可以提供金属部分112，例如在靠近芯片装置200的开放侧表面的边缘部分处的圆周环，用于保护免受背面高电压。
芯片终端部分可由第一介电材料128覆盖。
图2A和图2D中的每一个均示出了根据各种不同的实施例的芯片装置200的示意图，图3示出了包括芯片封装体300的芯片系统301的示意图，芯片封装体300包括根据各种不同的实施例的芯片装置200。
在各种实施例中，芯片装置200可以基于与结合图1A描述的芯片装置100类似或相同的芯片装置100，并且可以附加地包括如下所述的一个或多个ALD层220。
芯片装置200可以包括芯片104，芯片104包括第一主表面104S1，其中，第一主表面104S1包括有源区域106、芯片终端部分132和至少一个接触焊盘108。芯片装置200还可以包括第一介电层128，其至少部分地覆盖芯片终端部分132和有源区域106并且至少部分地暴露所述至少一个接触焊盘106；以及第二介电层220，其通过原子层沉积(ALD)形成在第一介电层128之上和所述至少一个接触焊盘108之上。
原子层沉积可以基本上如本领域已知的那样执行。ALD层220通常是薄的。第一介电层128可以通过除ALD以外的本领域已知的工艺形成。因此，第一介电层128可以比第二介电层220厚。
接触焊盘108可以布置在第一主表面104S1上的任何适当位置，例如，布置在有源区域106中/之上、芯片终端部分132中/之上、或者从有源区域106延伸到芯片终端部分132。
由于ALD沉积工艺，第二介电层220(也称为ALD层220)可以与芯片装置200的第一主表面104S1共形。第二介电层220可例如在执行接合工艺之前或之后覆盖所有第一主表面104S1。
在各种实施例中，芯片装置200可以在第二介电层220(ALD层)之下包括多个第一介电层128、130、232。所述多个第一介电层128、130、232可以包括最靠近芯片104的块体材料(例如，直接在其上)的第一介电层128，以及可选地包括另外的第一介电层130、232(以及可选地还其它介电层)。所述多个第一介电层128、130、232可以在它们的材料和/或它们在第一表面104S1上的形成区域方面不同。通常，布置在第二介电层220和芯片104之间的介电层被称为第一介电层128(、130、232)。除非提及多个第一介电层128、130、232，否则可仅使用附图标记128，但在适当情况下，可将上下文中提及的特性理解为适用于多个第一介电层128、130、232中的任一者或全部。
第一介电层128可以例如包括有机材料、氧化物和/或氮化物或由有机材料、氧化物和/或氮化物组成。
第一介电层128中的每一个可以例如包括Al2O3、SiO2、HfO2、ZrO2、TiO2、Ta2O5、AlN、BN、TiN、TaN、Si3N4和/或有机材料，或者由Al2O3、SiO2、HfO2、ZrO2、TiO2、Ta2O5、AlN、BN、TiN、TaN、Si3N4和/或有机材料组成。
第二介电层220可以包括Al2O3、SiO2、HfO2、ZrO2、TiO2、Ta2O5、AlN、BN、TiN、TaN、Si3N4和/或有机材料，或者由Al2O3、SiO2、HfO2、ZrO2、TiO2、Ta2O5、AlN、BN、TiN、TaN、Si3N4和/或有机材料组成。
第二介电层220(顶部ALD层)的材料可不同于第一介电层128的材料和/或不同于与第二介电层220形成界面的介电层的材料。
例如，第一介电层128可以包括SiO2或由SiO2组成，并且可以例如形成隔离层。第二介电层220可以例如包括Al2O3或上面列出的用于第二介电层220的任何其它材料。在图2A和图2D中示出了示例性实施例。
在另一示例中(例如参见图2B和图2C)，第一介电层128可以包括SiO2或由SiO2组成，并且可以例如形成隔离层。另一第一介电层130可以布置在第一介电层128的顶部上。又一个第一介电层130可以例如包括氮化硅和/或聚酰亚胺或者由氮化硅和/或聚酰亚胺组成，并且可以形成钝化层。在各种不同的实施例中，第一介电层128和130可以被不同地构造。例如，金属结构112可以没有第一介电层128，并且可以被另一第一介电层130覆盖。第二介电层220可以例如包括Al2O3或上面列出的用于第二介电层220的任何其它材料。在图2B所示的实施例中，另一第一介电层232(其可以例如包括聚合物、例如酰亚胺)可以布置在另一第一介电层130和ALD层220之间而例如作为钝化层。
第一介电层128、130、232和第二介电层可以均形成为包括多个层的层堆叠体，例如具有不同(例如，交替的)材料的层。
第二介电层220可以例如形成Al2O3与SiO2、HfO2或TiO2组合的堆叠体(夹层结构)，从而实现非常低的水蒸气透过率，并因此实现良好的防潮特性以保护芯片边缘。
为了提高湿度可靠性，除了Al2O3之外，ALD材料、例如ZrO2、SiO2、HfO2、TiO2或Ta2O5或多层堆叠体可适于形成能够经受住高电压湿度压力条件的非常致密且稳定的ALD层220。已证明ALD材料ZrO2、SiO2、HfO2具有很高的化学惰性和稳定性。还表明，多层堆叠体有助于减少针孔缺陷，针孔缺陷尤其可能在非常薄的ALD层220(厚度<30nm)的情况下发生。
在各种不同的实施例中，ALD层220的沉积可提供在有机钝化层(例如，酰亚胺)的顶部上，作为最终沉积到晶片上(在晶片级处理中)的层，或者在裸片附接和接合之后的后端中进行。在晶片级ALD沉积的情况下，晶片测试和接合可能必须通过ALD层220才成为可能。换句话说，ALD层220需要足够薄以允许被探针刺穿以进行测试或通过ALD层220形成接合(例如，在接合导线和接触焊盘108之间)。
ALD层220可以覆盖芯片104的第一表面104S1、一个或多个芯片侧壁104W、以及可选地芯片装置200中的所有表面，这些表面在包括芯片装置200的芯片封装体300中形成到芯片封装体300的包封材料(特别是模塑化合物)的界面。换句话说，可选地，可以刚好在模制之前提供完整芯片装置200的气密密封。
在各种实施例中，ALD层220可以被配置为芯片钝化物的替代物。
ALD层220可以覆盖芯片顶部并且用作钝化物(例如，在芯片焊盘108的金属上以及在如第一介电层128的隔离层上)。
ALD层220可以充当针对引起腐蚀和其它恶化机理的多种物质(例如，水、氧、H2S、阳离子(例如，Na+)、阴离子(例如，Cl-)等)的保护屏障。
覆盖绝缘层(第一介电层(2)128)的ALD层220可阻挡向那些层128中的渗入(例如，如上述阳离子和/或阴离子的离子)。
在一个示例性实施例中，在施加偏压温度应力时，将Al2O3(通过ALD沉积作为第二介电层220)布置在SiOx(作为第一介电层128)上。飞行时间二次离子质谱(ToF-SIMS)深度特征显示在氧化硅层中/下方没有显著的Na+离子渗入。最初，Na+可以位于沉积在Al2O3/SiOx堆叠体上的主基质层中。
在没有第二介电Al2O3层220的情况下，可以在SiOx/Si界面处检测到显著的Na+峰。
其它带正电荷的可移动碱金属离子可能表现出类似的行为。例如，Li+的行为与Na+相当。已知K+迁移甚至更慢，而未发现阴离子污染的迹象(对于Cl-，偏压温度应力未导致显著移动或掺入)。
通过布置第二介电层220来避免或减轻离子污染有助于避免或减轻在HTRB测试中由移动离子引起的缺陷。
在实验中，在裸片附接和导线接合之后，在芯片装置200周围沉积Al2O3的ALD层220(20nm)。在沉积第二介电层220之后，用已知遭受或导致严重的HTRB故障的包封材料(例如，模制化合物)342模制芯片装置200。所得到的芯片封装体300可以与图3的芯片封装体300相似或相同，其中，芯片封装体300被安装(例如，使用焊料338焊接)到电路板334上以形成芯片系统301。没有ALD层220的芯片封装体用作参考。
HTRB结果显示，具有ALD层220的芯片封装体300在HTRB研究中未显示任何故障，而参考组显示出了故障。
沉积的ALD Al2O3层由裸露的Al2O3组成。所述层用作抵抗小的快速扩散离子(例如碱金属离子)的扩散屏障。由于有源器件区域中存在这种离子而引起的失效机理可以通过使用Al2O3来抵消。
虽然当前实验示出了HTRB的改善，但是还存在可以改善芯片装置200在H3TRB或HVH3TRB测试中的特性的可能性。
如结果中所见，所使用的ALD层220可完全避免HTRB故障，而参考组显示出严重故障。虽然确定使用20nm厚度的第二介电层220(Al2O3)会出现这种效果，但是预期更薄的层可以显示出类似的效果。
在当前实验中，ALD层220是在裸片附接和导线接合之后(在模制之前)沉积的，这可获得与图3所示的实施例相似或相同的配置，其中，第二介电层220不仅覆盖第一芯片表面104S1，而且覆盖载体332(例如，散热器和/或引线框架)、接合导线340和芯片封装体端子336的模制时处于内部的表面，所述芯片104通过裸片附接材料330附接到所述载体332。
在各种其它实施例中，ALD层220可以已经作为前端生产的一部分形成，例如ALD层220可以已经在前端制造设施中沉积在第一介电层128(例如，酰亚胺或其它有机钝化层)的顶部上。只要第二介电层220足够薄(例如，最高达约100nm)，就可能不必需结构化，因为在晶片测试和接合期间使用的探针卡针能够穿透ALD层220。
由于ALD层220对金属间反应(其对于形成焊料接合可能是必要的)的抑制作用，将ALD层220设置在要用于与焊料接触的可焊接的前侧、例如芯片焊盘108上在某些情况下可能是不可行的。在其它情况下，例如通过提供能够分解ALD层的助焊剂，前侧上的焊接是可能的。
在各种不同的实施例中，ALD层220可嵌入到两个有机钝化层(例如，酰亚胺)。例如，(例如，顶部)第一介电层128可以是有机钝化层，且第三介电层(图中未展示)(例如，有机层，例如，酰亚胺层)可以布置在ALD层220之上。
在这种情况下，可以使用第三介电层(例如，顶部酰亚胺层)作为蚀刻掩模从接触焊盘108完全或部分地去除ALD层220。由此，可以实现标准的导线接合或焊接。
晶片上不需要钝化，这可以实现安全的金属化表面，用于可靠的导线接合。
芯片装置200可以允许更快的开发项目(降低可靠性失效的风险，更少的学习周期)，在使用包封材料、特别是模塑化合物方面具有更大灵活性(模制物与终端部之间的相互作用较少或没有相互作用)，新的模制化合物和壳体的引入更快，缩小芯片终端部分的宽度并由此降低芯片成本，和/或降低工艺成本(例如减少或消除传统芯片钝化层堆叠的工艺步骤)。
图4示出了根据各种不同的实施例的形成芯片装置的方法的流程图400。
所述方法可以包括：形成第一介电层，所述第一介电层至少部分地覆盖芯片的第一主表面上的芯片终端部分和有源区域，并且至少部分地暴露芯片的第一主表面上的至少一个接触焊盘(在步骤410中)；以及通过原子层沉积在第一介电层之上和至少一个接触焊盘之上形成第二介电层(在步骤420中)。
下面将说明各种示例：
示例1是一种芯片装置。所述芯片装置可以包括：芯片，其包括第一主表面，其中，第一主表面包括有源区域、芯片终端部分和至少一个接触焊盘；第一介电层，其至少部分地覆盖芯片终端部分和有源区域，并且至少部分地暴露所述至少一个接触焊盘；以及第二介电层，其通过原子层沉积形成在第一介电层之上和所述至少一个接触焊盘之上。
在示例2中，示例1的主题可以可选地包括：第一介电层比第二介电层具有更大的厚度。
在示例3中，示例1或2的主题可以可选地包括：第一介电层的材料不同于第二介电层的材料。
在示例4中，示例1-3中任一个的主题可以可选地包括：第一介电层包括或由以下材料组中的至少一种组成：有机材料、氧化物和氮化物。
在示例5中，示例1-4中任一个的主题可以可选地包括：第二介电层包括或由以下材料组中的至少一种组成：Al2O3、SiO2、HfO2、ZrO2、TiO2、Ta2O5、AlN、BN、TiN、TaN、Si3N4和有机材料。
在示例6中，示例5的主题可以可选地包括：第一介电层包括或由酰亚胺组成。
在示例7中，示例1-6中任一个的主题可以可选地包括：芯片包括与第一主表面相反的第二主表面以及连接第一主表面和第二主表面的侧表面，并且第二介电层进一步至少部分地覆盖侧表面。
在示例8中，示例1-7中任一个的主题可以可选地还包括：第二介电层的厚度在约2nm至约100nm的范围内。
在示例9中，示例1-8中任一个的主题可以可选地还包括：第三介电层，其至少部分地覆盖第二介电层。
在示例10中，示例9的主题可以可选地包括：第三介电层包括或由以下材料组中的至少一种组成：Al2O3、SiO2、HfO2、ZrO2、TiO2、Ta2O5、AlN、BN、TiN、TaN、Si3N4和有机材料。
在示例11中，示例1-10中任一个的主题可以可选地还包括：金属接触结构，所述金属接触结构电接触所述接触焊盘。
在示例12中，示例11的主题可以可选地包括：第二介电层进一步至少部分地覆盖金属接触结构。
在示例13中，示例1-12中任一个的主题可以可选地还包括：载体，其中，所述芯片安装在载体上，其中，所述载体包括暴露的金属，并且所述第二介电层进一步至少部分地覆盖所述载体的所述暴露的金属。
在示例14中，示例13的主题可以可选地包括：暴露的金属布置在载体的安装芯片的一侧上。
示例15是一种芯片封装体。所述芯片封装体可以包括示例1-14中任一个所述的芯片装置以及至少部分地包封芯片的封装材料。
在示例16中，示例15的主题可以可选地包括：封装材料与第二介电层直接接触。
在示例17中，示例15的主题可以可选地包括：芯片装置包括示例9所述的第三介电层，并且封装材料与第三介电层直接接触。
在示例18中，示例15-16中任一个的主题可以可选地包括：芯片装置包括示例14所述的载体，并且封装材料至少部分地包封载体。
示例19是一种形成芯片装置的方法。所述方法可以包括：形成第一介电层，所述第一介电层至少部分地覆盖芯片的第一主表面上的芯片终端部分和有源区域，并且至少部分地暴露芯片的第一主表面上的至少一个接触焊盘；以及通过原子层沉积在第一介电层之上和所述至少一个接触焊盘之上形成第二介电层。
在示例20中，示例19的主题可以可选地包括：第一介电层比第二介电层具有更大的厚度。
在示例21中，示例19或20的主题可以可选地包括：第一介电层的材料不同于第二介电层的材料。
在示例22中，示例19-21中任一个的主题可以可选地包括：第一介电层包括或由以下材料组中的至少一种组成：有机材料、氧化物和氮化物。
在示例23中，示例19-22中任一个的主题可以可选地包括：第二介电层包括或由以下材料组中的至少一种组成：Al2O3、SiO2、HfO2、ZrO2、TiO2、Ta2O5、AlN、BN、TiN、TaN、Si3N4和有机材料。
在示例24中，示例23的主题可以可选地包括：第一介电层包括酰亚胺或由酰亚胺组成。
在示例25中，示例19-24中任一个的主题可以可选地包括：所述芯片包括与第一主表面相对的第二主表面以及连接所述第一主表面和所述第二主表面的侧表面，并且所述第二介电层进一步至少部分地覆盖所述侧表面。
在示例26中，示例19-25中任一个的主题可以可选地包括：第二介电层的厚度在约2nm至约100nm的范围内。
在示例27中，示例19-26中任一个的主题可以可选地包括：形成至少部分地覆盖第二介电层的第三介电层。
在示例28中，示例27的主题可以可选地包括：第三介电层包括或由以下材料组中的至少一种组成：Al2O3、SiO2、HfO2、ZrO2、TiO2、Ta2O5、AlN、BN、TiN、TaN、Si3N4和有机材料。
在示例29中，示例28的主题可以可选地包括：例如用交替的层材料形成包括第二介电层和第三介电层以及至少一个另外的介电层的层堆叠体。
在示例30中，示例19-29中任一个的主题可以可选地包括：在晶片级或在后端处理期间形成第二介电层。
在示例31中，示例19-30中任一个的主题可以可选地还包括：将所述接触焊盘与金属接触结构电接触。
在示例32中，示例29和31的主题可以可选地包括：电接触包括在接触工艺期间穿透第二介电层。
在示例33中，示例19-32中任一个的主题可以可选地包括：在形成第二介电层之前执行电接触。
在示例34中，示例19-33中任一个的主题可以可选地包括：所述第二介电层进一步至少部分地覆盖金属接触结构。
在示例35中，示例19-34中任一个的主题可以可选地包括：将所述芯片安装到载体上包括所述载体包括暴露的金属，并且所述第二介电层进一步至少部分地覆盖所述载体的所述暴露的金属。
在示例36中，示例35的主题可以可选地包括：暴露的金属布置在载体的安装芯片的一侧上。
示例37是一种形成芯片封装体的方法。所述方法可以包括根据示例19到36中的任一个的方法形成芯片装置，并且用封装材料至少部分地包封所述芯片。
在示例38中，示例37的主题可以可选地包括：封装材料与第二介电层直接接触。
在示例39中，示例38的主题可以可选地包括：所述方法包括根据示例27形成第三介电层，并且封装材料与第三介电层直接接触。
在示例40中，示例19-33中任一个的主题可以可选地包括：所述方法包括根据示例35将芯片安装到载体上，并且还包括用封装材料至少部分地包封载体。
尽管已经参考特定实施例特别示出和描述了本发明，但是本领域技术人员应当理解，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。因此，本发明的范围由所附权利要求书来指示，因此旨在包含落入权利要求书的等同替换的含义和范围内的所有改变。

Claims (40)

1.一种芯片装置，包括：
芯片，其包括第一主表面，其中，所述第一主表面包括有源区域、芯片终端部分和至少一个接触焊盘；
第一介电层，其至少部分地覆盖所述芯片终端部分和所述有源区域，并且至少部分地暴露所述至少一个接触焊盘；以及
第二介电层，其通过原子层沉积形成在所述第一介电层之上和所述至少一个接触焊盘之上。
2.根据权利要求1所述的芯片装置，
其中，所述第一介电层比所述第二介电层具有更大的厚度。
3.根据权利要求1或2所述的芯片装置，
其中，所述第一介电层的材料不同于所述第二介电层的材料。
4.根据权利要求1-3中任一项所述的芯片装置，
其中，所述第一介电层包括或由以下材料组中的至少一种组成：
有机材料；
氧化物；和
氮化物。
5.根据权利要求1-4中任一项所述的芯片装置，
其中，所述第二介电层包括或由以下材料组中的至少一种组成：
Al2O3；
SiO2；
HfO2；
ZrO2；
TiO2；
Ta2O5；
AlN；
BN；
TiN；
TaN；以及
Si3N4。
6.根据权利要求5所述的芯片装置，
其中，所述第一介电层包括或由酰亚胺组成。
7.根据权利要求1-6中任一项所述的芯片装置，
其中，所述芯片包括与所述第一主表面相反的第二主表面和连接所述第一主表面与所述第二主表面的侧表面，
其中，所述第二介电层还至少部分地覆盖所述侧表面。
8.根据权利要求1-7中任一项所述的芯片装置，
其中，所述第二介电层的厚度在约2nm至约100nm的范围内。
9.根据权利要求1-8中任一项所述的芯片装置，其中，所述芯片装置还包括：
第三介电层，其至少部分地覆盖所述第二介电层。
10.根据权利要求9所述的芯片装置，
其中，所述第三介电层包括或由以下材料组中的至少一种组成：
Al2O3；
SiO2；
HfO2；
ZrO2；
TiO2；
Ta2O5；
AlN；
BN；
TiN；
TaN；
Si3N4；以及
有机材料。
11.根据权利要求1-10中任一项所述的芯片装置，其中，所述芯片装置还包括：
金属接触结构，所述金属接触结构电接触所述接触焊盘。
12.根据权利要求11所述的芯片装置，
其中，所述第二介电层还至少部分地覆盖所述金属接触结构。
13.根据权利要求1-12中任一项所述的芯片装置，其中，所述芯片装置还包括：
载体；
其中，所述芯片安装在载体上；
其中，所述载体包括暴露的金属；以及
其中，所述第二介电层还至少部分地覆盖所述载体的暴露的金属。
14.根据权利要求13所述的芯片装置，
其中，暴露的金属布置在载体的安装芯片的一侧上。
15.一种芯片封装体，包括：
根据权利要求1-14中任一项所述的芯片装置；以及
封装材料，其至少部分地包封所述芯片。
16.根据权利要求15所述的芯片封装体，
其中，所述封装材料与所述第二介电层直接接触。
17.根据权利要求15所述的芯片封装体，
其中，所述芯片装置包括根据权利要求9所述的第三介电层；以及
其中，所述封装材料与所述第三介电层直接接触。
18.根据权利要求15-17中任一项所述的芯片封装体，
其中，所述芯片装置包括根据权利要求14所述的载体；
其中，所述封装材料至少部分地包封载体。
19.一种形成芯片装置的方法，所述方法包括：
形成第一介电层，所述第一介电层至少部分地覆盖芯片的第一主表面上的芯片终端部分和有源区域，并且至少部分地暴露芯片的第一主表面上的至少一个接触焊盘；以及
通过原子层沉积在所述第一介电层之上和所述至少一个接触焊盘之上形成第二介电层。
20.根据权利要求19所述的方法，
其中，所述第一介电层比所述第二介电层具有更大的厚度。
21.根据权利要求19或20所述的方法，
其中，所述第一介电层的材料不同于所述第二介电层的材料。
22.根据权利要求19-21中任一项所述的方法，
其中，所述第一介电层包括或由以下材料组中的至少一种组成：
有机材料；
氧化物；和
氮化物。
23.根据权利要求19-22中任一项所述的方法，
其中，所述第二介电层包括或由以下材料组中的至少一种组成：
Al2O3；
SiO2；
HfO2；
ZrO2；
TiO2；
Ta2O5；
AlN；
BN；
TiN；
TaN；以及
Si3N4。
24.根据权利要求23所述的方法，
其中，所述第一介电层包括或由酰亚胺组成。
25.根据权利要求19-24中任一项所述的方法，
其中，所述芯片包括与所述第一主表面相反的第二主表面和连接所述第一主表面与所述第二主表面的侧表面，
其中，所述第二介电层还至少部分地覆盖所述侧表面。
26.根据权利要求19-25中任一项所述的方法，其中，所述方法还包括：
其中，所述第二介电层的厚度在约2nm至约100nm的范围内。
27.根据权利要求19-26中任一项所述的方法，其中，所述方法还包括：
形成至少部分地覆盖所述第二介电层的第三介电层。
28.根据权利要求27所述的方法，
其中，所述第三介电层包括或由以下材料组中的至少一种组成：
Al2O3；
SiO2；
HfO2；
ZrO2；
TiO2；
Ta2O5；
AlN；
BN；
TiN；
TaN；
Si3N4；以及
有机材料。
29.根据权利要求19-28中任一项所述的方法，
其中，所述第二介电层在晶片级形成。
30.根据权利要求19-28中任一项所述的方法，
其中，所述第二介电层在后端处理期间形成。
31.根据权利要求19-30中任一项所述的方法，其中，所述方法还包括：将所述接触焊盘与金属接触结构电接触。
32.根据权利要求29和31所述的方法，
其中，所述电接触包括在所述接触工艺期间穿透所述第二介电层。
33.根据权利要求19-32中任一项所述的方法，
其中，在形成所述第二介电层之前执行所述电接触。
34.根据权利要求19-33中任一项所述的方法，
其中，所述第二介电层还至少部分地覆盖所述金属接触结构。
35.根据权利要求19-34中任一项所述的方法，其中，所述方法还包括：将芯片安装到载体上，
其中，所述载体包括暴露的金属；以及
其中，所述第二介电层还至少部分地覆盖所述载体的暴露的金属。
36.根据权利要求35所述的方法，
其中，暴露的金属布置在载体的安装芯片的一侧上。
37.一种形成芯片封装体的方法，所述方法包括：
根据权利要求19-36中任一项所述的方法形成芯片装置；以及
用封装材料至少部分地包封所述芯片。
38.根据权利要求37所述的方法，
其中，所述封装材料与所述第二介电层直接接触。
39.根据权利要求38所述的方法，
其中，所述方法包括根据权利要求27所述形成所述第三介电层；以及
其中，所述封装材料与所述第三介电层直接接触。
40.根据权利要求37-39中任一项所述的方法，
其中，所述方法包括根据权利要求35所述将所述芯片安装到所述载体上；以及
用封装材料至少部分地包封所述载体。
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