CN116666440A - 一种底栅极mos管及制作方法 - Google Patents

一种底栅极mos管及制作方法 Download PDF

Info

Publication number
CN116666440A
CN116666440A CN202310924636.4A CN202310924636A CN116666440A CN 116666440 A CN116666440 A CN 116666440A CN 202310924636 A CN202310924636 A CN 202310924636A CN 116666440 A CN116666440 A CN 116666440A
Authority
CN
China
Prior art keywords
gate
substrate
semiconductor layer
channel
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202310924636.4A
Other languages
English (en)
Other versions
CN116666440B (zh
Inventor
金波
陈磊
金杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhejiang Rockerstone Electronics Co ltd
Original Assignee
Zhejiang Rockerstone Electronics Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhejiang Rockerstone Electronics Co ltd filed Critical Zhejiang Rockerstone Electronics Co ltd
Priority to CN202310924636.4A priority Critical patent/CN116666440B/zh
Publication of CN116666440A publication Critical patent/CN116666440A/zh
Application granted granted Critical
Publication of CN116666440B publication Critical patent/CN116666440B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本申请涉及一种底栅极MOS管及制作方法，该底栅极MOS管依次包括衬底、绝缘介质层、半导体层以及钝化层；所述半导体层设置有沟道、源区和漏区，所述钝化层覆盖于沟道；所述源区设置有源极，所述漏区设置有漏极；所述半导体层位于沟道的一侧设置有栅区缺口，所述衬底位于栅区缺口处设置有栅极。该制作工艺S1：提供衬底；S2：设置绝缘介质层；S3：设置半导体层；S4：于半导体层表面形成沟道和栅区缺口，所述栅区缺口位于沟道的一侧；S5：设置钝化层；S6：于钝化层形成三个缺口；S7：掺杂，对漏区、源区的半导体层进行掺杂；S8：设置源极、漏极和栅极。本申请具有降低MOS管栅极电阻和MOS管的亚阈值摆幅，并且提高MOS管跨导特性的效果。

Description

一种底栅极MOS管及制作方法
技术领域
本申请涉及MOS管的领域，尤其是涉及一种底栅极MOS管及制作方法。
背景技术
MOS管一般指MOSFET，全称为金属-氧化物-半导体场效应晶体管，是一种关键的电子器件，在现代电子技术中得到广泛应用。金氧半场效晶体管在结构上以一个金属—氧化物层—半导体的电容为核心，当一个电压施加在该电容两端，半导体的电荷分布发生改变，从而给MOS管带来不同的工作特性，以用于多重不同的功能环境。MOS管因沟道的材质分为PMOS管和NMOS管。MOS管具有许多优点，包括低功耗、高速度、高电压操作和良好的集成性能。它们被广泛应用于数字电路、模拟电路、功率电子、微处理器和存储器等领域。
目前，常见的MOS管，包括：
衬底，通常使用硅材料为衬底，存在源极和漏极两个区域，源极和漏极区域通过半导体材料中的离子注入或扩散过程形成，而源极和漏极之间的半导体区域称为沟道；
绝缘层，位于衬底上方，通常是氧化硅，起到隔离和绝缘源漏极电极与衬底之间的作用；
栅极，设置于绝缘层上方，金属栅极通常由多晶硅或金属材料制成，金属栅极通过电极引线与外部电路连接；通过调节栅极电压，可以控制沟道区域的电荷密度，从而控制电流通道的导电性。
针对上述中的相关技术，发明人提供一种新的MOS管结构，能够降低MOS管的亚阈值摆幅，并且提高MOS管跨导特性的效果，从而有利于高速开关电路的应用，或者有利于高灵敏传感器的应用。
发明内容
为了提高MOS管电学开关特性，本申请提供一种底栅极MOS管及制作方法。
一方面，本申请提供的一种底栅极MOS管，采用如下的技术方案：
一种底栅极MOS管，依次包括衬底、绝缘介质层、半导体层以及钝化层；所述衬底为导电层，所述绝缘介质层将半导体层和衬底电学分隔，所述半导体层设置有沟道，所述钝化层覆盖于沟道；所述半导体层位于沟道的一端设置有源区，另一端设置有漏区，所述源区设置有源极，所述漏区设置有漏极；所述半导体层位于沟道的一侧设置有栅区缺口，所述栅区缺口将绝缘介质层贯穿，所述衬底位于栅区缺口处设置有栅极。
通过采用上述技术方案，通过栅极控制衬底的电压，以控制电容电压。上述结构中沟道位于绝缘介质层上的半导体层，相对于现有技术中不承担衬底的作用，因此可以通过沉积工艺得到厚度更薄的半导体层，从而能够降低沟道的维度，提高了跨导特性，并降低了亚阈值摆幅，提高MOS管的栅控能力。另外在本结构中整个衬底部分相对于背景技术中栅极的作用，使得栅极体积更大，通过增大栅极体积以减小栅极电阻而避免了误开启现象。
可选的，所述衬底为掺杂的半导体材质。
可选的，所述半导体层为单晶硅、多晶硅、非晶硅、石墨烯、锗、碳化硅、氮化镓或者氧化镓。
可选的，所述沟道形貌为直线形、三角形、矩形、六角形或者圆形，每根沟道宽度为10~500nm。
另一方面，本申请提供的一种底栅极MOS管制作工艺，采用如下的技术方案：
一种底栅极MOS管制作工艺，包括：
S1：提供衬底；
S2：于衬底表面设置绝缘介质层；
S3：于绝缘介质层表面设置半导体层；
S4：通过光刻工艺、干法刻蚀或者湿法刻蚀工艺于半导体层表面形成沟道和栅区缺口，所述栅区缺口位于沟道的一侧；
S5：于沟道设置钝化层；
S6：形成极区，通过光刻工艺、干法刻蚀或者湿法刻蚀工艺于钝化层形成三个缺口，其中两个缺口分别位于沟道的两端，另一缺口位于栅区缺口；
通过光刻工艺、干法刻蚀或者湿法刻蚀工艺于栅区缺口的绝缘介质层形成缺口；
S7：掺杂，通过离子注入工艺对漏区、源区的半导体层进行掺杂；
S8：设置极，于源区中在半导体层表面形成源极，于漏区中的半导体层表面形成漏极，于栅区缺口中的衬底表面形成栅极。
通过采用上述技术方案，得到的MOS管，利用栅极控制衬底的电压，以控制电容电压，增大了栅极体积从而减小了栅极电阻，从而降低了高速电路中误开启风险；另外沟道没有被栅极覆盖，被测物能够与沟道充分接触，从而提升MOS管的灵敏度。
可选的，所述衬底为半导体材质，并且通过杂质扩散工艺或者离子注入工艺对衬底进行掺杂。
可选的，于S2中绝缘介质层为栅氧化层，将衬底置于氧气氛围中加热或者沉积工艺，以使衬底表面氧化形成栅氧化层。
通过采用上述技术方案，可以采用热氧化的方式得到栅氧化层，能够得到低成本高质量的绝缘介质层。
可选的，所述半导体层的材料为单晶硅、多晶硅、非晶硅、石墨烯、锗、碳化硅、氮化镓或氧化镓。
可选的，源极、漏极和栅极均通过金属CVD或PVD沉积工艺、光刻工艺、金属刻蚀或金属剥离工艺形成。
通过采用上述技术方案，形成的电极内部组织结构更加均匀，更高的控制电流和电压。
可选的，源极、漏极和栅极为金属极，金属极为Ti、W、Al、Cu、Au、Ag的一种或者多种。
综上所述，本申请包括以下至少一种有益技术效果：
1.通过降低纳米线沟道维度，提高了跨导与亚阈值摆幅特性，从而提高了MOS管栅控能力。
2.栅极位于沟道的一侧并且与底部导电衬底连接，从而控制衬底的电压，衬底起到的栅极的作用，在高速电路应用中，通过增大栅极体积减小了栅极电阻，从而避免了误开启现象。
3.在传感器应用中，使沟道能够充分的于被测物接触，从而沟道能及时响应被测物的变化。
附图说明
图1是本申请实施例用于展示完成半导体层之后的结构示意图。
图2是本申请实施例用于展示沟道的结构示意图。
图3是图2的A-A旋转剖面图。
图4是本申请实施例用于展示钝化层的结构示意图。
图5是本申请实施例用于展示源区和漏区的结构示意图。
图6是图5的B-B旋转剖面图。
图7是本申请实施例用于展示源极、漏极和栅极的结构示意图。
图8是图7的C-C旋转剖面图。
图9是本申请中用于亚阈值摆幅以及跨导特性测试的测试电路的示意图。
图10是本申请实施例和对比例亚阈值摆幅以及跨导特性测试得到的电流-电压曲线图。
图11是本申请中用于灵敏度测试的测试电路的示意图。
图12是本申请实施例和对比例灵敏度测试得到的输入-输出特性曲线图。
附图标记说明：100、衬底；200、绝缘介质层；300、半导体层；301、沟道；302、栅区缺口；303、源区；304、漏区；400、钝化层；500、源极；501、漏极；502、栅极。
具体实施方式
以下结合附图1-附图12对本申请作进一步详细说明。
本申请实施例公开一种底栅极MOS管制作工艺。参照图1：
S1:提供衬底100。衬底100采用单晶硅，并且通过杂质扩散工艺或者离子注入工艺对衬底100进行高剂量掺杂，掺杂浓度为1e19cm-3以上，以提高衬底100的导电性能。衬底100的材料不限于单晶硅，也可以为多晶硅、非晶硅、石墨烯、锗、碳化硅、氮化镓或者氧化镓等半导体材料。
对衬底100进行前处理，前处理依次包括清洗、干燥和紫外-臭氧处理。在本实施例中，将衬底100置于丙酮、乙醇和去离子水中分别超声清洗5分钟。然后将清洗完成之后的衬底100置于烘箱中进行热风加热干燥，温度为50摄氏度~80摄氏度，直至衬底100干燥。在本实施例中，采用70摄氏度，干燥时间为1小时。最后进行紫外-臭氧处理。
S2：于衬底100表面设置绝缘介质层200。本实施例中，绝缘介质层200为采用热氧化工艺形成的栅氧化层。
更具体的：将衬底100置于高温炉中，高温炉的温度为900~1000摄氏度，在本实施例中设置温度为950摄氏度，向高温炉中通入氧气或者氧气和氢气的混合气体，以使衬底100表面氧化形成栅氧化层。
当然除了上述采用的热氧化工艺，也可以通过CVD沉积工艺或者PVD沉积工艺在衬底100表面沉积形成。
S3：于绝缘介质层200表面设置半导体层300。参照图1，半导体层300的材料为单晶硅、多晶硅、非晶硅、石墨烯、锗、碳化硅、氮化镓或者氧化镓。
在实施例中采用通过CVD沉积硅以形成半导体层300，具体为：将产品置于反应炉中，通入氮气去除反应炉中的其余气体，然后将反应炉加热至1200摄氏度，然后向反应炉中通入SiCl4 和H2，以使在绝缘介质层200生长出硅半导体层300。
然后对产品进行高温热处理工艺，具体为：
将产品放置于高温炉中，并且加热至900摄氏度，保持一小时，然后在关闭热处理炉，使产品在炉内冷却至室温。热处理工艺可减少半导体层300内部缺陷。
在另一实施例中半导体层300也可以采用SOI制备工艺，即将一个具有半导体层300和绝缘介质层200的晶圆与一个衬底100和绝缘介质层200的晶圆，通过物理贴合方式贴合绝缘介质层200，形成具有衬底100、绝缘介质层200、半导体层300的晶圆。
S4：生成沟道301。
参照图2，通过光刻工艺于半导体层300表面形成沟道301。沟道301形貌可以为直线形、三角形、矩形六边形或者圆形，每根沟道301宽度为10~500nm。在本实施例中选用六角形，每根沟道301边长为200nm。
参照图2和图3，在通过光刻工艺于半导体层300表面形成沟道301的同时，也于半导体层300形成栅区缺口302。栅区缺口302位于沟道301的一侧。
也可以采用干法刻蚀或者湿法刻蚀工艺于半导体层300表面形成沟道301和栅区缺口302。刻蚀工艺需要对沟道301与栅氧化层具有高选择比，高选择比意味着沟道301材料相对于栅氧化层材料的刻蚀速率较低。这样做的目的是确保在刻蚀沟道301时，尽量减少对栅氧化层的损伤或剥离。
S5：设置钝化层400。参照图4，通过CVD沉积工艺形成并覆盖所有的表面，例如将产品置于反应炉中，通入氮气去除反应炉中的其余气体，然后将反应炉加热至900摄氏度，向反应炉中通入SiCl4 和NH3，以形成SiN4绝缘膜钝化层400。
也可通过热氧化工艺，使半导体层300在氧气氛围下加热900摄氏度，以形成SiO2钝化层400，并且只覆盖半导体层300表面。
S6：形成极区。
参照图5，钝化层400刻蚀：
通过光刻工艺、干法刻蚀或者湿法刻蚀工艺于钝化层400形成三个缺口，其中两个缺口分别位于沟道301的两端，但保留半导体层300，用于形成源区303和漏区304。另一缺口与栅区缺口302重合，以使栅区缺口302处的栅氧化层暴露。注意保留栅区缺口302侧壁的钝化层400。
参照图6，栅氧化层刻蚀：
通过光刻工艺、干法刻蚀或者湿法刻蚀工艺于栅区缺口302的栅氧化层形成缺口，以使衬底100暴露。在栅氧化层刻蚀过程，需要对栅氧化层与半导体层300具有高选择比。
S7：掺杂。
参照图7和图8，通过离子注入工艺对漏区304、源区303的半导体层300进行高浓度掺杂。其中，注入剂量介于1×1016/cm2~8×1016/cm2之间，注入能量介于20keV~120keV之间，例如，于半导体层300的漏区304和源区303注入砷，注入剂量是2×1016/cm2，注入能量是50keV。
然后进行高温快速退火，例如，将掺杂后产品加热至1000摄氏度，并且保持10秒~60秒，然后进氮气吹扫冷却。氮气吹扫冷却能够加快冷却速度，以帮助稳定掺杂分布同时可以减少杂质扩散。
S8；设置极。参照图7和图8，于源区303中在半导体层300表面形成源极500，于漏区304中的半导体层300表面形成漏极501，于栅区缺口302中的衬底100表面形成栅极502。源极500、漏极501和栅极502均通过金属CVD或PVD沉积工艺、光刻工艺、金属刻蚀或金属剥离工艺形成。
源极500、漏极501和栅极502为金属极，金属极为Ti、W、Al、Cu、Au、Ag的一种或者多种。
本申请实施例还公开了一种采用上述工艺制成的底栅极MOS管，参照图7和图8，该MOS管由下至少依次包括衬底100、绝缘介质层200、半导体层300以及钝化层400。
其中衬底100采用单晶硅，并且通过杂质扩散工艺或者离子注入工艺对衬底100进行高剂量掺杂，以提高衬底100的导电性能。衬底100的材料不限于单晶硅，也可以为多晶硅、非晶硅、石墨烯、锗、碳化硅、氮化镓或者氧化镓等半导体材料。
绝缘介质层200为硅氧化后形成的栅氧化层。也可以通过CVD沉积工艺或者PVD沉积工艺在衬底100表面生长形成绝缘层。
半导体层300的材料为单晶硅、多晶硅、非晶硅、石墨烯、锗、碳化硅、氮化镓或氧化镓等。
半导体层300的中间位置设置有沟道301，沟道301形貌可以为直线形、三角形、矩形、六角形或者圆形，每根沟道301边长为10~500nm。在本实施例中选用六角形，每根沟道301边长为200nm。
半导体层300位于沟道301的一端设置有漏区304，另一端设置有源区303。源区303和漏区304均是对半导体层300进行高浓度掺杂形成的。
于源区303中在半导体层300表面设置有源极500，于漏区304中的半导体层300表面设置有漏极501。
半导体层300位于沟通的一侧位置开设有缺口形成栅区缺口302，栅区缺口302将绝缘介质层200贯穿。于栅区缺口302中在衬底100的表面设置有栅极502。
源极500和漏极501均通过金属CVD或PVD沉积工艺、光刻工艺、金属刻蚀或金属剥离工艺形成。
源极500、漏极501和栅极502为金属极，金属极为Ti、W、Al、Cu、Au、Ag的一种或者多种。
钝化层400为通过CVD沉积工艺形成并覆盖半导体层300表面SiN4层。
钝化层400也可通过热氧化工艺，使半导体层300在氧气氛围下加热900摄氏度，以形成SiO2钝化层400，并且只覆盖半导体层300表面。
本申请实施例一种底栅极MOS管的实施原理为：对半导体衬底100进行高剂量掺杂使其导电，栅极502位于沟道301的一侧并且与底部导电衬底100连接，从而控制衬底100的电压，提高了跨导特性，降低了亚阈值摆幅特性，从而提高了MOS管栅控能力；在高速电路应用中，通过增大栅极502体积减小了栅极电阻，避免了误开启现象；在传感器应用中，使沟道301能够充分的于被测物接触，从而沟道301与被测物的变化。
对比例：
NMOS管，型号：BS170，生产厂家：安森美半导体有限公司（ON SemiconductorCorporation），其参数为：
最大漏极-源极电压（VDS）：60V；
最大漏极电流（ID）：0.5A；
阈值电压（VGS(th)）：1.0V至2.5V；
漏极-源极电阻（RDS(on)）：5.0Ω（最大值）；
最大功率耗散（PD）：0.83W；
栅极-源极电压（VGS）：±20V；
跨导（Transconductance）：0.45S（最小值）；
封装类型：TO-92。
测试方法：
准备测试电路：搭建一个恒流源电路，将MOS管作为开关接入电路中，并连接漏极和源极的负载电阻。
参照图9，恒流源电路包括：
正电源引脚+Vcc，用于提供电源电压；
限流电阻R1，用于控制恒定电流的大小；
MOS管，被测元件；
负载电阻RL；
测量电阻R2，用于测量漏极电流。
正电源+Vcc提供电源电压，电流从+Vcc依次经过R1、MOS管，然后流向负载电阻RL，最后回流到电源的GND引脚。
设置初始电压：MOS管的栅极连接信号发生器，将栅极电压设为一个较高的值（例如5V）。
设定漏极电流：根据所需的测试范围和精度，设定合适的恒流源电流（例如10mA），使其通过漏极和源极的负载电阻。
逐渐降低栅极电压：从初始值开始逐渐降低栅极电压，例如每次降低0.1V，直到达到亚阈值区域。
测量漏极电流：在每个栅极电压下，使用合适的电流测量设备（例如数字万用表或示波器）测量漏极电流。
计算亚阈值摆幅：对于亚阈值区域的电流-电压数据点，计算相邻两点之间的斜率。亚阈值摆幅以单位为mV/dec来表示。
计算跨导：根据测得的漏极电流和设定的栅极电压，计算跨导（gm）的值。跨导可以通过下式计算：
gm = ΔID / ΔVGS
其中，ΔID是漏极电流的变化量，ΔVGS是栅极电压的变化量。
绘制电流-电压曲线：将测量到的漏极电流与相应的栅极电压绘制成电流-电压曲线。
测试数据：
采用上述测试方法，分别检测实施例1和对比例，得到电流-电压曲线，参照图10。在本次测试中，对比例的亚阈值摆幅为125mV/dec，跨导0.013mS，实施例的亚阈值摆幅为85mV/dec，跨导0.035mS。
搭建电路：搭建一个开关电路作为测试电路，将MOS管作为开关连接到测试电路上。
参照图11，测试电路包括：
正电源引脚+Vcc：为电路提供所需的电压；
电阻R3，用于限制电流和提供偏置；
MOS管，被测MOS管，作为开关的关键元件；
负载电阻R4，与MOS管的漏极连接，以测量或产生输出信号；
其中，MOS管的栅极用于信号发生器连接，源极与负载电阻R4连接。
当控制信号施加在MOS管的栅极上时，栅极-源极电压（VGS）的变化将影响MOS管的导通特性。当栅极-源极电压（VGS）大于或等于阈值电压时，MOS管将导通，漏极和源极之间将产生较低的电阻，形成一个通路。当栅极-源极电压（VGS）小于阈值电压时，MOS管将截断，漏极和源极之间将产生很高的电阻，形成断路。
通过信号发生器控制信号的变化，可以控制MOS管的开关状态。当MOS管处于导通状态时，电流将流过负载电阻R4，产生相应的输出信号。当MOS管处于截断状态时，负载电阻R4的电流将被阻断，输出信号将不被传输。
测试开关状态：通过控制栅极电压来打开或关闭MOS管。通过观察负载电路中的输出状态（如输出电压或电流）来检测开关状态的变化。
分析灵敏度：根据栅极电压的变化以及负载电路中的输出状态变化，分析MOS管的灵敏度。
具体的为：用示波器测量负载电阻R4中的输出电流，逐步增加栅极电压，并测量每个输入信号值对应的负载电阻R4中的输出电流，将记录每个输入信号值对应的输出状态。将测量得到的输入信号值（栅极电压）和相应的负载电阻R4输出状态（输出电流）绘制成曲线图，即输入-输出特性曲线。横轴表示输入信号的变化，纵轴表示负载电路输出状态的变化。
测试数据：
采用上述测试方法对对比例和实施例进行测试，得到输入-输出特性曲线，参照图12。在本次测试中，比较对比例和实施例的输入-输出特性曲线，明显显示实施例的曲线较陡，斜率更大，表示输入信号的微小变化会导致较大的负载电路输出状态变化，因此实施例的具有较高的灵敏度。
以上均为本申请的较佳实施例，并非依此限制本申请的保护范围，故：凡依本申请的结构、形状、原理所做的等效变化，均应涵盖于本申请的保护范围之内。

Claims (10)

1.一种底栅极MOS管，其特征在于：依次包括衬底（100）、绝缘介质层（200）、半导体层（300）以及钝化层（400）；所述衬底（100）为导电层，所述绝缘介质层（200）将半导体层（300）和衬底（100）电学分隔，所述半导体层（300）设置有沟道（301），所述钝化层（400）覆盖于沟道（301）；所述半导体层（300）位于沟道（301）的一端设置有源区（303），另一端设置有漏区（304），所述源区（303）设置有源极（500），所述漏区（304）设置有漏极（501）；所述半导体层（300）位于沟道（301）的一侧设置有栅区缺口（302），所述栅区缺口（302）将绝缘介质层（200）贯穿，所述衬底（100）位于栅区缺口（302）处设置有栅极（502）。
2.根据权利要求1所述的一种底栅极MOS管，其特征在于：所述衬底（100）为掺杂的半导体材质。
3.根据权利要求2所述的一种底栅极MOS管，其特征在于：所述半导体层（300）为单晶硅、多晶硅、非晶硅、石墨烯、锗、碳化硅、氮化镓或者氧化镓。
4.根据权利要求1所述的一种底栅极MOS管，其特征在于：所述沟道（301）形貌为直线形、三角形、矩形、六角形或者圆形，每根沟道（301）宽度为10~500nm。
5.一种底栅极MOS管制作工艺，其特征在于，包括：
S1：提供衬底（100）；
S2：于衬底（100）表面设置绝缘介质层（200）；
S3：于绝缘介质层（200）表面设置半导体层（300）；
S4：通过光刻工艺、干法刻蚀或者湿法刻蚀工艺于半导体层（300）表面形成沟道（301）和栅区缺口（302），所述栅区缺口（302）位于沟道（301）的一侧；
S5：于沟道（301）设置钝化层（400）；
S6：形成极区，通过光刻工艺、干法刻蚀或者湿法刻蚀工艺于钝化层（400）形成三个缺口，其中两个缺口分别位于沟道（301）的两端，另一缺口位于栅区缺口（302）；
通过光刻工艺、干法刻蚀或者湿法刻蚀工艺于栅区缺口（302）的绝缘介质层（200）形成缺口；
S7：掺杂，通过离子注入工艺对漏区（304）、源区（303）的半导体层（300）进行掺杂；
S8：设置极，于源区（303）中在半导体层（300）表面形成源极（500），于漏区（304）中的半导体层（300）表面形成漏极（501），于栅区缺口（302）中的衬底（100）表面形成栅极（502）。
6.根据权利要求5所述的一种底栅极MOS管制作工艺，其特征在于：所述衬底（100）为半导体材质，并且通过杂质扩散工艺或者离子注入工艺对衬底（100）进行掺杂。
7.根据权利要求6所述的一种底栅极MOS管制作工艺，其特征在于：于S2中绝缘介质层（200）为栅氧化层，将衬底（100）置于氧气氛围中加热或者沉积工艺，以使衬底（100）表面氧化形成栅氧化层。
8.根据权利要求5所述的一种底栅极MOS管制作工艺，其特征在于：所述半导体层（300）的材料为单晶硅、多晶硅、非晶硅、石墨烯、锗、碳化硅、氮化镓或氧化镓。
9.根据权利要求5所述的一种底栅极MOS管制作工艺，其特征在于：源极（500）、漏极（501）和栅极（502）均通过金属CVD或PVD沉积工艺、光刻工艺、金属刻蚀或金属剥离工艺形成。
10.根据权利要求5所述的一种底栅极MOS管制作工艺，其特征在于：源极（500）、漏极（501）和栅极（502）为金属极，金属极为Ti、W、Al、Cu、Au、Ag的一种或者多种。
CN202310924636.4A 2023-07-26 2023-07-26 一种底栅极mos管及制作方法 Active CN116666440B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310924636.4A CN116666440B (zh) 2023-07-26 2023-07-26 一种底栅极mos管及制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310924636.4A CN116666440B (zh) 2023-07-26 2023-07-26 一种底栅极mos管及制作方法

Publications (2)

Publication Number Publication Date
CN116666440A true CN116666440A (zh) 2023-08-29
CN116666440B CN116666440B (zh) 2023-12-26

Family

ID=87722703

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310924636.4A Active CN116666440B (zh) 2023-07-26 2023-07-26 一种底栅极mos管及制作方法

Country Status (1)

Country Link
CN (1) CN116666440B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110024755A1 (en) * 2009-07-29 2011-02-03 Nec Lcd Technologies, Ltd. Thin film transistor substrate and thin film transistor used for the same
CN111710725A (zh) * 2020-06-10 2020-09-25 深圳市华星光电半导体显示技术有限公司 双栅电极金属氧化物薄膜晶体管及其制备方法
CN112908852A (zh) * 2021-01-11 2021-06-04 华东师范大学 一种铪掺杂氧化铟薄膜晶体管及其制备方法
CN113224169A (zh) * 2021-05-07 2021-08-06 电子科技大学 一种折叠栅氧化镓基场效应晶体管
CN113471299A (zh) * 2021-07-27 2021-10-01 厦门大学 一种薄膜晶体管及其制备方法
US20220139965A1 (en) * 2020-10-30 2022-05-05 Samsung Display Co., Ltd. Display device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110024755A1 (en) * 2009-07-29 2011-02-03 Nec Lcd Technologies, Ltd. Thin film transistor substrate and thin film transistor used for the same
CN111710725A (zh) * 2020-06-10 2020-09-25 深圳市华星光电半导体显示技术有限公司 双栅电极金属氧化物薄膜晶体管及其制备方法
US20220139965A1 (en) * 2020-10-30 2022-05-05 Samsung Display Co., Ltd. Display device
CN112908852A (zh) * 2021-01-11 2021-06-04 华东师范大学 一种铪掺杂氧化铟薄膜晶体管及其制备方法
CN113224169A (zh) * 2021-05-07 2021-08-06 电子科技大学 一种折叠栅氧化镓基场效应晶体管
CN113471299A (zh) * 2021-07-27 2021-10-01 厦门大学 一种薄膜晶体管及其制备方法

Also Published As

Publication number Publication date
CN116666440B (zh) 2023-12-26

Similar Documents

Publication Publication Date Title
Blat et al. Mechanism of negative‐bias‐temperature instability
Kimura Field and temperature acceleration model for time-dependent dielectric breakdown
JP4732726B2 (ja) 半導体装置の製造方法
Zafar et al. Evaluation of NBTI in HfO/sub 2/gate-dielectric stacks with tungsten gates
WO2001043177A1 (en) Method for establishing ultra-thin gate insulator using anneal in ammonia
Mitra et al. Mechanism of plasma hydrogenation of polysilicon thin film transistors
US20030037590A1 (en) Method of self-testing a semiconductor chemical gas sensor including an embedded temperature sensor
JP2009212366A (ja) 半導体装置の製造方法
US5140299A (en) Article comprising a high value resistor
TW530422B (en) MOS tunneling diode temperature sensor and the manufacturing method thereof
Shiono et al. Threshold-voltage instability of n-channel MOSFET's under bias-temperature aging
Chaudhary et al. Simulation of MOSFET with different dielectric films
CN116666440B (zh) 一种底栅极mos管及制作方法
JPH11233760A (ja) 金属、酸化膜及び炭化珪素半導体からなる積層構造体
Shen et al. A new technique for evaluating stacked nanosheet inner spacer TDDB reliability
US6774451B2 (en) Mos transistor for high density integration circuits
Zhao et al. Fabrication and characteristics of magnetic field sensors based on nano-polysilicon thin-film transistors
JP2629995B2 (ja) 薄膜トランジスタ
Jung et al. Response comparison of resistor-and Si FET-type gas sensors on the same substrate
Yeh et al. Characteristics of self-induced lightly-doped-drain polycrystalline silicon thin film transistors with liquid-phase deposition SiO/sub 2/as gate-insulator and passivation-layer
KR930008499B1 (ko) 반도체장치와 그 제조방법
JP2005109455A (ja) 半導体装置の製造方法
TWI650820B (zh) 以鍺層作爲通道區域的半導體裝置及其製造方法
JP4761431B2 (ja) 半導体装置の製造方法
JP4880890B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant