KR930008499B1 - 반도체장치와 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체장치와 그 제조방법
제 1a 도 내지 1f 도는 본 발명의 반도체장치 제조공정을 나타낸 개략도.
제 2 도는 오오거 분광기로 측정된 다양한 질화산화막에서의 질소 변화상태를 나타낸 선도.
제 3a 도는 7.7nm 두께의 산화막과 950℃에서 60초동안 질화하여 형성한 질화산화막(NO)에 대하여 상온에서의 게이트 구동전압(VG-VT)에 대한 드레인 전류(ID)에 대한 드레인 전류(ID)의 그래프.
제 3b 도는 7.7nm 두께의 산화막과 950℃에서 60초동안 질화하여 형성한 질화산화막(NO)에 대하여 상온에서의 게이트 구동전압(VG-VT)에 대한 상호 콘덕턴스(gm)의 그래프.
제 4a 도는 7.7nm 두께의 산화막과 950℃에서 60초동안 질화하여 형성한 질화산화막(NO)에 대하여 상온에서의 게이트 구동전압(VG-VT)에 대한 드레인 전류(ID)의 그래프.
제 4b 도는 7.7nm 두께의 산화막과 950℃에서 60초동안 질화하여 형성한 질화산화막(NO)에 대하여 82K 에서의 게이트 구동전압(VG-VT)에 대한 상호콘덕턴스(gm)의 그래프.
제 5a 도 및 제 5b 도는 산화막과 950℃에서 60초동안 질화하여 형성한 질화산화막에 대하여 각각 82K 에서의 게이트 포화전류를 나타낸 특성곡선.
제 6a 도는 각종 질화산화막과 관련된 질화시간에 대한 상온에서의 최대 전계효과 이동도(μFEmax)의 그래프.
제 6b 도는 절연막으로 사용된 각종 질화산화막과 관련한 질화시간에 대하여 절연막내에서 3.3MV/cm의 고수직전계가 형성될 때의 전계효과 이동도(μeff)의 그래프.
제 8 도는 질화온도(TN)에 대한 산화막과 비교한 유효이동도의 개선을 달성한 최대 질화시간(tN)의 그래프.
제 9 도는 절연막과 기판 사이의 경계면 부근에서의 질소농도([N]int)에 대하여 오오거 분광기로 측정된 절연막내의 4MV/cm의 고수직전계내의 유효이도도(μeff)의 그래프.
* 도면의 주요부분에 대한부호의 설명
1 : 반도체기판 2 : 열산화막
3 : 질화산화막 4 : 분리절연막
5 : 게이트전극 6 : 소오스, 드레인 영역
7 : 내층절연막 8 : 알루미늄 전극
본 발명은 미소 금속산화물 반도체 전계효과장치(이하 MOS 디바이스라 함)와 이MOS 디바이스에 사용되는 고성능 절연막을 제조하기 위한 방법에 관한 것이다.
이전에는 반도체기판상에 형성된 열산화막이 MOS 디바이스용 게이트 산화막으로 사용되어 왔다. 게이트 절연막으로서 종래의 열산화막을 사용한 미소 MOS 디바이스에 있어서는 채널에 대하여 수직방향으로 작용하는 전계의 증가에 의해 야기되는 이동도의 악화가 중요한 문제점이 되었다. 이동도의 악화가 전류구동력의 MOS 디바이스의 스위칭 속도를 감소시킴으로써, MOS 디바이스 소형화를 저해하는 주요한 요인중의 하나가 되어 왔다.
한편, 유전체 강도등의 신뢰성을 개선하기 위하여 미소 MOS 디바이스에서 열산화막 대신에 질화산화막을 사용하는 연구가 진행되어 왔다. 그러나 현시점에서는, 질화산화막이 열산화막과 비교하여 그 이동도가 매우 낮기 때문에 이것이 질화산화막을 실제에 적용하는 것을 방해하는 중대한 문제점 이었다.
상술한 종래의 불이익과 결함을 극복하기 위한 본 발명의 반도체장치는, 반도체기판과 이 기판상에 배열된 절연막으로 구성되며, 상기 절연막은 상기 기판상에 형성된 열산화막을
Figure kpo00002
초 이하의 질화시간동안 질화가스로 이루어진 분위기내에서 질화하여 얻어지는 상기 열산화막 보다 더 큰 이동도를 갖는 질화산화막이고, 여기서 TN은 섭씨온도에서의 질화온도로서 1100℃이하인 것을 특징으로 한다.
바람직한 실시예에 있어서, 질화산화막은 게이트 절연막으로 사용된다.
본 발명에 따른 또하나의 반도체장치는 반도체기판과 기판상에 배열된 절연막으로 구성되고, 상기 절연막은 상기 기판상에 형성된 상기 열산화막을 질화하여 만들어진 상기 기판의 경계면 부근에서 약 8오토믹% 이하의 피크질소농도를 갖는 질화산화막인 것을 특징으로 한다.
바람직한 실시예에 있어서, 질화산화막은 게이트 절연막으로 사용된다.
상술한 종래 기술의 불이익과 결함을 극복하는 반도체기판으로 구성된 반도체장의 제조방법은, 기판상에 열산화막을 형성하는 단계와, 상기 열산화막을
Figure kpo00003
초 이하의 질화시간 동안 질화가스로 이루어진 분위기내에서 질화하여 열산화막보다 높은 이동도를 갖는 질화산화막을 얻는 단계로 이루어지며, 여기서 TN은 섭씨 온도에서의 질화온도로서 1100℃이하의 온도인 것을 특징으로 한다.
바람직한 실시예에 있어서는, 질화단계에서 방열수단에 의한 급속 가열이 이용된다.
반도체기판으로 구성되는 반도체장치의 또 하나의 제조방법은, 기판상에 열산화막을 형성하는 단계와, 이 열산화막을 질화가스로 이루어진 분위기내에서 질화하여 상기 기판과의 경계면 부근에서 약 8토오믹%이하의 피크질소농도를 갖는 질화산화막을 얻는 단계로 이루어진다.
바람직한 실시예에로 있어서는 상기 질화단계에서 방열수단에 의한 급속 가열이 이용된다.
따라서, 여기에 설명된 본 설명은(1) 열산화막에 비해 우수한 성능을 가진 서브미크론 MOS 게이트 절연막을 구비한 반도체장치를 제공하고 ; (2) 그와 같은 반도체장치의 제조방법을 제공하는 목적을 가능하게 한다.
본 발명에 따르면, 높은 이동도를 가질 뿐만 아니라 고수직전계에 기인한 이동도 악화에 대해 현저하게 개선된 저항력을 갖는 질화산화막을 매우 짧은 시간내에 형성하는 것이 가능하다. 또한, 반도체기판상에 형성된 불순물의 재분포를 방지할 수 있다. 더욱이, 고전계에서의 유효이동도를 열산화막과 비교하여 개선할 수 있다.
이하 첨부도면을 참조하여 본 발명을 상세히 설명한다.
제 1a 도 내지 1f 도는 본 발명을 반도체장치의 제조공정을 나타낸다. 반도체장치는 MOS형이며 아래와 같이 제조된다.
첫째, 실리콘으로 제조된 반도체기판(1)상에 예를 들어 실리콘의 국부산화법(LOCOS)에 의해 제 1a 도에 도시된 바와 같이 분리절연막(4)이 형성된다. 그런다음 제 1b 도에 도시된 바와 같이 반도체기판상에 열산화막(2)이 형성된다. 열산화막(2)은 제 1c 도에 도시된 바와 같이, 암모니아 가스 환경하에서 단시간 가열로를 사용한 짧은 시간동안의 가열에 의해 질화산화막(3)으로 변환된다.
그런 후에, 폴리실리콘등과 같은 게이트 전극용 재료가 전체표면에 도포 및 에칭되어 게이트전극(5)을 형성한다. 이에 의해 제 1d 도에 도시된 바와 같이, 이온주입법에 의하여 자기정합방식으로 소오스 및 드레인영역(6)이 형성된다.
다음에, 내층 절연막(7)이 전체표면에 도포되어, 제 1e 도에 도시된 바와 같이, 소오스 및 드레인영역(6)을 위한 접촉홀이 형성되고, 그리고 나서 제 1f 도에 도시된 바와 같이 알루미늄전극(8)이 형성되어 본 발명의 MOS 디바이스가 된다.
제 2 도는 각각 950℃, 1050℃, 1150℃의 온도에서 120초 동안 질화하여 형성한 질화산화막에서 오오거 분광기로 측정된 질소 변화상태를 나타낸다. 측정에 사용된 샘플은 제 1c 도에 도시된 질화산화막(3)에 해당한다. 이 질화산화막은 막의 표면부근에서 뿐만 아니라 절연막과 반도체기판 사이의 경계면 부근에서도 질화산화층을 가지며, 질소농도는 질화농도가 높을수록 높아진다. 제 2 도에서, 질화시간이 짧더라도 비교적 고농도의 질소가 절연막내에 도입될 수 있다는 것을 알 수 있다.
다음에, 게이트 길이와 게이트폭이 모두 100㎛인 MOS디바이스의 샘플을 제 1f 도에 도시된 바와 같이 제조하여 그들의 전기적 특성을 시험하였다. 이때 형성되어 있는 게이트 산화막의 두께는 7.7nm이었다.
제 3a 도 및 제 3b 도에는 7.7nm 두께의 산화막과 950℃에서 60초 동안 질화하여 형성된 질화산화막(NO)의 상온에서 드레인전류(ID) 및 상호콘덕턴스(gm)가 게이트 구동전압(VG-VT)에 관련하여 각각 도시되어 있다. 산화막의 경우, 고수직전계에 기인한 심한 이동도의 악화 때문에 게이트 구동전압(1.5V 이상)이 높을때 상호콘덕턴스의 저하가 현저하고 드레인 전류도 낮아진다. 한편, 질화산화막(NO)의 경우, 비교적 낮은 구동전압(대략 0.5 내지 1V)에서 발생한 최대 상호콘덕턴스가 산화막의 것과 거의 같은 반면, 높은 게이트 구동전압(1.5V 이상)에서는 산화막에서 관측되었던 상호콘덕턴스의 악화와 관련하여 볼때 현저하게 개선되었으므로 매우 큰 드레인 전류를 얻을 수 있는 것을 알 수 있다.
제 4a 도 및 제 4b 도에는 제 3a 도 및 제 3b 도에 도시된 것과 동일한 샘플의 82K에서의 드레인 전류(ID) 및 상호콘덕턴스(gm)가 게이트 구동전압(VG-VT)에 관련하여 각각 도시되어 있다. 산화막의 경우, 상호콘덕턴스는 게이트 구동전압(1.5V이상)이 높을 때 그 감소율이 현저하고, 드레인 전류는 실온에서 낮다. 또한, 산화막은 게이트 구동전압이 증가함에 따라 드레인 전류가 감소할 때 음의 상호콘덕턴스를 나타낸다. 이것은 온도가 낮아짐에 따라 고수익전계에 의하여 야기되는 이동도의 악화가 더욱 커지기 때문이다. 한편, 질화산화막(NO)의 경우 비교적 낮은 구동전압(대략 0.5 내지 1V)에서 발생하는 최대 상호콘덕턴스는 산화막의 상호인덕턴스 보다 약간 작지만, 산화막에서 관측된 음의 상호콘덕스가 존재하지 않으므로 높은 게이트 구동전압(1.5V 이상)에서 산화막의 경우 드레인 전류가 더 커지게 된다.
미소 MOS 디바이스에 제 3a, 4a, 및 4b 도에 도시된 것과 같은 질화산화막(NO)을 사용함으로써, 고수직전계내에서의 이동도의 악화를 현저히 감소시킬 수 있으므로, 실제사용시 열산화막을 사용하는 경우보다도 전류구동력이 더 높아지고 회로동작속도가 더 빨라진다는 유용한 장점이 얻어진다.
그와 같은 성능에 있어서 주목할만한 개선은 포화전류특성으로도 관찰할 수 있다. 제 5a 도 및 제 5b 도는 산화막과 950℃에서 60초 동안 질화하여 형성된 질화산화막에 대한 각각의 82K에서의 포화전류 특성을 나타낸다.
산화막의 경우에, 상호콘덕턴스는 매우 작고, 드레인 전류는 현저하게 높은 게이트 구동전압(3V 이상)에서 낮아진다. 이것은 상술한 산화막에서의 음 상호콘덕턴스 고유의 특성 때문이다. 한편, 질화산화막(NO)의 경우에는 현저하게 높은 게이트 구동전압(3V 이상)에서 상호콘덕턴스의 악화에 대하여 충분하게 개선되므로 매우 큰 드레인 전류가 얻어진다.
제 6a 도 및 제 6b 도는 상온에서의 최대 전계효과 이동도와 절연내막에서 3.3MV/cm의 고수직전계가 형성될 때의 전계효과 이동도가 질화조건에 따른 다른 실험을 하기 위해 질화시간에 대하여 도시한 것이다. 전계효과 이동도(μFE)는 다음과 같이 정의된다.
Figure kpo00004
여기서, L=채널길이, W=채널폭, VD=드레인전압, C1=절연막의 단위면적당 용량, ID=드레인 전류, VG-VT게이트 구동전압이다. 전계효과 이동도(μFE)가 소신호를 위한 이동도로 간주되므로 각각의 전압(VG-VT)에서 이동도가 명백하게 반영된다.
제 6a 도로부터 명백한 바와 같이, 낮은 구동전압(대략 0.5 내지 1V)에서의 최대 효과 이동도는 산화막의 경우에는 매우 크게 되고, 질화가 진행됨에 따라, 즉 질화시간이 길어지거나 또는 질화온도가 증가함에 따라 감소된다. 한편, 제 6b 도로부터 명백한 바와 같이, 3.3MV/cm의 고수직전계내의 전계효과 이동도는 질화시간이 매우 짧더라도 현저하게 증가된다. 예를 들어 950℃에서 단지 15초동안 질화하는 경우, 고전계에서 얻어진 이동도는 산화막의 경우에서 얻어지 것보다도 대략 두배 정도가 된다. 질화가 오랜 시간동안 계속되면, 고전계에서의 개선된 전계효과 이동도는 매우 작게 변화한다. 이러한 것에 의해 질화는 산화막내의 고전계 고유의 전계효과 이동도의 악화에 대하여 개선된 저항력을 제공하며, 제 2 도에 도시된 바와 같이 질화에 의해 경계면 부근에 형성된 질산화층은 상술한 전계효과 이동도의 실제적인 개선에 크게 기여하게 된다.
제 7a 도 및 제 7b 도는 상온과 82K에서 3.3MV/cm의 고수직전계내의 유효이동도가 질화조건에 따른다는 실험을 하기 위해 질화시간에 대하여 도시한 것이다. 유효이동도(μFE)는 아래와 같이 결정된다.
Figure kpo00005
위에 언급한 전계효과 이동도(μFE)와 대조하면, 유효이동도(μeff)는 대신호를 위한 이동도로 고려되고 실제로 측정된 회로동작 속도를 더욱 더 정확히 나타내기 위해 고찰한다. 유효이동도는 최대 전계효과 이동도(μfEmax)와 고전계내 전계효과 이동도(μFE)에 의해 영향을 받는다. 유효이동도(μeff)와 최대 전계효과 이동도(μFEmax)와 고전계내의 전계이동도(μFE)사이의 관계는 아래와 같이 정의된다.
Figure kpo00006
여기서, (VG-VT)max는 μFEmax가 얻어질 때의 게이트 구동전압이다. 제 7a 도로부터 명백한 바와 같이, 각각의 질화온도에 있어서 유효이동도는 처음 증가하여 어떤 질화시간후에 최고에 도달한 다음 점차로 감소하는 것을 나타낸다. 높은 질화온도는 이러한 경향이 단시간에 진행되게 한다. 저질화상태 예를 들어 좀더 짧은 질화시간에서는 제 6 도에 도시된 바와 같이 최대전계효과 이동도의 악화와 비교하여 매우 짧은 시간에서 고전계내에서의 전계효과 이동도의 개선이 이루어지므로, 산화막과 비교하여 유효이동도가 개선되어 더욱 큰 구동전류가 얻어진다. 한편, 고질화상태, 예들 들어 좀더 긴 질화시간에서는, 최대 전계이동도의 악화에 대한 영향이 더 커지게 되어 산화막 보다 더 작은 유효이동도를 발생시키므로 구동전류의 악화가 초래된다.
제 7b 도는 82K 에서 측정된 경우에 적용되어 상온에서 관찰한 바와 같은 경향을 나타낸다. 그러나 산화막 보다 더 큰 유효이동도를 지니는 질화시간의 범위는 상온의 경우와 비교하여 좁고 정밀하게 얻어진다.
제 8 도는에 산화막과 비교하여 유효이동도의 개선이 이루어진 최대질화시간(tN)이 질화온도(TN(℃))에 대하여 도시되어 있다. 제 8 도로부터 명백한 바와 같이
Figure kpo00007
관계는 실온에서 이루어진다. 이것은 산화막에 비해 더 우수한 회로의 동작속도를 달성할 수 있도록 질화산화막을 형성하기 위해서는
Figure kpo00008
이하의 질화시간을 선택하여야 한다는 것을 의미한다.
제 8 도로부터 경험적으로 산출된 이 고나계식 (
Figure kpo00009
초)에서 900~1200℃의 온도범위에 있어서의 질화시간을 계산한 계산에는 다음 표 1과 같다.
[표 1]
Figure kpo00010
제 9 도는 오오거 분광기로 측정한 4.0MV/cm의 고수직전계내의 유효이동도(μeff)를 절연막과 기판사이의 경계면 부근에서의 질소농도([N]int)에 대하여 도시한 그래프를 나타낸다. MOS 전계효과 디바이스 게이트 절연막으로 사용되는 질화산화막은 단시간 가열로를 이용하여 짧은 시간동안 암모니아가스 환경하에서 가열함으로써 형성된다.
제 9 도로부터 명백한 바와 같이, 유효이동도(μeff)는 처음에 질소농도([N]int)가 증가함에 따라 증가하여 약 2 내지 3오토믹% 최대 질소농도에 도달한 다음 서서히 감소한다. 동도면으로부터 알수 있는 바와 같이 또한 약 8 오토믹%이하의 질소농도([N]int)를 갖는 질화산화막은 열산화막과 비교하여 실제 회로동작에 유용한 고전계내에서 유효이동도를 개선하는데 사용할 수 있다.
상술한 바와 같이, 본 발명에 따르면 높은 이동도를 갖는 절연막을 아주 간단한 방법으로 얻을 수가 있다. 미소 MOS 디바이스에서 이러한 절연막을 사용하여 고수직전계내의 이동도의 악화를 충분하게 감소시킴으로써, 실제로 사용에 있어서 높은 진류구동력과 더욱 빠른 회로동작속도에 대한 유용한 장점이 제공된다.
본 발명은 여러가지 변경이 본 발명의 범위와 취지에 벗어남이 없이 이 기술분야에서 숙련된 사람들에 의해 쉽게 가능한 것으로 이해되어야 한다.
따라서 첨부된 청구범위는 기재된 설명으로 한정하려고 하는 것이 아니라 오히려 본 발명이 속하는 기술분야에서 숙련된 사람들에 의하여 동등하게 취급될 모든 특징으로 포함하여 본 발명에 있는 특허받을만한 신규성의 모든 특징을 포함하는 것으로 해석되어야 한다.

Claims (8)

  1. 반도체기판(1)과 상기 기판(1)상에 배열된 절연막(4)으로 구성된 반도체장치에 있어서, 상기 절연막(4)은 상기 기판(1)상에 형성된 열산화막(2)을
    Figure kpo00011
    초 이하의 질화시간동안 질화가스로 이루어진 분위기내에서 질화하여 얻어지는 상기 열산화막(2)의 이동도보다 높은 이동도를 갖는 질화산화막(3)이며, 여기서TN은 섭씨온도에서의 질화온도로서 1100℃이하인 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서, 상기 질화산화막이 게이트 절연막으로 사용되는 것을 특징으로 하는 반도체 장치.
  3. 반도체기판(1)과, 상기 기판(1)상에 배열될 절연막(4)으로 구성된 반도체장치에 있어서, 상기 절연막(4)은 상기 기판(1)상에 형성된 열산화막(2)을 질화하여 만들어진 상기 기판과의 경계면 부근에서 약 8오토믹%이하의 피크 질소농도를 갖는 질화산화막(3)인 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서, 상기 질화산화막이 게이트 절연막으로 사용되는 것을 특징으로 하는 반도체장치.
  5. 반도체기판(1)으로 구성된 반도체장치의 제조방법에 있어서, 상기 기판(1)상에 열산화막(2)을 형성하는 단계와, 상기 열산화막(2)을
    Figure kpo00012
    초 이하의 질화시간동안 질화가스로 분위기내에서 질화하여 상기 열산화막(2)의 이동도 보다 높은 이동도를 갖는 질화산화막(3)을 얻는 단계로 이루어지며, 여기서 TN은 섭씨온도에서의 질화온도로서 1100℃이하인 것을 특징으로 하는 반도체장치 제조방법.
  6. 제 5 항에 있어서, 상기 질화단게에서는 방열수단에 의한 급속 가열이 이용되는 것을 특징으로 하는 반도체장치 제조방법.
  7. 반도체기판(1)으로 구성된 반도체장치의 제조방법에 있어서, 상기 기판(1)상에 열산화막(2)을 형성하는 단계와, 상기 열산화막(2)을 질화가스로 이루어진 분위기내에서 질화하여 상기 기판과의 경계면 부근에서 약 8 오토믹%이하의 피크 질소농도를 갖는 질화산화막을 얻는 단계로 이루어진 반도체장치 제조방법.
  8. 제 7 항에 있어서, 상기 질환단계에서는 방열수단에 의한 급속 가열이 이용되는 것을 특징으로 하는 반도체장치 제조방법.
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