CN116666379B - 一种抗干扰的模块版图结构 - Google Patents
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Abstract
本申请属于半导体集成电路技术领域，公开了一种抗干扰的模块版图结构，该版图结构包括呈田字形设置的4个子模块；第一子模块位于左上方，第二子模块位于左下方，第三子模块位于右上方，第四子模块位于右下方；各子模块的输入端位于子模块的左侧，输出端位于子模块的右侧；第一子模块的输出端与第二子模块的输入端连接，第二子模块的输出端与第三子模块的输入端连接，第三子模块的输出端与第四子模块的输入端连接。在本申请的模块版图结构下，4个子模块之间的连线不会产生交叉，避免了连线交叉带来的剧烈信号干扰。
Description
技术领域
本申请涉及半导体集成电路技术领域，尤其涉及一种抗干扰的模块版图结构。
背景技术
传统工艺下模块电路版图中的4个子模块N1、N2、N3、N4采用对称性布局：N3位于左上，N1位于左下，N2位于右上，N4位于右下，这样N1的输出连接N2的输入时的连线，与N3的输出连接N4的输入时的连线等长且交叉的；虽然在早期的工艺节点下，这样的传统对称布局中内部各个子模块信号间的干扰对芯片设计和制造的影响很小，但在先进的7nm工艺节点中走线长度变长，使得信号翻转频率变高，模块内部的信号线之间的交叉设置使得N1,N2,N3,N4各子模块之间产生了剧烈的信号干扰。
现有技术的模块电路版图中4个子模块的布局存在连线交叉，使得信号干扰剧烈的问题。
发明内容
本申请提供了一种抗干扰的模块版图结构，能够避免了连线交叉带来的剧烈信号干扰。
本申请实施例提供了一种抗干扰的模块版图结构，该版图结构包括呈田字形设置的4个子模块；第一子模块位于左上方，第二子模块位于左下方，第三子模块位于右上方，第四子模块位于右下方；各子模块的输入端位于子模块的左侧，输出端位于子模块的右侧；
第一子模块的输出端与第二子模块的输入端连接，第二子模块的输出端与第三子模块的输入端连接，第三子模块的输出端与第四子模块的输入端连接。
进一步的，上述子模块包括占空比调节子模块和时钟模拟子模块。
上述实施例说明了本申请可适用于对抗干扰有较高需求的电路模块，实现了对时钟模拟和占空比调节过程中信号干扰的有效抵抗。
进一步的，第一子模块的输出端与第二子模块的输入端通过第一连线连接，第二子模块的输出端与第三子模块的输入端通过第二连线连接，第三子模块的输出端与第四子模块的输入端通过第三连线连接；第一连线、第二连线与第三连线之间的长度差值均小于第一数值，以使得各子模块的输入端或输出端的寄生电阻大小一致、寄生电容大小一致。
上述实施例令各个连线长度相近，保证了被各个连线所连接的输入节点、输出节点的寄生电容和寄生电阻一致，在子模块为占空比调节子模块时能够保证占空比调节的一致性。
进一步的，该版图结构还包括第一伪子模块；第一伪子模块位于第四子模块的正下方；第一伪子模块的输入端与第四子模块的输出端连接。
上述实施例中的第一伪子模块，保证了第四子模块的输出节点与前几级的输入输出节点的寄生电容电阻相同，在子模块为占空比调节子模块时能够保证占空比调节的一致性。
进一步的，该版图结构还包括第二伪子模块；第二伪子模块位于第二子模块的正下方；第二伪子模块的输入端与第一伪子模块的输出端连接。
上述实施例中的第二伪子模块，是为了配合第一伪子模块，令各个子模块的周围环境保持一致，使其寄生电容电阻相同，在子模块为占空比调节子模块时能够保证占空比调节的一致性。
进一步的，当上述子模块为占空比调节子模块时，各占空比调节子模块均包括驱动管阵列和负载管阵列；占空比调节子模块对占空比的调节由驱动管列数与负载管列数的比值决定。
上述实施例通过驱动管阵列和负载管阵列的设置实现了对占空比的调节。
进一步的，驱动管阵列为MOS管阵列。
上述实施例中，驱动管阵列采用了MOS管，使得驱动管阵列的输入阻抗高、噪声低、热稳定性好，且MOS管的制造工艺简单，适合大批量采用。
进一步的，各占空比调节子模块中MOS管阵列的列数由状态机的代码动态控制。
上述实施例通过状态机代码实现了对占空比调节子模块调节效果的高效控制。
进一步的，该版图结构应用于大于等于7nm，小于等于14nm的FINFET工艺。
上述实施例令本申请的版图结构可实现于多种先进工艺中，大大提高了本申请的适用性。
进一步的，该版图结构还包括一个保护环，该保护环包围了4个子模块和2个伪子模块。
上述实施例在所有子模块的周围设置了一个保护环，防止出现闩锁效应，同时隔离了噪声。
综上，与现有技术相比，本申请实施例提供的技术方案带来的有益效果至少包括：
本申请实施例提供的一种抗干扰的模块版图结构，在这种版图结构下，4个子模块之间的连线不会产生交叉，避免了连线交叉带来的剧烈信号干扰。
附图说明
图1为本申请一个实施例提供的一种抗干扰的模块版图结构示意图。
图2为本申请又一个实施例提供的一种抗干扰的模块版图结构示意图。
图3为本申请一个实施例提供的占空比调节子模块的内部结构示意图。
图4为本申请一个实施例提供的传统版图布局下的电路模块信号仿真结果。
图5为本申请一个实施例提供的在抗干扰的模块版图结构下的电路模块信号仿真结果。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参见图1，本申请实施例提供了一种抗干扰的模块版图结构，该版图结构包括呈田字形设置的4个子模块；第一子模块位于左上方，第二子模块位于左下方，第三子模块位于右上方，第四子模块位于右下方；各子模块的输入端位于子模块的左侧，输出端位于子模块的右侧。
第一子模块的输出端与第二子模块的输入端连接，第二子模块的输出端与第三子模块的输入端连接，第三子模块的输出端与第四子模块的输入端连接。
在图1中，N1为第一子模块，N2为第二子模块，N3为第三子模块，N4为第四子模块；In为子模块的输入端，也称输入节点，Out为输出端，也称输出节点。
由图1可见，在本申请给出的版图结构下，N1与N2之间的连线、N2与N3之间的连线和N3与N4之间的连线不交叉。
上述实施例提供的一种抗干扰的模块版图结构，在这种版图结构下，4个子模块之间的连线不会产生交叉，避免了连线交叉带来的剧烈信号干扰。
在一些实施例中，上述子模块包括占空比调节子模块和时钟模拟子模块。
具体地，本申请给出的版图结构是多模块复用的结构或阵列，尤其是对抗干扰有较高需求的时钟模拟子模块和占空比调节子模块。
上述实施例说明了本申请可适用于对抗干扰有较高需求的电路模块，实现了对时钟模拟和占空比调节过程中信号干扰的有效抵抗。
请参见图1和图2，在一些实施例中，第一子模块的输出端与第二子模块的输入端通过第一连线连接，第二子模块的输出端与第三子模块的输入端通过第二连线连接，第三子模块的输出端与第四子模块的输入端通过第三连线连接。
第一连线、第二连线与第三连线之间的长度差值均小于第一数值，以使得各子模块的输入端或输出端的寄生电阻大小一致、寄生电容大小一致。
图2中的虚线为一个子模块中的内部信号从输入节点到输出节点的流向。
其中，第一数值可以是保证连线之间的寄生电容和寄生电阻一致的最大差值。
上述实施例令各个连线长度相近，保证了被各个连线所连接的输入节点、输出节点的寄生电容和寄生电阻一致，在子模块为占空比调节子模块时能够保证占空比调节的一致性。
在一些实施例中，该版图结构还包括第一伪子模块；第一伪子模块位于第四子模块的正下方；第一伪子模块的输入端与第四子模块的输出端连接。
请参见图2，图2中的Dummy1即为第一伪子模块。
其中，第一伪子模块的作用是保证N4的负载和前几级一致，即保证N4驱动下一级负载接近于N1驱动N2，N2驱动N3，N3驱动N4。
上述实施例中的第一伪子模块，保证了第四子模块的输出节点与前几级的输入输出节点的寄生电容电阻相同，在子模块为占空比调节子模块时能够保证占空比调节的一致性。
在一些实施例中，该版图结构还包括第二伪子模块；第二伪子模块位于第二子模块的正下方；第二伪子模块的输入端与第一伪子模块的输出端连接。
请参见图2，图2中的Dummy2即为第二伪占空比子模块。
上述实施例中的第二伪子模块，是为了配合第一伪子模块，令各个子模块的周围环境保持一致，使其寄生电容电阻相同，在子模块为占空比调节子模块时能够保证占空比调节的一致性。
请参见图3，在一些实施例中，当上述子模块为占空比调节子模块时，各占空比调节子模块均包括驱动管阵列和负载管阵列。
占空比调节子模块对占空比的调节由驱动管列数与负载管列数的比值决定。
图3中为第一占空比调节子模块驱动第二占空比调节子模块时的内部结构示意图，其中1:n的为驱动管阵列，n为驱动管列数，1:m的为负载管阵列，m为负载管列数。
n:m的值即为占空比调节子模块所调节的占空比，n和m的数值可以手动调节。
上述实施例通过驱动管阵列和负载管阵列的设置实现了对占空比的调节。
在一些实施例中，驱动管阵列为MOS管阵列。
上述实施例中，驱动管阵列采用了MOS管，使得驱动管阵列的输入阻抗高、噪声低、热稳定性好，且MOS管的制造工艺简单，适合大批量采用。
在一些实施例中，各占空比调节子模块中MOS管阵列的列数由状态机的代码动态控制。
上述实施例通过状态机代码实现了对占空比调节子模块调节效果的高效控制。
在一些实施例中，该版图结构应用于大于等于7nm，小于等于14nm的FINFET工艺。
上述实施例令本申请的版图结构可实现于多种先进工艺中，大大提高了本申请的适用性。
在一些实施例中，该版图结构还包括一个保护环，该保护环包围了4个子模块和2个伪子模块。请参见图1和图2，其中的包裹在各个子模块周围的深色方框即为保护环Guard-ring。
上述实施例在所有子模块的周围设置了一个保护环，防止出现闩锁效应，同时隔离了噪声。
以下是占空比调节模块采用本申请的一种抗干扰的模块版图结构进行仿真的实验结果：
| 工艺角、电压、温度条件 | 上升沿/下降沿时间 | 频率 | 占空比范围 |
| TT_0p75_85C | 0.9p-50p | 4G | 24.96％-74.16％ |
| FF_0p825_125C_rcbest | 0.9p-50p | 4G | 26.46％-73.76％ |
| SS_0p675_m40C_rcworst | 0.9p-50p | 4G | 25％-72.88％ |
| TT_0p75_85C | 0.9p-60p | 2G | 36.1％-63.36％ |
| FF_0p825_125C_rcbest | 0.9p-60p | 2G | 37.58％-62.66％ |
| SS_0p675_m40C_rcworst | 0.9p-60p | 2G | 31.78％-65.66％ |
在常温典型工艺角，vdd＝0.75v，clkin周期为250ps，input_slew＝0.9ps/25ps/50ps的条件下分别对传统对称布局和本申请中非对称布局的占空比调节模块进行仿真：
图4的结果说明了传统对称布局下最终的波形出现了严重的干扰，图4中从上往下第二条波形clk_out的第一个高脉宽明显受到上电的干扰。说明了交叉连线和对称性摆放不是最优选。
当占空比调节模块按照本申请的版图结构进行布局时，图5的仿真结果说明非对称的布线有时比位置的对称性更重要；再结合dummy模块对环境的匹配，可见图5中从上往下第二条波形clk_out的第一个高脉冲波形相比较传统对称布局下的高脉冲波形出现了改善，说明本申请的版图结构下的占空比调节模块降低了对第一个高脉宽波形的上电干扰。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (9)
1.一种抗干扰的模块版图结构，其特征在于，所述版图结构包括呈田字形设置的4个子模块；第一子模块位于左上方，第二子模块位于左下方，第三子模块位于右上方，第四子模块位于右下方；各所述子模块的输入端位于所述子模块的左侧，输出端位于所述子模块的右侧；
所述第一子模块的输出端与所述第二子模块的输入端连接，所述第二子模块的输出端与所述第三子模块的输入端连接，所述第三子模块的输出端与所述第四子模块的输入端连接；
所述版图结构还包括第一伪子模块；所述第一伪子模块位于所述第四子模块的正下方；
所述第一伪子模块的输入端与所述第四子模块的输出端连接。
2.根据权利要求1所述的版图结构，其特征在于，所述子模块包括占空比调节子模块和时钟模拟子模块。
3.根据权利要求1所述的版图结构，其特征在于，所述第一子模块的输出端与所述第二子模块的输入端通过第一连线连接，所述第二子模块的输出端与所述第三子模块的输入端通过第二连线连接，所述第三子模块的输出端与所述第四子模块的输入端通过第三连线连接；
所述第一连线、所述第二连线与所述第三连线之间的长度差值均小于第一数值，以使得各所述子模块的所述输入端或所述输出端的寄生电阻大小一致、寄生电容大小一致。
4.根据权利要求1所述的版图结构，其特征在于，所述版图结构还包括第二伪子模块；所述第二伪子模块位于所述第二子模块的正下方；
所述第二伪子模块的输入端与所述第一伪子模块的输出端连接。
5.根据权利要求2所述的版图结构，其特征在于，当所述子模块为所述占空比调节子模块时，各所述占空比调节子模块均包括驱动管阵列和负载管阵列；
所述占空比调节子模块对占空比的调节由驱动管列数与负载管列数的比值决定。
6.根据权利要求5所述的版图结构，其特征在于，所述驱动管阵列为MOS管阵列。
7.根据权利要求6所述的版图结构，其特征在于，各所述占空比调节子模块中所述MOS管阵列的列数由状态机的代码动态控制。
8.根据权利要求1所述的版图结构，其特征在于，所述版图结构应用于大于等于7nm，小于等于14nm的FINFET工艺。
9.根据权利要求4所述的版图结构，其特征在于，所述版图结构还包括一个保护环，所述保护环包围了4个所述子模块和2个伪子模块。
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