CN116660734A - 一种数字ic芯片的功能测试的方法和系统 - Google Patents

Abstract

本发明涉及数字IC芯片测试技术，公开了一种数字IC芯片的功能测试的方法和系统，其测试矢量压缩模块，用于将接收的数据进行编码压缩，并按照索引号分批存储；测试矢量解码运算模块，用于将测试矢量压缩模块里的数据按一定的索引号读出解码，并按一定的逻辑时序和速率输出；测试矢量时序比对模块，用于将待测芯片的输出测试向量按照一定的时序控制要求与期望测试向量进行比对处理，并获取处理后的向量信息；测试矢量传输模块，用于将处理后的向量信息按一定的时序要求和传输格式，快速地传输至显示单元上位机软件。本发明在试验过程中，实时检测每一路输出信号的数字信号特性，及时上传试验过程中的错误数据，并能定位到错误位置和发生错误的试验循环数。极大地提升了老炼试验对数字IC芯片的功能测试的准确率和错误覆盖率。

Description

一种数字IC芯片的功能测试的方法和系统

技术领域

本发明涉及数字IC芯片测试技术，尤其涉及了一种数字IC芯片的功能测试的方法和系统。

背景技术

在老炼行业对数字IC芯片进行可靠性测试时，一般是给待测器件加载数字信号，检测输出频率，以此来达到功能测试的目的。

现有技术对数字IC芯片，只通过频率标准来判断器件功能，很多情况下并不能真实准确地反映出待测器件的功能特性，这使得试验降低了测试的准确率。

很多对数字IC芯片测试的回检频率的检测并不是实时的，这也在很大情况下减低了待测器件的测试错误覆盖率。

发明内容

本发明针对现有技术中对于数字IC芯片测试不能准确地反映出待测器件的功能特性，降低了测试的准确率的问题，提供了一种数字IC芯片的功能测试的方法和系统。

为了解决上述技术问题，本发明通过下述技术方案得以解决：

一种数字IC芯片的功能测试的系统，包括测试矢量压缩模块、测试矢量解码运算模块、测试矢量时序比对模块和测试矢量传输模块，其测试矢量压缩模块，用于将接收的数据进行编码压缩，并按照索引号分批存储；

测试矢量解码运算模块，用于将测试矢量压缩模块里的数据按一定的索引号读出解码，并按一定的逻辑时序和速率输出；

测试矢量时序比对模块，用于将待测芯片的输出测试向量按照一定的时序控制要求与期望测试向量进行比对处理，并获取处理后的向量信息；

测试矢量传输模块，用于将处理后的向量信息按一定的时序要求和传输格式，快速地传输至显示单元上位机软件。

作为优选，数据存储模块通过FPGA将数据总线和地址总线挂载于DDR3上。

作为优选，处理后的数据信息包括错误数据信息，错误数据信息包括错误数据信息的次数、错误数据信息的位置和错误数据信息的试验循环次数。

为了解决上述技术问题，本发明还提供了一种数字IC芯片的功能测试的方法，其通过所述的数字IC芯片的功能测试的系统实现的方法包括：

测试矢量的压缩，将接收的数据进行编码压缩，并按照索引号分批存储；

测试矢量的解码运算，将测试矢量压缩模块里的数据按一定的索引号读出解码，并按一定的逻辑时序和速率输出；

测试矢量的时序比对，将待测芯片的输出测试向量按照一定的时序控制要求与期望测试向量进行比对处理，并获取处理后的向量信息；

测试矢量的传输，将处理后的向量信息按一定的时序要求和传输格式，快速地传输至显示单元上位机软件。

作为优选，测试矢量的压缩包括：

DDR3的IP核构建；通过FPGA调用DDR3的IP核；

写控制信号的生成，通过FPGA生成写控制信号用于控制数据写入的控制；

写突发地址和突发长度处理，对于DDR3中的首地址及写入DDR3数据的长度的处理；

读写状态机的处理，通过状态机确定DDR3的数据处理状态。

作为优选，测试矢量的传输，当检测到stop信号由高变低时，FPGA开始从DDR3中把存入的数据不断读取出来，读取的数据信号包括32位的低位数字信号D[31:0]和32位的高位数字信号D[63:32]；

数据的缓冲，对于读出的数据通过异步FIFO进行缓冲处理，得到缓冲的数据，缓冲的数据信号包括32位的低位缓冲数字信号TX_OUT[31:0]和32位的高位缓冲数字信号TX_OUT[63:32]；TX_OUT[63:32]为期望值数据信号；

低位缓冲数字信号传送至待测器件输入端，并获得回测信号，

回测信号的处理，将回测信号与阈值电压CVA、CVB进行比较，从而得到QA[31:0]、QB[31:0]信号。

作为优选，测试矢量的时序比对包括采样起始信号获取，在异步FIFO开始读出数据，则获得采样起始信号rdren

数据信号的对比，当获取rdren后，然后RD_clk上升沿到来后延时delay_time后的一个clk周期内，对比高位缓冲数字信号TX_OUT[63:32]与QA[31:0]、QB[31:0]对比；从而获取错误数据信息。

本发明由于采用了以上技术方案，具有显著的技术效果：

本发明在试验过程中，实时检测每一路输出信号的数字信号特性，及时上传试验过程中的错误数据，并能定位到错误位置和发生错误的试验循环数。极大地提升了老炼试验对数字IC芯片的功能测试的准确率和错误覆盖率。

附图说明

图1是本发明的流程图。

图2是本发明的输入数据存储模块框图。

图3是本发明的数据输出处理模块框图。

图4是本发明的数据对比处理模块框图图。

图5是本发明的数据上传处理模块框图。

图6是本发明的采样回检时序图。

图7是本发明的逻辑分析仪波形图。

图8是本发明的状态机图。

具体实施方式

下面结合附图与实施例对本发明作进一步详细描述。

实施例1

一种数字IC芯片的功能测试的系统，包括测试矢量压缩模块、测试矢量解码运算模块、测试矢量时序比对模块和测试矢量传输模块，其测试矢量压缩模块，用于将接收的数据进行编码压缩，并按照索引号分批存储；

测试矢量解码运算模块，用于将测试矢量压缩模块里的数据按一定的索引号读出解码，并按一定的逻辑时序和速率输出；

测试矢量时序比对模块，用于将待测芯片的输出测试向量按照一定的时序控制要求与期望测试向量进行比对处理，并获取处理后的向量信息；

测试矢量传输模块，用于将处理后的向量信息按一定的时序要求和传输格式，快速地传输至显示单元上位机软件。

处理后的向量信息包括错误数据信息，错误数据信息包括错误数据信息的次数、错误数据信息的位置和错误数据信息的试验循环次数。

实施例2

在实施例1基础上，本实施例为一种数字IC芯片的功能测试的方法，其通过所述的数字IC芯片的功能测试的系统实现的方法包括：

测试矢量的压缩，通过数据存储模块接收传送的数字信号数据，并通过FPGA分批存入DDR3中；在图2中，地址总线和数据总线传送至FPGA模块，FPGA模块上挂载了DDR3_1和DDR3_2；

测试矢量的输出，图3中，通过数据输出处理模块将存储在DDR3中的数据读出，并通过异步FIFO控制信号的读出速率；stop为低电平时，通过时钟CLK的上升沿进行FPGA中DDR3_1和DDR3_2中的数据读出至异步FIFO中；且在rdren为高电平时，通过时钟clk_RD的上升沿从异步FIFO中读出数据。数据的对比处理，图4中，通过数据对比处理模块对比待测器件的输出回检信号和待测器件的期望信号对比，从而得到错误的数据；异步FIFO中的数据输出为32位的低位缓冲数字信号TX_OUT[31:0]和32位的高位缓冲数字信号TX_OUT[63:32]；对于高位TX_OUT[63:32]进行了delay_time的延时；对于低位缓冲数字信号TX_OUT[31:0]输入至待测器件，并通过窗口比较器进行比较；

数据的上传，通过数据上传处理模块对于获取的错误数据进行上传。

测试矢量的压缩包括：

DDR3的IP核构建；通过FPGA调用DDR3的IP核；

写控制信号的生成，通过FPGA生成写控制信号用于控制数据写入的控制；

写突发地址和突发长度处理，对于DDR3中的首地址及写入DDR3数据的长度的处理；

读写状态机的处理，通过状态机确定DDR3的数据处理状态。图8中，复位后进入IDLE状态，当有写控制信号到来后，进入WRITE状态，进行往DDR3里写数据操作，当写操作完成后，返回到IDLE状态；当有读控制信号到来后，进入READ状态,进行从DDR3中读数据操作，当读操作完成后，返回到IDLE状态。

测试矢量的输出，当检测到stop信号由高变低时，FPGA开始从DDR3中把存入的数据不断读取出来，读取的数据信号包括32位的低位数字信号D[31:0]和32位的高位数字信号D[63:32]；

测试矢量的缓冲，对于读出的数据通过异步FIFO进行缓冲处理，得到缓冲的数据，缓冲的数据信号包括32位的低位缓冲数字信号TX_OUT[31:0]和32位的高位缓冲数字信号TX_OUT[63:32]；TX_OUT[63:32]为期望值数据信号；

低位缓冲数字信号传送至待测器件输入端，并获得回测信号，

回测信号的处理，将回测信号与阈值电压CVA、CVB进行比较，从而得到QA[31:0]、QB[31:0]信号。窗口比较器的功能框在本实施例为四路窗口比较器，其中VINP就是回检信号，回检信号是从待测芯片的输出直接引出来的。回检信号进入窗口比较器后，分别与阈值电压CVA、CVB进行比较，比较后通过COMP_HIGH和COMP_LOW设定比较结果QA[31:0]、QB[31:0]信号；

设VINP的高电平H为5V，低电平L为0，CVA＝3V，CVB＝4V,则VINP为H时，QA＝1，QB＝1，VINP为L时，QA＝0，QB＝0，

测试矢量的时序比对包括采样起始信号获取，在异步FIFO开始读出数据，则获得采样起始信号rdren；

数据信号的对比，当获取rdren后，然后RD_clk上升沿到来后延时delay_time后的一个clk周期内，对比高位缓冲数字信号TX_OUT[63:32]与QA[31:0]、QB[31:0]对比；从而获取错误数据信息。

图6为采样对比的时序图。TX_OUT[63:32]期望数据，QA[31:0]和QB[31:0]是实际信号，rdren是采样起始信号。当起始信号变高后，在接下来的每个信号周期，经过延时delay_time后，就会生成一个采样信号，这个采样信号是个脉冲信号，在采样信号的上升沿，进行期望信号与实际信号的对比。如果期望信号与实际信号相同，就代表正确，如果不相同，就是错误。

若期望信号为DATA，实际信号为QA、QB，则(DATA&QA&QB)||(！DATA&！QA&！QB)＝1，为正确，

(DATA&QA&QB)||(！DATA&！QA&！QB)＝0，为错误。

图7为逻辑分析仪抓取的波形图，此时stop已经变低，处于DDR3读取数据状态，当图中rd_burst_finish变高后，表示一次DDR3读数据完成；红线是采样起始信号变高的时刻，之后每个周期进行一次采样对比。每当有错误，就会有一个错误脉冲信号，图中有两个错误。

Claims (7)

1.一种数字IC芯片的功能测试的系统，包括测试矢量压缩模块、测试矢量解码运算模块、测试矢量时序比对模块和测试矢量传输模块，其特征在于：

测试矢量压缩模块，用于将接收的数据进行编码压缩，并按照索引号分批存储；

测试矢量解码运算模块，用于将测试矢量压缩模块里的数据按一定的索引号读出解码，并按一定的逻辑时序和速率输出；

测试矢量时序比对模块，用于将待测芯片的输出测试向量按照一定的时序控制要求与期望测试向量进行比对处理，并获取处理后的向量信息；

测试矢量传输模块，用于将处理后的向量信息按一定的时序要求和传输格式，快速地传输至显示单元上位机软件。

2.根据权利要求1所述的一种数字IC芯片的功能测试的系统，其特征在于，测试矢量压缩模块通过FPGA将数据总线和地址总线挂载于DDR上。

3.根据权利要求1所述的一种数字IC芯片的功能测试的系统，其特征在于，处理后的向量信息包括错误数据信息，错误数据信息包括错误数据信息的次数、错误数据信息的位置和错误数据信息的试验循环次数。

4.一种数字IC芯片的功能测试的方法，其特征在于，通过权利要求1-3任一所述的数字IC芯片的功能测试的系统实现的方法包括：

测试矢量的压缩，将接收的数据进行编码压缩，并按照索引号分批存储；

测试矢量的解码运算，将测试矢量压缩模块里的数据按一定的索引号读出解码，并按一定的逻辑时序和速率输出；

测试矢量的时序比对，将待测芯片的输出测试向量按照一定的时序控制要求与期望测试向量进行比对处理，并获取处理后的向量信息；

测试矢量的传输，将处理后的向量信息按一定的时序要求和传输格式，快速地传输至显示单元上位机软件。

5.根据权利要求4所述的一种数字IC芯片的功能测试的方法，其特征在于，测试矢量的压缩包括：

DDR3的IP核构建；通过FPGA调用DDR3的IP核；

写控制信号的生成，通过FPGA生成写控制信号用于控制数据写入的控制；

写突发地址和突发长度处理，对于DDR3中的首地址及写入DDR3数据的长度的处理；

读写状态机的处理，通过状态机确定DDR3的数据处理状态。

6.根据权利要求4所述的一种数字IC芯片的功能测试的方法，其特征在于，测试矢量的传输，当检测到stop信号由高变低时，FPGA开始从DDR3中把存入的数据不断读取出来，读取的数据信号包括32位的低位数字信号D[31:0]和32位的高位数字信号D[63:32]；

数据的缓冲，对于读出的数据通过异步FIFO进行缓冲处理，得到缓冲的数据，缓冲得到的数据信号包括32位的低位缓冲数字信号TX_OUT[31:0]和32位的高位缓冲数字信号TX_OUT [63:32]；TX_OUT [63:32]为期望值数据信号；

低位缓冲数字信号传送至待测器件输入端，并获得回测信号，

回测信号的处理，将回测信号与阈值电压CVA、CVB进行比较，从而得到QA[31:0]、QB[31:0]信号。

7.根据权利要求4所述的一种数字IC芯片的功能测试的方法，其特征在于，测试矢量的时序比对包括：

采样起始信号获取，在异步FIFO开始读出数据，则获得采样起始信号rdren

数据信号的对比，当获取rdren后，然后RD_clk上升沿到来后延时delay_time后的一个clk周期内，对高位缓冲数字信号TX_OUT [63:32]与QA[31:0]、QB[31:0]对比；从而获取错误数据信息。