CN116646271B - 芯片结构、存储介质、电子设备、量子芯片的制造方法和装置 - Google Patents
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Abstract
本申请公开了一种芯片结构、存储介质、电子设备、量子芯片的制造方法和装置，属于量子计算领域。其中的量子芯片制造方法包括：从衬底选择多个指定区域、确定需要被制作的量子电路和测试电路、对准件，在对应区域制作各结构，以及切割衬底以获得量子芯片和测试芯片。该量子芯片的制造方法可以一并制作量子芯片和测试芯片，并且二者具有采用相同工艺条件制作的量子元件，因此，可以使得该测试芯片能够被用于准确、快速地完成对量子芯片中相应结构的测试，从而有助于提高量子芯片研发速度、缩短制造周期。
Description
技术领域
本申请属于量子信息领域，尤其是量子计算技术领域，特别地，本申请涉及一种芯片结构、存储介质、电子设备、量子芯片的制造方法和装置。
背景技术
由于超导量子芯片中的量子比特数量在很大程度上决定了其执行量子计算的能力，因此，普遍地追求更大的比特集成度。而随着超导量子芯片中所集成的量子比特的数目的不断增加，其所需要各种量子结构也增多，并且考虑到量子比特的脆弱性，需要进行大量测试。因此，准确、快速地进行测试，以便真实地反映芯片的设计和工艺是否满足预期是有益的。
但是，目前在超导量子芯片的开发过程中，却面临着测试周期长、测试结构不能准确地反映实际情况的问题。
发明内容
本申请的示例提供了一种芯片结构、存储介质、电子设备、量子芯片的制造方法和装置。该方案能够用于实现在更合理的流程中制作测试芯片和量子芯片，并且因此可以快速地基于测试芯片进行测试，还可以更准确地反应量子芯片中部分结构的设计和工艺的合理性、有效性。
本申请示例的方案，通过如下内容实施。
在第一方面，本申请的示例提出了量子芯片的制造方法。
该制造方法包括：
选择共面于衬底表面、并且各自不相交也不重合的第一区域和第二区域；
确定量子电路和测试电路，测试电路的至少部分提取自正式电路，正式电路由量子电路提供，测试电路的至少部分具有与正式电路相同的设计；
分别在第一区域制作量子电路、以及在第二区域制作测试电路，正式电路和测试电路的至少部分在相同工序或不同工序中以同等工艺条件被制作；以及
可选地将对应于衬底的第一区域和第二区域进行切割操作，获得彼此分离的测试芯片和量子芯片，测试电路位于测试芯片，量子电路位于量子芯片。
该制造方法选择将测试电路和量子电路共同制作于衬底的不同区域，并且是基于同等工艺条件。其中，测试电路的至少部分还采取与由量子电路所提供的正式电路相同的设计。因此，该测试电路的至少部分和量子电路中的具有相同的设计的结构能够具有相同的特性。那么，该测试电路具有相同设计的部分能够作为量子电路中的对应部分的“副本”。
由于测试电路并不参与构成量子芯片，因此，测试电路中的电路结构相对于量子电路可以采取更灵活的设计，且测试电路中的电路结构数量上也因为只需要关注希望测试的结构而可以配置更少。基于此，测试结构能够被用于进行测试而实现更快速的测试需求，并且还能够反映正式的测试对象的更准确的性能。这些都为敏捷地开发量子芯片带来了积极的收益。
根据本申请的一些示例，制造方法还包括在衬底表面选择与第一区域共面的第三区域；
在确定量子电路和测试电路的步骤中，对准件也被确定，对准件是从衬底厚度方向至少部分可识别的、并且被配置为制作量子电路和测试电路时的对准标示物；
在所确定的第三区域制作对准件，并且基于对准件执行操作以实施所述分别在第一区域制作量子电路、以及在第二区域制作测试电路。
根据本申请的一些示例，对准件具有从衬底表面凸出的凸出部；
和/或，对准件具有嵌入到衬底内部的嵌入部；
和/或，对准件在平行于衬底表面方向的断面形状为矩形或圆形或十字形。
根据本申请的一些示例，对准件在平行于衬底表面方向的断面形状为十字形，十字形具有本体以及与本体连接的四个矩形长条，且四个矩形长条具有不同的宽度。
根据本申请的一些示例，第三区域的数量为多个，且全部的第三区域围绕第一区域分布。
根据本申请的一些示例，第一区域的面积大于第二区域的面积；
和或，第二区域与第一区域彼此相邻；
和/或，量子芯片通过第一区域的面积被区分为第一层芯片或第二层芯片；
其中，第一层芯片的周缘限定第一功能区域，量子电路分布于第一功能区域；
其中，第二层芯片的周缘界定第二功能区域以及在第二功能区外围的键合区，量子电路分布于第二功能区域；
独立地提供的第一层芯片和第二层芯片能够通过倒装互联构成倒装芯片，且第一功能区域和第二功能区域彼此正对。
在第二方面，本申请的示例提出了一种芯片结构。该芯片结构通过选择性地实施前述的量子芯片的制造方法而获得。其中选择的方法是排除以使对应于衬底的第一区域和第二区域进行切割操作的步骤不被执行。
在第三方面，本申请的示例提出了一种芯片结构，芯片结构包括：
晶圆片，具有主体表面，且主体表面定义有主芯片区域和外围区域，其中主芯片区域从主体表面的圆心处向外扩张，外围区域在主芯片区域的外侧分布，主芯片区域的面积大于外围区域的面积；
位于主芯片区域的目标量子电路，具有第一量子元件；
位于外围区域的测试量子电路以及对准结构，测试量子电路具有第二量子元件，第二量子元件的至少部分与第一量子元件的可比较参数是相同的，可比较参数包括量子元件的数量、结构、尺寸和电磁特性，对准结构暴露能够被光学识别可视对准部。
根据本申请的一些示例，第二量子元件的至少部分包括读取总线和谐振腔；
和/或，测试量子电路还包括第三量子元件，第三量子元件与第一量子元件的可比参数是不同的。
在第四方面，本申请的示例提出了一种量子芯片的制造装置，其包括：
选择模块，用于选择共面于衬底表面、并且各自不相交也不重合的第一区域、第二区域以及第三区域，第二区域与第一区域彼此相邻；
确定模块，用于确定对准件、量子电路和测试电路，测试电路的至少部分提取自正式电路，正式电路由量子电路提供，测试电路的至少部分具有与正式电路相同的设计；
加工模块，用于分别在第一区域制作量子电路、以及在第二区域制作测试电路，正式电路和测试电路的至少部分在相同工序或不同工序中以同等工艺条件被制作，以及在第三区域制作从衬底厚度方向至少部分可识别的对准件，对准件被配置为切割衬底时对准的标示物；以及
切割模块，用于可选地对应于衬底的第一区域和第二区域进行切割操作，获得彼此分离的测试芯片和量子芯片，测试电路位于测试芯片，量子电路位于量子芯片。
在第五方面，本申请的示例提出了一种存储介质，存储介质中存储有计算机程序，其中，计算机程序被设置为运行时上述量子芯片的制造方法。
在第六方面，本申请的示例提出了一种电子装置，包括存储器和处理器，存储器中存储有计算机程序，处理器被配置为运行计算机程序以实现上述量子芯片的制造方法。
有益效果：
通过从量子芯片的量子电路中选择希望关注的目标量子部件，并且在制作量子芯片的过程中将其结合到测试电路的制作中。因此，对于量子电路中感兴趣的目标量子部件的设计、工艺以及性能可以在测试电路中得以展现。
那么，利用所制作的测试电路进行测试，可以替代使用量子芯片进行测试，从而极大地提高测试效率。因为量子芯片的测试项目众多且各种测试所需的支持资源也差异较大，其他测试可能需要测试资源，并且可能还需要对量子芯片进行适当的处理或操作，从而使得基于对目标量子部件的测试目的可能难以达成。
另一方面，由于测试电路中不用复现量子电路中的所有结构，从而可以使得其设计、制作更加快速，相应地也能够更快地进行测试。同时，由于目标量子部件被在测试电路中复现(设计相同、工艺条件相同)，因此，基于测试结构所完成的测试也能够更真实地反映量子电路中对应结构的性能，从而也可以准确地评价量子电路的设计和制作工艺。
附图说明
为了更清楚地说明，以下将对描述中所需要使用的附图作简单地介绍。
图1为本申请示例中的量子芯片的制造方法的流程示意图；
图2为本申请示例中的芯片结构中的一种测试电路的结构示意图；
图3为本申请示例中的芯片结构中的另一种测试电路的结构示意图；
图4为本申请示例中的量子芯片的制造装置的原理框图；
图5为本申请示例中的电子设备的原理框图。
附图标记说明：101-选择模块；102-确定模块；103-加工模块；104-切割模块。
具体实施方式
由于超导量子芯片中具有众多的各种线路和元器件结构，因此，其芯片的内容物的分布常常比较拥挤。并且随着芯片中所集成的量子比特数目不断地增加，这些内容物的布局也越来越难。因此，打破芯片的平面封装传统将可能获得可观的潜在价值。于是在实践中，选择诸如倒装焊的工艺来处理。而倒装焊可能带来苛刻的工艺要求，而这可能导致芯片的良率等方面的问题。同时，通过倒装焊制作的芯片，其不同的芯片层中的结构的设计与在单个芯片中的配置各种结构将存在差异。
考虑到上述情况，就需要对芯片进行大量的测试。另一方面，超导量子芯片的测试需求多，再结合逐渐增多的量子比特数目，要进行的测试项目将会显著地增长。并且，一些项目需要进行的时间可能会较长。这些都导致芯片的测试工作量巨大，所占用的测试资源较多。当短期内有大量的测试要求时，测试工作可能难以正常和有序地开展。
此外，各种量子结构在单独芯片中的配置与其通过焊接操作已经被结合到倒装芯片中的配置可能存在差异和不同，使得，在倒装芯片中所实施的测试结构可能并不能完全地反映量子结构的实际情况。
而且，在基于不同的批次、工艺以及原料等方面所制作的量子结构也很难完全一致，从而使得测试结果可能稳定性较差。
鉴于这样的现实状况，在本申请的示例中，发明人提出了一种解决方案。该方案的主要考虑在目标芯片的制造过程中，将基于希望进行的测试项目所选择的测试结构也一并制作，并且将二者分离开，从而使得测试结构和目标芯片能够在制造工艺中被独立地获得。因此，目标芯片能够被使用进行倒装焊接或者进行其他的测试，或者其他所需的操作。而其中的测试结构则可以用于进行预期的一些测试。
由此可知，测试结构和目标芯片能够彼此无干扰地被使用，且考虑到二者能够在制造工艺中被一同地制造。因此，当选择的测试结构与目标芯片中对应结构具有相同或按照计划配置的设计时，测试结构就能够提供目标芯片中的对应结构的相同或等同的各种表现。
同时，由于测试结构与目标芯片是分别获得的，因此，测试结构可以被各自独立地使用，从而可以进行不同的测试。并且测试结构能够被快速地获得—相比于制作倒装焊芯片—从而也可以快速地被应用到测试环节，进而也实现了更快地完成对大芯片的部分功能和性能设计指标的验证、测试。
因此，该解决方案基于芯片/晶圆/衬底的尺寸，考虑对其空间进行充分的利用，在设计正式的芯片版图之外，还配置了测试结构所使用的版图。此外，为了方便后续获得正式的芯片和测试用芯片，还配置有定位/对准结构。并且可以理解，在不配置测试结构时，也通常会选择使用对准结构，以便将正式的芯片从晶圆中分离，如裁切。可以理解的是，可能存在多个测试需求，因此，一些示例中能够按照测试的项目数量以及其对应的测试内容物，选择配置一个或多个测试结构。类似地，对准结构也可以根据需要配置不少于一个。
以下将对示例中的方案进行更详尽的描述。
一种量子芯片的制造方法。请参阅图1，该制造方法包括：
步骤S1：选择共面于衬底表面、并且各自不相交也不重合的第一区域、第二区域。
如前述，正式的芯片和测试结构(对应地可以被测试的芯片)被共同制造，因此，为了方便于在后续进行制造和使用，正式的和测试的芯片被分别配置到不同位置。那么，基于在衬底中的不同位置进行对应设计。因此，在衬底的表面选择不同的区域，即第一区域和第二区域。并且该两个区域是不相交也不重合。
其中，该两个区域是共面于衬底表面的。衬底或者也可以在一些示例中被称之为晶圆或者基片等。在超导量子芯片中，其可以选择为高阻硅、蓝宝石等。并且通常地，根据制造工艺，其具有大致的圆形结构，且是相对较薄的，即厚度尺寸明显地小于其直径尺寸。因此，衬底的具有在厚度方向的两个表面(例如被描述为主体表面)，并且包括正面和背面。芯片中的大部分的各种电子元器件(如总线、读取线、谐振腔、比特等)则主要配置到正面；并且在其他示例中，部分的电子元器件(例如在通孔互联技术中配置的焊盘等)也可以选择配置到背面。
可以理解，在衬底中，用于配置量子芯片的各种组成部分的区域相对更大，而用于配置测试结构的区域相对更小。同时，如前述，衬底一般具有大致的圆形结构，因此，为了更充分地利用衬底，用于配置量子芯片的区域可以选择从衬底中的中心位置(如正面的圆心处)进行配置。相应地，在芯片中配置其他结构的区域则可以选择其周围进行布局。
在该步骤中所确定的第一区域和第二区域的选择基于其所在空间中设计目标以及其中的配置的结构所确定。
进一步地，考虑对芯片中的众多结构，以及其制造的便利性等方面的考虑，这些结构可以被分层是地设计，因此，可以选择配置用于层间对准的结构。因此，部分示例中，还可以选择在衬底表面确定第三区域，并且其是与第一区域(相应地也是与第二区域)共面的。
因此，上述选择第一、第二，甚至第三区域主要选择的是各自的位置或相对位置，或者各自的面积、相对大小等。此外，由于衬底的尺寸相对于可以配置的各种结构所占用的空间可能相对更多，因此，存在对准需要的区域也可能更多，那么，部分示例中可以选择将第三区域的数量配置为至少两个/多个。进一步地，全部的第三区域围绕第一区域分布，即在内部为配置量子电路的第一区域预留足够的空间位置。并且，通常地，配置更多结构的第一区域的面积是大于配置更少结构的第二区域的面积的。
步骤S2：确定量子电路和测试电路，测试电路的至少部分提取自正式电路，正式电路由量子电路提供，测试电路的至少部分具有与正式电路相同的设计。
其中的量子电路通常可以是具有完整或部分完整功能的量子芯片，例如具有量子比特，以及读取线和控制线。而测试电路则通常是含有在种类和/或数量上具有量子电路中部分的线路、元器件的相同或可接受地相似的结构。正式电路例如是指预期设计并将被制作为量子芯片中的各种可选择的电路。
本步骤可以是在步骤S1之前被执行，也可以是在步骤S1之后执行，二者的执行顺序可以被自由地选择而无特别地限定。通常地，确定步骤S2执行后，再执行步骤S1将可能获得更好的收益。这是考虑到，如果先执行步骤S1，然后再执行步骤S2，那么可能存在所选择的区域不足以容纳对应结构的情况。当然，也可以在确定区域之后，再根据区域的面积对应地选择所需要且能够被完全地容纳在其中的部件。
换言之，部分示例中，测试项目被预先确定，且相应地所需要配置的测试对象(如各种电路结构以及其中所包含的电子元器件)以及其辅助结构也对应地被确定，然后再在此基础上，从衬底中选择与各自所对应足以容纳这些测试对象以及其辅助结构的区域。
本步骤中，主要确定量子电路以及测试电路。当如前述在设计版图结构(以及后续制造)时，还可以选择确定对准件。其中确定的内容例如包括：具体的内容物的形状、尺寸、数量等任意的一项或多项的组合。
进一步地，如前述，当需要或选择配置对准结构时，衬底表面被选择了第三区域，因此，在确定量子电路以及测试电路的步骤中，也可以预先或在其后相应地确定对准件。其中的该对准件是中从衬底厚度方向至少部分可识别的、并且被配置为制作量子电路和测试电路时的对准标示物。那么，在确定对准件，例如可以包括确定其形状、数量以及尺寸等。
示例性地，对准件是从衬底表面凸出地配置的结构，因此，对准件可以具有从衬底表面凸出的凸出部。或者，部分示例中，还可以选择将对准件的部分配置到衬底表面之下，即对准件具有位于衬底内部的嵌入部，而表面与衬底表面齐平。
上文对对准件的空间布局方式进行了描述，而对于对准件的结构而言，其可以是各种可识别或方便对准的形状，无特别之限定。示例性地，对准件在平行于衬底表面方向的断面形状可以被限制为矩形或圆形或十字形等。特别地，对于具有十字形结构的对准件而言，可以对其结构进行调整以获得设计的对准效果。例如，对准件在平行于衬底表面方向的断面形状是十字形，并且基于此，十字形可以具有本体以及与本体连接的四个矩形长条；其中四个矩形长条具有不同的宽度。那么在对准时，当识别到不同的宽度的长条时可以明确未对准的偏移情况，如偏移的方向等，从而有利于更快地进行对准修正。
步骤S3：分别在第一区域制作量子电路、以及在第二区域制作测试电路，正式电路和测试电路的至少部分在相同工序或不同工序中以同等工艺条件被制作。
在确定量子电路以及测试电路之后，即可在制造工艺中实施工艺以完成对应结构的制造。对应于前述步骤中所选择的空间位置，在第一区域制作量子电路，在第二区域制作测试电路。
其中来自量子电路的正式电路，以及测试电路中与之对应的至少部分结构，采取相同的工序或不同的工序但是同等的工艺条件进行制造。那么，在其过程中所采用的基片、靶材批次、每道工艺的区别会更小、工艺更接近或完全相同，从而导致每一批次出来的芯片的同种或同类结构具有更一致的行能表现。
此外，当所设计的电路需要进行分层设计时，可以选择先在第三区域制造对准件，然后再分别制造量子电路和测试电路。并且制造过程中可以选择对准件对有需要的电路进行分层制作时的层间对准。因此，可以理解基于所设计的电路的不同情况(如结构上或工艺上的考虑是否需要进行分层设计、制造)，选择使用配置对准件。
当需要对准操作时，则对准件可以被先制造，而其他电路则可以随后制造。因此，方法还可以包括在所确定的第三区域制作对准件，并且基于对准件执行操作以实施所述分别在第一区域制作量子电路、以及在第二区域制作测试电路。而如无需要层间的对准操作，则可以选择以任意配置的顺序制作量子电路和测试电路。
通常地，测试电路和量子电路均由在芯片如量子芯片中所组成的各种结构所构成。示例性地，包括键合用的Pad、谐振腔、XY线、Z线、总线、空气桥和空气带、互联件如铟柱等等。并且量子电路通常具有更多、完善的功能和结构设计，因此，量子电路中的部件通常是显著地多于测试电路的。而就超导量子芯片而言，一个重点关注的对象是谐振腔和总线。因此，测试电路中也可以包括谐振腔和总线，且量子电路中还包括其他结构如比特等。
对于在倒装芯片的应用而言，则可选择针对不同的层的芯片进行不同结构的制作。因此，在一些示例中，量子芯片可以通过第一区域的面积被区分为第一层芯片或第二层芯片。并且，其中第一层芯片的周缘限定第一功能区域，而量子电路分布于第一功能区域。同时，第二层芯片的周缘界定第二功能区域以及在第二功能区外围的键合区；对应于此，量子电路则分布于该第二功能区域。即，第二层芯片大于第一层芯片。由此，当独立地制造而获得第一层芯片和第二层芯片后，两者能够通过倒装互联被制造为倒装芯片，且第一功能区域和第二功能区域彼此正对。
本申请实施例提供可以通过要沉积一种或多种材料，例如超导体、电介质和/或金属制作对应的结构。并且取决于所选择的材料，这些材料可以使用诸如化学气相沉积、物理气相沉积(例如，蒸发或溅射)的沉积工艺或外延技术以及其他沉积工艺来沉积，示例性的，包括离子束辅助沉积法(IBAD)、真空蒸发镀膜法(Evaporation)、分子束外延(MBE)、脉冲激光沉积法(PLD)、化学气相沉积法(CVD)、溶胶-凝胶法(sol-gel)以及磁控溅射镀膜法(Magnetron 25Sputtering)等。
进一步地，还可以结合在制造过程期间从器件去除一种或多种材料。同时取决于要去除的材料，去除工艺可以包括例如湿蚀刻技术、干蚀刻技术或剥离(lift-off)工艺。通过这样的方式可以实现对前述沉积的膜或结构进行图案化处理。
步骤S4：可选地对应于衬底的第一区域和第二区域进行切割操作，获得彼此分离的测试芯片和量子芯片，测试芯片具有测试电路，量子芯片具有量子电路。
在完成前述的制造工艺后，通过将囊括测试电路的测试芯片和囊括量子电路的量子芯片从衬底分离，从而可以独立地存在的测试芯片和量子芯片，进而可以被使用以进行各种计划的测试。因此，在完成制造工艺之后，即可进行切割，并根据切割道/划片槽/锯道将需要的结构/测试芯片和量子芯片从衬底分离；或者一些示例中其可以结合或实施于被描述为切单(Singulaton)、晶片切割(Die Sawing)的过程中。
根据上述分析可知，示例中的量子芯片制造方法可以实现：
(1)在比特数量比较多而采用倒装焊工艺的芯片中，Flip芯片(上层芯片)与Base芯片(下层芯片)单独制作好，压合完成。由于压合芯片的参数与单个芯片的参数会有偏差。本申请示例的方案用同一批次的倒装焊芯片与测试结构做参数对比，能够得到更为直接和更有效的数据。
(2)在芯片制造工艺中，由于基片、靶材批次的不同、每道工艺的细微区别，会导致每一批次制造的芯片有不同的差异或小瑕疵，从而难以做到完全的相同。而本申请的示例方案，可以使得同一批次中的各芯片之间的差异更小。
(3)多比特集成的大尺寸芯片(简称大芯片)后期的封装测试比较繁琐和耗时，而采用本申请示例中的方案，则可以采用同一批次的测试结构，从而可快速地验证大芯片的可用性。
此外，大尺寸的芯片版图设计非常费时，也需要很小心地对待，因此所制造完成的大版图可能不希望进行各种测试(因为测试操作可能导致其损坏)，而是快速地封装、让后安装在真空盒里。而安装到真空盒中就没法检测芯片的实际工艺。而通过实施上述的量子芯片制造工艺所获得测试芯片，可以进行破坏性的测试。例如，暴露在空气中铟柱表面的氧化层是多厚；如果铟柱有一部分没有去除干净，采用何种方式去除；在倒装焊时，用多少的力可以将铟柱压成多厚的高度等，即压焊的工艺条件。
作为示例，以下将就一些可以实施的测试进行说明。
获得独立的测试芯片和量子芯片后，即可根据测试芯片中所配置的测试结构进行各种可被实施的测试。例如当测试结构中包括量子芯片中的设计的读取总线和谐振腔。则测试结构中还可以配置其他(尺寸、材质等方便的区域)的谐振腔，从而验证或测试不同的配置对总线和谐振腔之间信号传输的不同影响。
(1)在测试电路中放置与量子电路排列顺序相同的6个谐振腔(无约瑟夫森结和Bandage)，例如，如图2所示。其中中左至由依次标记为A、B、C、D、E和F；并且从左至由右腔频依次增大、且相邻两个谐振腔的腔频差距例如为0.05GHz。
为了测试空气桥对谐振腔的影响，可以使6个谐振腔中使三个谐振腔无空气桥，而另外三个谐振腔有空气桥。通过测试有空气桥和无空气桥的腔频，与设计值作比对，得出空气桥的对腔频的影响。
或者，在六个谐振腔(如图3中I、II、III、IV、V和VI)中，配置两个无约瑟夫森结和Bandage(用于将约瑟夫森结连接与量子电路中其他结构进行电性连接的部件)的谐振腔(I、和II)、放置两个只有约瑟夫森结谐振腔(III、和IV)、放置两个有约瑟夫森结和Bandage的谐振腔(V和VI)、在有比特和Z线的比特单元上放置约瑟夫森结和Bandage(VII和VIII)。
由于在多比特数的量子芯片中，总线的长度通常很长，例如可能达到mm量级/微米。因此，可以绘制与该总线的长度具有相似长度的短总线作比对。即测试电路中的总线长度与量子电路中的总线长度相同或差异小到在对测试的影响可以忽略。
为了测试倒装焊的影响，则可在测试电路里放置氮化钛和铟柱。由此一方面可以方便铟柱的溶胶，另一方面可以观察铟柱的生长状况，从而判断铟柱的状态。
此外，还可以通过测试电路里的谐振腔的品质因子来判断整个晶圆的品质和加工工艺。一般地，将谐振腔的品质因子定义为内部品质因子Qi。该内部品质因子主要由材料和微纳加工工艺决定，且与其内部电阻引起的能量损耗有关。
将谐振腔与环境耦合的品质因子定义为外部品质因子(耦合品质因子)Qc，与谐振腔与外部环境(这里指传输线)的耦合导致的能量耗散有关。
定义谐振腔的总品质因子Q，且具有如下的计算式。
定义谐振腔的能量耗散速率(光子衰变率)γ。
ωr为谐振腔的谐振腔频率；谐振腔的品质因子越高，读出比特状态的区分度越高。
通过高低功率测试，可以判断材料的品质和加工工艺。这是由于在高功率信号下测量样品，内部缺陷达到饱和，测量的Qi比低功率下要高，而Qc由电路参数决定，在高低功率下的结果没有很大差别。
此外，通过上述制造工艺的实施可以获得一种芯片结构。该芯片结构通过选择性地实施量子芯片的制造方法而获得。其中“选择”的方法是排除对应于衬底的第一区域和第二区域进行切割操作的步骤。并且因此，在实施量子芯片的制造方法时，使对应于衬底的第一区域和第二区域进行切割操作的步骤不被执行。即该芯片结构中同时配置了测试芯片和量子芯片，或者说，衬底还未经历切割操作。
一些示例中，所获得芯片结构可以具有下述之构造。
芯片结构包括晶圆片、目标量子电路、测试量子电路以及对准结构。
其中晶圆片具有主体表面(例如厚度方向的正面)。该主体表面定义有主芯片区域和外围区域，并且主芯片区域的面积大于外围区域的面积。其中主芯片区域从主体表面的圆心处向外扩张，外围区域在主芯片区域的外侧分布。例如外围区域例如是主芯片区域的外侧的同心环形区域。
在定义了上述的主芯片区域和外围区域之后，可以界定位于主芯片区域的目标量子电路。该目标量子电路拥有诸如量子线路如共面波导线的传输线、量子比特、读取谐振腔、耦合器、控制线等等。在目标量子电路中具有第一量子元件。
而在外围区域则配置有测试量子电路以及对准结构。其中的测试量子电路具有第二量子元件。第二量子元件的至少部分与第一量子元件的可比较参数是相同的；其中可比较参数包括量子元件的数量、结构、尺寸和电磁特性(例如电阻等)。而对准结构暴露能够被光学识别的可视对准部。
其中，第一量子元件和第二量子元件的至少部分(如一个或两个或更多个)例如是读取总线和读取谐振腔的配合。对准结构例如是圆形薄膜、矩形薄膜、或十字型薄膜等。进一步地，测试量子电路还可以包括第三量子元件。其中的第三量子元件可以是与第一量子元件的可比参数是不同的。第三量子元件例如是量子比特，或者是其他尺寸如长度的谐振腔。
与前述的量子芯片的制造方法相对应地，本申请的实施例还提供了量子芯片的制造的装置，用于对前述方法进行一种可选地实现。该制造装置可以通过各种适当的计算设备、计算机终端或各种移动设备被操作而实现前述的方法。该装置可以采用软件模块、或硬件模块，或者是二者的结合成为系统中的一部分。
如图4所示，该制造装置包括选择模块101、确定模块102、加工模块103以及切割模块104。
其中选择模块101被用于选择共面于衬底表面、并且各自不相交也不重合的第一区域、第二区域以及第三区域。并且其中的第二区域与第一区域彼此相邻。
确定模块102用于确定量子电路和测试电路，测试电路的至少部分提取自正式电路，正式电路由量子电路提供，测试电路的至少部分具有与正式电路相同的设计；
加工模块103用于分别在第一区域制作量子电路、以及在第二区域制作测试电路，正式电路和测试电路的至少部分在相同工序或不同工序中以同等工艺条件被制作，以及在第三区域制作从衬底厚度方向至少部分可识别的对准件，对准件被配置为切割衬底时对准的标示物；以及
切割模块104用于可选地对应于衬底的第一区域和第二区域进行切割操作，获得彼此分离的测试芯片和量子芯片，测试芯片具有测试电路，量子芯片具有量子电路。
关于示例性的量子芯片的制造装置的可选限定可以参见前文中对于量子芯片的制造方法的限定，在此不再赘述。此外，上述量子芯片的制造装置中的各个模块可全部或部分地通过软件、硬件及其组合来实现。上述各个模块可以采取硬件的形式结合于或独立于计算机设备中的处理器中，也可以采取以软件的形式存储在计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。
在一个或多个的示例中，还提供了一种电子装置，例如图5所示。其包括存储器和处理器。该存储器中存储有计算机程序，并且处理器被配置为运行计算机程序以实现前述的量子芯片的制造方法。其中的电子设备可以是终端或服务器。通过系统总线连接处理器、存储器，以及各种通信接口、显示屏和输入装置等。
其他一些示例中，提供了一种存储介质。该存储介质中存储有计算机程序。并且其中的计算机程序被设置为运行时实现量子芯片的制造方法。
以上依据图式所示的实施例详细说明了本申请的构造、特征及作用效果，以上所述仅为本申请的较佳实施例，但本申请不以图面所示限定实施范围，凡是依照本申请的构想所作的改变，或修改为等同变化的等效实施例，仍未超出说明书与图示所涵盖的精神时，均应在本申请的保护范围内。
Claims (10)
1.一种量子芯片的制造方法，其特征在于，制造方法包括：
选择共面于衬底表面、并且各自不相交也不重合的第一区域和第二区域；
确定量子电路和测试电路，测试电路的至少部分提取自正式电路，所述正式电路由量子电路提供，所述测试电路的至少部分具有与所述正式电路相同的设计；
分别在第一区域制作量子电路、以及在第二区域制作测试电路，正式电路和所述测试电路的至少部分在相同工序或不同工序中以同等工艺条件被制作；以及
可选地将对应于衬底的第一区域和第二区域进行切割操作，获得彼此分离的测试芯片和量子芯片，测试电路位于测试芯片，量子电路位于量子芯片；
量子芯片通过第一区域的面积被区分为第一层芯片或第二层芯片，第一层芯片的周缘限定第一功能区域，量子电路分布于第一功能区域，所述第二层芯片的周缘界定第二功能区域以及在第二功能区外围的键合区，量子电路分布于第二功能区域，独立地提供的第一层芯片和第二层芯片能够通过倒装互联构成倒装芯片，且第一功能区域和第二功能区域彼此正对。
2.根据权利要求1所述的量子芯片的制造方法，其特征在于，制造方法还包括在衬底表面选择与第一区域共面的第三区域；
在所述确定量子电路和测试电路的步骤中，制造方法还包括确定对准件，其中对准件是从衬底厚度方向至少部分可识别的、并且被配置为制作量子电路和测试电路时的对准标示物；
所述在第一区域制作量子电路、以及在第二区域制作测试电路的步骤中，制造方法还包括在所确定的第三区域制作对准件，并且基于对准件执行操作以实施所述分别在第一区域制作量子电路、以及在第二区域制作测试电路。
3.根据权利要求2所述的量子芯片的制造方法，其特征在于，对准件具有从所述衬底表面凸出的凸出部；
和/或，所述对准件具有嵌入到衬底内部的嵌入部；
和/或，所述对准件在平行于所述衬底表面方向的断面形状为矩形或圆形或十字形，当所述对准件在平行于所述衬底表面方向的断面形状为十字形时，十字形具有本体以及与本体连接的四个矩形长条，且四个矩形长条具有不同的宽度；
和/或，第三区域的数量为多个，且全部的第三区域围绕第一区域分布。
4.根据权利要求1所述的量子芯片的制造方法，其特征在于，第一区域的面积大于第二区域的面积；
和/或，第二区域与第一区域彼此相邻。
5.一种芯片结构，其特征在于，芯片结构通过选择性地实施权利要求1至4中任意一项所述的量子芯片的制造方法而获得，其中选择的方法是排除对应于衬底的第一区域和第二区域进行切割操作的步骤，从而在实施量子芯片的制造方法时，使对应于衬底的第一区域和第二区域进行切割操作的步骤不被执行。
6.一种芯片结构，其特征在于，所述芯片结构包括：
晶圆片，具有主体表面，且主体表面定义有主芯片区域和外围区域，主芯片区域从主体表面的圆心处向外扩张，外围区域在主芯片区域的外侧分布，主芯片区域的面积大于外围区域的面积；
位于所述主芯片区域的目标量子电路，具有第一量子元件；
位于外围区域的测试量子电路以及对准结构，其中测试量子电路具有第二量子元件，所述第二量子元件的至少部分与第一量子元件的可比较参数是相同的，所述可比较参数包括量子元件的数量、结构、尺寸和电磁特性，对准结构暴露能够被光学识别的可视对准部。
7.根据权利要求6所述的芯片结构，其特征在于，所述第二量子元件的至少部分包括读取总线和谐振腔；
和/或，所述测试量子电路还包括第三量子元件，所述第三量子元件与第一量子元件的可比参数是不同的。
8.一种量子芯片的制造装置，用于实施权利要求1至4任一项所述的量子芯片的制造方法，其特征在于，包括：
选择模块，用于选择共面于衬底表面、并且各自不相交也不重合的第一区域、第二区域以及第三区域，所述第二区域与第一区域彼此相邻；
确定模块，用于确定对准件、量子电路和测试电路，测试电路的至少部分提取自正式电路，所述正式电路由量子电路提供，所述测试电路的至少部分具有与所述正式电路相同的设计；
加工模块，用于分别在所述第一区域制作量子电路、以及在第二区域制作测试电路，所述正式电路和所述测试电路的至少部分在相同工序或不同工序中以同等工艺条件被制作，以及在第三区域制作从衬底厚度方向至少部分可识别的对准件，所述对准件被配置为切割衬底时对准的标示物；以及
切割模块，用于可选地对应于衬底的第一区域和第二区域进行切割操作，获得彼此分离的测试芯片和量子芯片，测试电路位于测试芯片，量子电路位于量子芯片。
9.一种存储介质，其特征在于，所述存储介质中存储有计算机程序，所述计算机程序被设置为运行时实现所述权利要求1至4任一项所述的量子芯片的制造方法。
10.一种电子装置，包括存储器和处理器，其特征在于，所述存储器中存储有计算机程序，所述处理器被配置为运行所述计算机程序以实现所述权利要求1至4任一项所述的量子芯片的制造方法。
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