CN116634772A - Nor型存储器件及其制备方法及包括存储器件的电子设备 - Google Patents
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Abstract
本公开提供一种NOR型存储器件及其制备方法及包括存储器件的电子设备，器件包括：在衬底上竖直延伸的多个栅堆叠，栅堆叠包括第一栅导体层和第一填充层；围绕栅堆叠的外周，并沿栅堆叠的侧壁延伸的至少一个器件层，器件层包括在竖直方向上设置的至少两个源/漏区和至少一个体区，源/漏区与体区间隔设置，在栅堆叠与体区相交之处限定存储单元；以及设置在器件层靠近栅堆叠一侧的竖直沟道，竖直沟道为单晶沟道，且与第一填充层相接触；其中，栅堆叠沿竖直方向的至少一个侧面为(100)晶面或(110)晶面；和/或体区包括第二填充层；或者体区包括第二栅导体层和第三填充层；其中，第一填充层与第三填充层中的至少一个为存储功能层。
Description
技术领域
本公开涉及半导体技术领域，尤其涉及一种NOR型存储器件及其制备方法及包括存储器件的电子设备。
背景技术
NOR Flash是一种非易失闪存技术，在生活中的应用非常广泛，例如U盘、SSD硬盘等。NOR型存储器件可以按字节进行读写，具有较高的读取速度、直接读写程序等优点。但是，NOR型存储器件的集成度较低，限制了它的应用场景。
相关技术通过对器件进行竖直型叠置来增加集成密度。例如通常使用多晶硅作为沟道材料，但多晶硅材料的电阻较大，会导致器件的整体性能不高。
发明内容
(一)要解决的技术问题
针对现有的技术问题，本公开提供一种NOR型存储器件及其制备方法及包括存储器件的电子设备，用于至少部分解决以上技术问题。
(二)技术方案
本公开提供一种NOR型存储器件，包括：在衬底上竖直延伸的多个栅堆叠，栅堆叠包括第一栅导体层和第一填充层；围绕栅堆叠的外周，并沿栅堆叠的侧壁延伸的至少一个器件层，器件层包括在竖直方向上设置的至少两个源/漏区和至少一个体区，源/漏区与体区间隔设置，在栅堆叠与体区相交之处限定存储单元；以及设置在器件层靠近栅堆叠一侧的竖直沟道，竖直沟道为单晶沟道，且与第一填充层相接触；其中，栅堆叠沿竖直方向的至少一个侧面为(100)晶面或(110)晶面；和/或体区采用以下两种结构中的任意一种：体区包括第二填充层，第二填充层为第一绝缘层或应力层，应力层用于对竖直沟道施加应力；或者体区包括第二栅导体层和第三填充层；其中，第三填充层用于将第二栅导体层与源/漏区隔离开；第一填充层与第三填充层中的至少一个为存储功能层。
可选地，第一绝缘层的材料包括氧化硅、氧化铝、氧化铪、氧化锆和氮氧化硅；应力层的材料包括碳化硅、锗硅和氮化硅。
可选地，存储功能层包括依次叠加的隧穿层、电荷俘获层和阻挡层；其中，阻挡层设置在靠近第一栅导体层和/或第二栅导体层的一侧；阻挡层的材料包括氧化铝和氧化硅中的至少一种，电荷俘获层的材料包括氧化铪、氧化锆和氮化硅，隧穿层的材料包括氧化铝、氧化硅和氮氧化硅。
可选地，NOR型存储器件还包括：第一引出电极和第二引出电极；其中，第一引出电极与源/漏区电连接，以及第二引出电极与第二栅导体层电连接。
可选地，NOR型存储器件还包括：多个表面电极；其中，多个表面电极与第一引出电极和第二引出电极分别电连接。
可选地，竖直沟道的材料包括单晶硅、碳化硅、三五族化合物和石墨烯，以及竖直沟道的材料为原位掺杂材料；其中，当竖直沟道为P型金属氧化物半导体时，掺杂元素包括硫和砷；当竖直沟道为N型金属氧化物半导体时，掺杂元素包括硼。
可选地，竖直沟道的厚度为1nm～100nm。
可选地，NOR型存储器件包括至少两个器件层；其中，至少两个器件层的各器件层之间设置有第二绝缘层。
可选地，NOR型存储器件还包括：多个支撑柱和多个掏空柱；其中，支撑柱与掏空柱沿竖直方向贯穿器件层，支撑柱用于支撑源/漏区，掏空柱用于辅助掏空体区。
可选地，支撑柱、掏空柱和栅堆叠在衬底上的投影沿第一方向排列；其中，支撑柱、掏空柱和栅堆叠中的任意一种或多种在衬底上具有多排投影，以及各排投影沿第二方向交错排列或平行排列。
本公开另一方面提供一种NOR型存储器件的制备方法，包括：在衬底上外延至少一个器件层，器件层包括在竖直方向上设置的至少两个源/漏区和至少一个组内牺牲层，源/漏区与组内牺牲层间隔设置；形成相对于衬底竖直延伸以穿过器件层的多个支撑柱、多个掏空孔和多个栅孔；通过栅孔，在器件层的侧壁上外延生长竖直沟道；在栅孔中形成栅堆叠，其中，栅孔沿竖直方向的至少一个侧面为(100)晶面或(110)晶面，栅堆叠包括第一栅导体层和设置在第一栅导体层与竖直沟道之间的第一填充层；以及通过掏空孔，刻蚀组内牺牲层，得到体区；其中，在栅堆叠与体区相交之处限定存储单元。
可选地，在得到体区后，NOR型存储器件的制备方法还包括：通过掏空孔，在体区中生长第二填充层，第二填充层为第一绝缘层或应力层。
可选地，在得到体区后，NOR型存储器件的制备方法还包括：通过掏空孔，在体区中，以及在源/漏区和竖直沟道上生长第三填充层；以及在第三填充层上生长第二栅导体层至填满体区；其中，第一填充层与第三填充层中的至少一个为存储功能层。
可选地，NOR型存储器件的制备方法还包括：形成相对于衬底竖直延伸至源/漏区的第一引出电极孔；形成相对于衬底竖直延伸至第二栅导体层的第二引出电极孔；在第一引出电极孔与第二引出电极孔的侧壁上生长第三绝缘层；以及在第一引出电极孔中的第三绝缘层上和源/漏区上生长引出电极，得到第一引出电极；以及在第二引出电极孔中的第三绝缘层上和第二栅导体层上生长引出电极，得到第二引出电极。
可选地，在衬底上外延至少两个器件层，其中，在至少两个器件层的各器件层之间生长组间牺牲层，组间牺牲层的厚度大于组内牺牲层的厚度；在形成支撑柱、掏空孔和栅孔之后，NOR型存储器件的制备方法还包括：通过掏空孔，刻蚀部分组内牺牲层以及部分组间牺牲层，得到组内凹槽和组间凹槽；在组内凹槽与组间凹槽中同步生长填充介质至组内凹槽被填满；选择性刻蚀组间凹槽内的填充介质以及组间牺牲层，得到组间空腔；以及在组间空腔中填充绝缘介质，得到第二绝缘层。
可选地，通过掏空孔，刻蚀组内牺牲层，得到体区包括：通过掏空孔，选择性刻蚀组内凹槽内的填充介质以及组内牺牲层，得到体区。
可选地，通过栅孔，在器件层的侧壁上外延生长竖直沟道包括：采用减压化学气相淀积法在器件层的侧壁上外延生长竖直沟道。
可选地，在栅孔中形成栅堆叠包括：在栅孔的侧面和底面上生长第一填充层；以及在第一填充层上生长第一栅导体层至填满栅孔，得到栅堆叠。
本公开第三方面提供一种电子设备，包括本公开任一实施例的NOR型存储器件。
可选地，电子设备包括：智能电话、个人计算机、平板电脑、人工智能设备、可穿戴设备和移动电源。
(三)有益效果
与现有技术相比，本公开提供的NOR型存储器件及其制备方法及包括存储器件的电子设备，至少具有以下有益效果：
(1)本公开的NOR型存储器件，通过在器件层与栅堆叠之间设置竖直的单晶沟道，结合沟道的侧面设置为(100)晶面或(110)晶面，大大提高了沟道的迁移率，进而提高了NOR型存储器件的读写性能。
(2)本公开的NOR型存储器件，通过在体区设置绝缘层，可以优化NOR型存储器件的结构稳定性及器件各源/漏区之间的绝缘性能。或者在体区设置应力层，对竖直沟道施加张应力，可以进一步提高沟道迁移率。
(3)本公开的NOR型存储器件，通过在体区设置横向栅导体层以及第三填充层，可以大大增加NOR型存储器件的存储单元数量，提高了NOR型存储器件的存储容量。
(4)本公开的NOR型存储器件的制备方法，通过分别设置支撑柱、掏空柱和栅孔，简化了器件层中的体区的制备工艺过程，以及简化了多层器件层中各器件层之间的隔离层的制备工艺过程，实现了NOR型存储器件的多层三维堆叠。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1A示意性示出了根据本公开实施例的NOR型存储器件的结构截面图；
图1B示意性示出了根据本公开实施例的NOR型存储器件的结构俯视图；
图1C示意性示出了根据本公开另一实施例的NOR型存储器件的结构俯视图；
图2A示意性示出了根据本公开另一实施例的NOR型存储器件的结构截面图；
图2B示意性示出了根据本公开又一实施例的NOR型存储器件的结构俯视图；
图3示意性示出了根据本公开又一实施例的NOR型存储器件的结构截面图；
图4示意性示出了根据本公开又一实施例的NOR型存储器件的结构截面图；
图5示意性示出了根据本公开实施例的NOR型存储器件的制备方法图；
图6A示意性示出了根据本公开实施例的NOR型存储器件的制备过程中的叠层的结构截面图；
图6B示意性示出了根据本公开实施例的NOR型存储器件的制备过程中的孔的结构截面图；
图6C示意性示出了根据本公开实施例的NOR型存储器件的制备过程中的竖直沟道的结构截面图；
图6D示意性示出了根据本公开实施例的NOR型存储器件的制备过程中的栅堆叠的结构截面图；
图6E示意性示出了根据本公开实施例的NOR型存储器件的制备过程中的体区的结构截面图；
图6F示意性示出了根据本公开另一实施例的NOR型存储器件的制备过程中的体区的结构截面图；
图6G示意性示出了根据本公开又一实施例的NOR型存储器件的制备过程中的体区的结构截面图；
图6H示意性示出了根据本公开实施例的NOR型存储器件的制备过程中的引出电极的结构截面图；
图7A示意性示出了根据本公开另一实施例的NOR型存储器件的制备过程中的叠层的结构截面图；
图7B示意性示出了根据本公开实施例的NOR型存储器件的制备过程中刻蚀部分牺牲层得到凹槽的结构截面图；
图7C示意性示出了根据本公开实施例的NOR型存储器件的制备过程中的凹槽中填充介质得到保护插塞的结构截面图；
图7D示意性示出了根据本公开实施例的NOR型存储器件的制备过程中刻蚀填充介质及组间牺牲层得到组间空腔的结构截面图；
图7E示意性示出了根据本公开另一实施例的NOR型存储器件的制备过程中的体区的结构截面图。
【附图标记说明】
1-衬底；2-栅堆叠；20-栅孔；201-栅柱；21-第一栅导体层；22-第一填充层；3-器件层；30-组内牺牲层；301-组内凹槽；302-保护插塞；31-源/漏区；32-体区；321-第二填充层；322-第二栅导体层；323-第三填充层；4-竖直沟道；5-第二绝缘层；50-组间牺牲层；501-组间凹槽；502-空隙；503-组间空腔；6-第一引出电极；7-第二引出电极；8-表面电极；9-支撑柱；10-掏空柱；11-掏空孔。
具体实施方式
为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。
需要说明的是，在附图或说明书描述中，相似或相同的部分都使用相同的图号。说明书中示例的各个实施例中的技术特征在无冲突的前提下可以进行自由组合形成新的方案，另外每个权利要求可以单独作为一个实施例或者各个权利要求中的技术特征可以进行组合作为新的实施例，且在附图中，实施例的形状或是厚度可扩大，并以简化或是方便标示。再者，附图中未绘示或描述的元件或实现方式，为所属技术领域中普通技术人员所知的形式。另外，虽然本文可提供包含特定值的参数的示范，但应了解，参数无需确切等于相应的值，而是可在可接受的误差容限或设计约束内近似于相应的值。
除非存在技术障碍或矛盾，本公开的上述各种实施方式可以自由组合以形成另外的实施例，这些另外的实施例均在本公开的保护范围中。
虽然结合附图对本公开进行了说明，但是附图中公开的实施例旨在对本公开优选实施方式进行示例性说明，而不能理解为对本公开的一种限制。附图中的尺寸比例仅仅是示意性的，并不能理解为对本公开的限制。
虽然本公开总体构思的一些实施例已被显示和说明，本领域普通技术人员将理解，在不背离本总体公开构思的原则和精神的情况下，可对这些实施例做出改变，本公开的范围以权利要求和它们的等同物限定。
根据本公开的实施例，NOR型存储器件例如包括：在衬底1上竖直延伸的多个栅堆叠2，栅堆叠2包括第一栅导体层21和第一填充层22。围绕栅堆叠2的外周，并沿栅堆叠2的侧壁延伸的至少一个器件层3，器件层3包括在竖直方向上设置的至少两个源/漏区31和至少一个体区32，源/漏区31与体区32间隔设置，在栅堆叠2与体区32相交之处限定存储单元。以及设置在器件层3靠近栅堆叠2一侧的竖直沟道4，竖直沟道4为单晶沟道，且与第一填充层22相接触。其中，栅堆叠2沿竖直方向的至少一个侧面为(100)晶面或(110)晶面。和/或体区32采用以下两种结构中的任意一种：体区32包括第二填充层321，第二填充层321为第一绝缘层或应力层，应力层用于对竖直沟道4施加应力。或者体区32包括第二栅导体层322和第三填充层323。其中，第三填充层323用于将第二栅导体层322与源/漏区31隔离开。第一填充层22与第三填充层323中的至少一个为存储功能层。
图1A示意性示出了根据本公开实施例的NOR型存储器件的结构截面图。图1B示意性示出了根据本公开实施例的NOR型存储器件的结构俯视图。图1C示意性示出了根据本公开另一实施例的NOR型存储器件的结构俯视图。
例如，如图1A所示，NOR型存储器件在衬底1上可以设置有一层器件层3，器件层3包括间隔设置的三层源/漏区31和两层体区32。体区32是一种基于空间的区域定义，与该区域的填充状态及填充何种材料无关。例如第一填充层22覆盖竖直沟道4，进而在图1A中的虚线圈处形成存储单元。
可以理解的是，图1A中的虚线圈仅示意性示出了其中一个体区与栅堆叠的相交之处。如图1B所示，沿着栅堆叠的四周与每一层体区相交之处均形成有存储单元。
例如，如图1B所示，NOR型存储器件在衬底1上可以设置有三个栅堆叠2。衬底1可以是P型衬底，相应的源/漏区31可以是N型硅，即针对这种NMOS(Negative channel-Metal-Oxide-Semiconductor，N型金属氧化物半导体)器件，栅堆叠2沿竖直方向的至少一个侧面为(100)晶面。
例如，如图1C所示，衬底1也可以是N型衬底，相应的源/漏区31可以是P型硅，即针对这种PMOS(Positive channel-Metal-Oxide-Semico nductor，P型金属氧化物半导体)器件，栅堆叠2沿竖直方向的至少一个侧面为(110)晶面。
可以理解的是，栅堆叠2在衬底上的投影的形状可以是矩形(包括正方形)，例如图1B中的4条边均对应(100)晶面，也可以是其他形状，如三角形、菱形等，只要有至少一条边对应(100)晶面即可增大沿着该晶面生长的竖直沟道4的迁移率。栅堆叠2的数量也不限于3个，可以是更多个。
例如，竖直沟道4的材料可以为单晶硅、碳化硅、三五族化合物和石墨烯中的任意一种，以及竖直沟道4的材料为原位掺杂材料。当竖直沟道4的材料为单晶硅时，可以通过设置竖直沟道4所在平面为(100)晶面或(110)晶面来提升迁移率。当竖直沟道4的材料为硅、碳化硅、三五族化合物或石墨烯时，可以通过设置应力层对竖直沟道4施加应力来提升迁移率。其中，当竖直沟道4为P型金属氧化物半导体时，掺杂元素可以为硫或砷。当竖直沟道4为N型金属氧化物半导体时，掺杂元素可以为硼。
需要说明的是，竖直沟道4的材料可以与源/漏区31的材料相同或不相同。
例如，竖直沟道4的厚度可以为1nm～100nm。
根据本公开的实施例，NOR型存储器件例如包括至少两个器件层3。其中，至少两个器件层3的各器件层3之间设置有第二绝缘层5。
图2A示意性示出了根据本公开另一实施例的NOR型存储器件的结构截面图。图2B示意性示出了根据本公开又一实施例的NOR型存储器件的结构俯视图
例如，如图2A所示，NOR型存储器件在衬底1上可以设置有两层器件层3，每层器件层3均包括间隔设置的三层源/漏区31和两层体区32。两层器件层3通过第二绝缘层5隔离开。通过设置多层器件层可以大大提升NOR型存储器件的存储容量。
可以理解的是，本公开的NOR型存储器件在衬底1上可以设置有三层及以上更多层器件层3。即在实际操作中可以无限向上堆叠，直到当前工艺水平不能支持为止。每层器件层3也可以设置更少层或更多层的体区32，然后相应设置与其相间隔的源/漏区31。
图3示意性示出了根据本公开又一实施例的NOR型存储器件的结构截面图。
根据本公开的实施例，如图3所示，体区32例如包括第二填充层321，第二填充层321为第一绝缘层或应力层。其中，第一绝缘层的材料例如包括氧化硅、氧化铝、氧化铪、氧化锆和氮氧化硅。应力层的材料例如包括碳化硅、锗硅和氮化硅。
例如，通过掏空柱掏空组内牺牲层得到体区32后，可以直接通过体区32中的空气隔离源/漏区31。为了提高绝缘性能以及提升器件的结构稳定性，也可以在体区32中填充第一绝缘层形成第二填充层321。第一绝缘层的材料可以为氧化硅、氧化铝、氧化铪、氧化锆和氮氧化硅中的任意一种。
例如，还可以在体区32中填充应力层，以对竖直沟道4施加张应力或压应力来提升竖直沟道4的迁移率，进而提升NOR型存储器件的读写性能。应力层的材料可以为碳化硅、锗化硅和氮化硅中的任意一种。例如，在NMOS器件中，对竖直沟道4施加张应力，而在PMOS器件中，对竖直沟道4施加压应力。
图4示意性示出了根据本公开又一实施例的NOR型存储器件的结构截面图。
根据本公开的实施例，体区32例如包括第二栅导体层322和第三填充层323。其中，第三填充层323用于将第二栅导体层322与源/漏区31隔离开。以及第一填充层22与第三填充层323中的至少一个为存储功能层。
例如，在体区32中设置第二栅导体层322，即在竖直沟道4的一侧设置背栅。当第一填充层22与第三填充层323均为存储功能层时，可以在该背栅与竖直沟道4之间以及在第一栅导体层21与竖直沟道4之间均限定存储单元，大大提升了NOR型存储器件的存储容量。设置第二栅导体层322也可以增大电流。
可以理解的是，也可以设置第三填充层323为存储功能层，而第一填充层22为绝缘层或应力层，可以提高器件的抗串扰能力。
需要说明的是，上述实施例只是示例性的，本公开可以采用单独设置竖直沟道4为特定晶面的方案，或者可以采用单独设置体区32为应力层的方案，或者可以采用单独设置体区32为第二栅导体层322和第三填充层323的方案等，也可以采用上述方案的组合来实现本公开的NOR型存储器件。
例如，存储功能层包括依次叠加的隧穿层、电荷俘获层和阻挡层。其中，阻挡层设置在靠近第一栅导体层21和/或第二栅导体层322的一侧。阻挡层的材料包括氧化铝和氧化硅中的至少一种，即阻挡层可以是单层的氧化铝或氧化硅，也可以是一层氧化铝与一层氧化硅的叠加。电荷俘获层的材料包括氧化铪、氧化锆和氮化硅，隧穿层的材料包括氧化铝、氧化硅和氮氧化硅。
例如，存储功能层的材料为氧化硅-氮化硅-氧化硅，也可以是铁电材料等可以用于存储的介质。
根据本公开的实施例，如图4所示，NOR型存储器件例如还包括：第一引出电极6和第二引出电极7。其中，第一引出电极6与源/漏区31电连接，以及第二引出电极7与第二栅导体层322电连接。
可以理解的是，第一引出电极6的数量与源/漏区31的层数相对应，第二引出电极7的数量与第二栅导体层322的层数相对应。
根据本公开的实施例，如图4所示，NOR型存储器件例如还包括：多个表面电极8。其中，多个表面电极8与第一引出电极6和第二引出电极7分别电连接。
例如，对于单层器件层3，俯视图如图1B所示，对于两层器件层3，俯视图如图2B所示。多个表面电极8在衬底1上的投影例如沿第一方向平行排列。第一方向例如为图1B中的x方向。
根据本公开的实施例，如图1A～图1C及图2A～图2B所示，NOR型存储器件例如还包括：多个支撑柱9和多个掏空柱10。其中，支撑柱9与掏空柱10沿竖直方向贯穿器件层3，支撑柱9用于支撑源/漏区31，掏空柱10用于辅助掏空体区32。
需要说明的是，俯视图中的支撑柱9在衬底1上投影的形状例如为圆形，为与其区分开，掏空柱10在衬底1上投影的形状例如为正六边形。而支撑柱9在衬底1上投影的形状也可以是方形或其他形状，只要能填入介质材料保证结构不在后续工艺中倒塌即可。以及掏空柱10在衬底1上投影的形状也可以是方形或其他形状，只要满足后续的掏空及填充工艺即可。
例如，掏空柱10中的填充材料可以与第三填充层323中的材料相同。
根据本公开的实施例，支撑柱9、掏空柱10和栅堆叠2在衬底1上的投影沿第一方向排列。其中，支撑柱9、掏空柱10和栅堆叠2中的任意一种或多种在衬底1上具有多排投影以形成阵列，以及各排投影沿第二方向交错排列或平行排列。
例如，支撑柱9、掏空柱10或栅堆叠2可以是单列分布也可以是阵列分布。如图1B所示，支撑柱9、掏空柱10和栅堆叠2在衬底1上的投影沿x方向排列。其中，掏空柱10可以为沿x方向平行排列的多列，相邻两列的掏空柱10在y方向(即第二方向)上可以平行排列，也可以交叉排列，如图1C所示。
可以理解的是，图1B和图1C仅仅示出了掏空柱10的多排相邻方案，支撑柱9与栅堆叠2也可以设置为与掏空柱10相似的多排相邻。掏空柱10也可分布在支撑柱9的上下两侧(俯视图视角)而非平行于支撑柱9。图中支撑柱9、掏空柱10和栅堆叠2的数量只是示例性的，根据实际工艺需要，也可以设置更多的支撑柱9、掏空柱10或栅堆叠2。
图5示意性示出了根据本公开实施例的NOR型存储器件的制备方法图。
本公开另一方面提供一种NOR型存储器件的制备方法，如图5所示，例如包括：
S510，在衬底1上外延至少一个器件层3，器件层3包括在竖直方向上设置的至少两个源/漏区31和至少一个组内牺牲层30，源/漏区31与组内牺牲层30间隔设置。
例如，外延的源/漏区31的厚度可以为10nm-500nm。组内牺牲层30的厚度可以为5nm-500nm。
图6A示意性示出了根据本公开实施例的NOR型存储器件的制备过程中的叠层的结构截面图。
例如，如图6A所示，在衬底1上外延一个器件层3，器件层3包括间隔设置的三个源/漏区31和两个组内牺牲层30。在器件层3的上方，例如外延一层硬掩模，用于支持器件制备过程中的图案化和深硅刻蚀，以及隔离表面电极8。
S511，形成相对于衬底1竖直延伸以穿过器件层的多个支撑柱9、多个掏空孔11和多个栅孔20。
图6B示意性示出了根据本公开实施例的NOR型存储器件的制备过程中的孔的结构截面图。
例如，如图6B所示，光刻刻蚀叠层得到两列支撑孔，并在两列支撑孔中填充绝缘材料，例如氧化硅，得到支撑柱9。再刻蚀叠层得到两列掏空孔11和一列栅孔20。填充工艺例如包括不限于ALD(Atomic layer deposition，原子层沉积)和CVD(Chemical VaporDeposition，化学气相沉积)。
需要说明的是，刻蚀支撑孔、掏空孔11和栅孔20可以同时刻蚀，也可以分步刻蚀。如果同时刻蚀，则需要同时填充氧化硅后，再选择性将掏空孔11和栅孔20中的氧化硅刻蚀掉，而保留支撑柱9。
例如，支撑柱9、掏空孔11的直径可以为5nm-1μm，各支撑柱9之间的间距视光刻和结构需要而定，以及需要保证给横向刻蚀以足够的选择比，能够掏空组内牺牲层30和组间牺牲层50。
S512，通过栅孔20，在器件层3的侧壁上外延生长竖直沟道4。
图6C示意性示出了根据本公开实施例的NOR型存储器件的制备过程中的竖直沟道的结构截面图。
例如，先光刻刻蚀掉栅孔20中的氧化硅，如图6C所示，在栅孔20中的器件层3的侧壁上选择性外延形成竖直沟道4。例如可以采用减压化学气相淀积法(RPCVD)在器件层3的侧壁上外延生长竖直沟道4。并使用原位掺杂等方法对竖直沟道4进行掺杂。
S513，在栅孔20中形成栅堆叠2，其中，栅孔沿竖直方向的至少一个侧面为(100)晶面或(110)晶面，栅堆叠2包括第一栅导体层21和设置在第一栅导体层21与竖直沟道4之间的第一填充层22。其中，在栅堆叠2与体区32相交之处限定存储单元。以及
图6D示意性示出了根据本公开实施例的NOR型存储器件的制备过程中的栅堆叠的结构截面图。
例如，在栅孔20中的侧壁和底面上先淀积第一填充层22，第一填充层22覆盖硬掩模、竖直沟道4和衬底1。然后，在第一填充层22上淀积第一栅导体层21至填满栅孔20，形成栅堆叠2。可以在刻蚀栅孔20时，沿(100)晶面或(110)晶面刻蚀，以使得栅堆叠2沿竖直方向的至少一个侧面为(100)晶面或(110)晶面。第一栅导体层21例如为MG(Metal-Gate，金属闸极)。填充工艺例如包括不限于ALD(Atomic layer deposition，原子层沉积)和CVD(Chemical Vapor Deposition，化学气相沉积)等。存储材料或其他填充介质的厚度可以视需要而定。填充完第一栅导体层21后，可以采用CMP(Chemical Mechanical Polishing，化学机械抛光)对多余部分进行磨平。
S514，通过掏空孔11，刻蚀组内牺牲层30，得到体区32。
图6E示意性示出了根据本公开实施例的NOR型存储器件的制备过程中的体区的结构截面图。
例如，光刻刻蚀掉掏空孔11中的氧化硅，如图6E所示，再通过掏空孔11横向刻蚀组内牺牲层30，得到体区32。掏空孔11的刻蚀深度应达到或者超过最下层的源/漏区31。横向刻蚀方法可以是采用氟化硫的干法刻蚀，也可以是采用HF、双氧水交替清洗的湿法腐蚀。
根据本公开的实施例，在得到体区32后，NOR型存储器件的制备方法例如还包括：
S515，通过掏空孔11，在体区32中生长第二填充层321，第二填充层321为第一绝缘层或应力层。或者，
图6F示意性示出了根据本公开另一实施例的NOR型存储器件的制备过程中的体区的结构截面图。图6G示意性示出了根据本公开又一实施例的NOR型存储器件的制备过程中的体区的结构截面图。
根据本公开的实施例，如图6F所示，在得到体区32后，NOR型存储器件的制备方法例如还包括：
S515’，通过掏空孔11，在体区32中，以及在源/漏区31和竖直沟道4上生长第三填充层323。以及
S516’，在第三填充层323上生长第二栅导体层322至填满体区32。其中，第一填充层22与第三填充层323中的至少一个为存储功能层。
例如，第三填充层323与第二栅导体层322的填充工艺例如包括不限于ALD(Atomiclayer deposition，原子层沉积)和CVD(Chemical Vapor Deposition，化学气相沉积)等。
例如，如图6G所示，从不经过孔柱的截面来看，器件中处于同层的第二栅导体层322及第三填充层323连通在一起。在完成第二栅导体层322的填充后，可以通过ALE避免每层的金属互连以独立控制每个体区32，也可以直接将背栅统一连接起来以减少制备工艺步骤。然后，再次刻蚀多余的栅导体材料得到掏空孔11，并在掏空孔11中通过ALD填充与第三填充层323相同的材料或氧化硅，得到填充后的掏空柱10。
图6H示意性示出了根据本公开实施例的NOR型存储器件的制备过程中的引出电极的结构截面图。
根据本公开的实施例，如图6H所示，NOR型存储器件的制备方法例如还包括：
S516，形成相对于衬底1竖直延伸至源/漏区31的第一引出电极孔。
S517，形成相对于衬底1竖直延伸至第二栅导体层322的第二引出电极孔。
S518，在第一引出电极孔与第二引出电极孔的侧壁上生长第三绝缘层。
以及
S519，在第一引出电极孔中的第三绝缘层上和源/漏区31上(即第一引出电极孔的孔底)生长引出电极，得到第一引出电极6。以及在第二引出电极孔中的第三绝缘层上和第二栅导体层322上(即第二引出电极孔的孔底)生长引出电极，得到第二引出电极7。
例如，光刻刻蚀引出电极孔，并在孔壁上形成绝缘spacer(侧壁)。然后在孔中填充金属并采用CMP对多余金属进行磨平。最后，在硬掩模上沉积、光刻刻蚀多个表面电极8，分别与第一引出电极6和第二引出电极7电连接，得到NOR型存储器件。
可以理解的是，引出电极可以通过如图6H所示的打孔方式引出，也可以通过做成台阶的形式引出。
图7A示意性示出了根据本公开另一实施例的NOR型存储器件的制备过程中的叠层的结构截面图。
根据本公开的实施例，如图7A所示，在衬底1上外延至少两个器件层3，其中，在至少两个器件层3的各器件层3之间生长组间牺牲层50，组间牺牲层50的厚度大于组内牺牲层30的厚度。
例如，组间牺牲层50的厚度也可以为5nm-500nm，但需要大于组内牺牲层30的厚度。组间牺牲层50和组内牺牲层30的材料例如为锗化硅。
图7B示意性示出了根据本公开实施例的NOR型存储器件的制备过程中刻蚀部分牺牲层得到凹槽的结构截面图。图7C示意性示出了根据本公开实施例的NOR型存储器件的制备过程中的凹槽中填充介质得到保护插塞的结构截面图。图7D示意性示出了根据本公开实施例的NOR型存储器件的制备过程中刻蚀填充介质及组间牺牲层得到组间空腔的结构截面图。
如图7B～7D所示，在形成支撑柱9、掏空孔11和栅孔20之后，NOR型存储器件的制备方法例如还包括：
S5111，通过掏空孔11，刻蚀部分组内牺牲层30以及部分组间牺牲层50，得到组内凹槽301和组间凹槽501。
例如，在通过掏空孔11刻蚀得到组内凹槽301和组间凹槽501之前，可以先在栅孔20中填充介质(例如氧化硅)得到栅柱201，来保护栅孔20的孔结构。
S5112，在组内凹槽301与组间凹槽501中同步生长填充介质至组内凹槽301被填满。
例如，在组内凹槽301被填满时，由于组间牺牲层50的厚度大于组内牺牲层30的厚度，因而组间牺牲层50并未被介质填满，而存在空隙502。填充工艺例如包括不限于ALD(Atomic layer deposition，原子层沉积)和CVD(Chemical Vapor Deposition，化学气相沉积)。填充材料包括不限于应力材料，例如碳化硅、锗化硅和氮化硅等，普通介质，例如氧化硅、氧化铝、氧化铪、氧化锆和氮氧化硅等，以及存储介质，例如氧化铝、氧化铪、氧化锆、氧化硅、氮化硅和氮氧化硅等。
S5113，选择性刻蚀组间凹槽501内的填充介质以及组间牺牲层50，得到组间空腔503。以及
例如，选择性地刻蚀掏空孔11内壁的填充介质、空隙502内壁的填充介质以及组间牺牲层50，得到用于保护各组内牺牲层30的保护插塞302。刻蚀填充介质的工艺包括不限于ALE(atomic layer etching，原子层刻蚀工艺)、RIE(Reactive Ion Etching，反应离子刻蚀)干法刻蚀和HF湿法刻蚀等各项同性刻蚀技术。刻蚀组间牺牲层50的工艺可以是采用氟化硫的干法刻蚀，也可以是采用HF、双氧水交替清洗的湿法腐蚀等高选择性刻蚀工艺。
S5114，在组间空腔503中填充绝缘介质，得到第二绝缘层5。
例如，在组间空腔503中填充氧化硅，也可以形成空气隔离。
然后，在栅孔20中制备竖直沟道4和栅堆叠2，方法同上，此处不再赘述。
图7E示意性示出了根据本公开另一实施例的NOR型存储器件的制备过程中的体区的结构截面图。
根据本公开的实施例，如图7E所示，通过掏空孔，刻蚀组内牺牲层，得到体区包括：
S514’，通过掏空孔11，选择性刻蚀组内凹槽301内的填充介质以及组内牺牲层30，得到体区32。
例如，先光刻刻蚀掏空孔11中的氧化硅，再选择性刻蚀，去掉各保护插塞302，然后再刻蚀各组内牺牲层30，得到体区32。最后，在体区32中依次制备第三填充层323和第二栅导体层322，以及制备各引出电极和表面电极，得到如图2A所示的NOR型存储器件，方法同上，此处不再赘述。
需要说明的是，在器件制备的过程中，会有多次打孔过程，可以通过最初刻蚀的掏空孔11来掏空各组内牺牲层30，也可以通过后续其他打孔步骤得到的其他位置的孔来掏空各组内牺牲层30。
本公开第三方面提供一种电子设备，包括本公开任一实施例的NOR型存储器件。其中，电子设备例如包括：智能电话、个人计算机、平板电脑、人工智能设备、可穿戴设备和移动电源等。
综上所述，本公开实施例提出一种NOR型存储器件及其制备方法。通过在器件层与栅堆叠之间设置竖直的单晶沟道，结合沟道的侧面设置为(100)晶面或(110)晶面，大大提高了沟道的迁移率，进而提高了NOR型存储器件的读写性能。通过在体区设置绝缘层或应力层，进一步提升了器件性能。
方法实施例部分未尽细节之处与装置实施例部分类似，请参见装置实施例部分，此处不再赘述。
应该明白，公开的过程中的步骤的特定顺序或层次是示例性方法的实例。基于设计偏好，应该理解，过程中的步骤的特定顺序或层次可以在不脱离本公开的保护范围的情况下得到重新安排。所附的方法权利要求以示例性的顺序给出了各种步骤的要素，并且不是要限于的特定顺序或层次。
还需要说明的是，实施例中提到的方向术语，例如“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附图的方向，并非用来限制本公开的保护范围。贯穿附图，相同的元素由相同或相近的附图标记来表示。可能导致本公开的理解造成混淆时，将省略常规结构或构造。并且图中各部件的形状、尺寸、位置关系不反映真实大小、比例和实际位置关系。
在上述的详细描述中，各种特征一起组合在单个的实施方案中，以简化本公开。不应该将这种公开方法解释为反映了这样的意图，即，所要求保护的主题的实施方案需要比清楚地在每个权利要求中所陈述的特征更多的特征。相反，如所附的权利要求书所反映的那样，本公开处于比所公开的单个实施方案的全部特征少的状态。因此，所附的权利要求书特此清楚地被并入详细描述中，其中每项权利要求独自作为本公开单独的优选实施方案。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。因此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开的描述中，“多个”的含义是至少两个，例如两个、三个等，除非另有明确具体的限定。就说明书或权利要求书中使用的术语“包含”，该词的涵盖方式类似于术语“包括”，就如同“包括，”在权利要求中用作衔接词所解释的那样。使用在权利要求书的说明书中的任何一个术语“或者”是要表示“非排它性的或者”。
以上所述的具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。
Claims (20)
1.一种NOR型存储器件，其特征在于，包括：
在衬底上竖直延伸的多个栅堆叠，所述栅堆叠包括第一栅导体层和第一填充层；
围绕所述栅堆叠的外周，并沿所述栅堆叠的侧壁延伸的至少一个器件层，所述器件层包括在竖直方向上设置的至少两个源/漏区和至少一个体区，所述源/漏区与所述体区间隔设置，在所述栅堆叠与所述体区相交之处限定存储单元；以及
设置在所述器件层靠近所述栅堆叠一侧的竖直沟道，所述竖直沟道为单晶沟道，且与所述第一填充层相接触；
其中，所述栅堆叠沿竖直方向的至少一个侧面为(100)晶面或(110)晶面；和/或
所述体区采用以下两种结构中的任意一种：
所述体区包括第二填充层，所述第二填充层为第一绝缘层或应力层，所述应力层用于对所述竖直沟道施加应力；或者
所述体区包括第二栅导体层和第三填充层；
其中，所述第三填充层用于将所述第二栅导体层与所述源/漏区隔离开；
所述第一填充层与所述第三填充层中的至少一个为存储功能层。
2.根据权利要求1所述的NOR型存储器件，其特征在于，所述第一绝缘层的材料包括氧化硅、氧化铝、氧化铪、氧化锆和氮氧化硅；
所述应力层的材料包括碳化硅、锗硅和氮化硅。
3.根据权利要求1所述的NOR型存储器件，其特征在于，所述存储功能层包括依次叠加的隧穿层、电荷俘获层和阻挡层；
其中，所述阻挡层设置在靠近所述第一栅导体层和/或所述第二栅导体层的一侧；
所述阻挡层的材料包括氧化铝和氧化硅中的至少一种，所述电荷俘获层的材料包括氧化铪、氧化锆和氮化硅，所述隧穿层的材料包括氧化铝、氧化硅和氮氧化硅。
4.根据权利要求1所述的NOR型存储器件，其特征在于，还包括：
第一引出电极和第二引出电极；
其中，所述第一引出电极与所述源/漏区电连接，以及所述第二引出电极与所述第二栅导体层电连接。
5.根据权利要求4所述的NOR型存储器件，其特征在于，还包括：
多个表面电极；
其中，所述多个表面电极与所述第一引出电极和所述第二引出电极分别电连接。
6.根据权利要求1所述的NOR型存储器件，其特征在于，所述竖直沟道的材料包括单晶硅、碳化硅、三五族化合物和石墨烯，以及所述竖直沟道的材料为原位掺杂材料；
其中，当所述竖直沟道为P型金属氧化物半导体时，掺杂元素包括硫和砷；
当所述竖直沟道为N型金属氧化物半导体时，掺杂元素包括硼。
7.根据权利要求1所述的NOR型存储器件，其特征在于，所述竖直沟道的厚度为1nm～100nm。
8.根据权利要求1所述的NOR型存储器件，其特征在于，包括至少两个器件层；
其中，所述至少两个器件层的各器件层之间设置有第二绝缘层。
9.根据权利要求1所述的NOR型存储器件，其特征在于，还包括：
多个支撑柱和多个掏空柱；
其中，所述支撑柱与所述掏空柱沿竖直方向贯穿所述器件层，所述支撑柱用于支撑所述源/漏区，所述掏空柱用于辅助掏空所述体区。
10.根据权利要求9所述的NOR型存储器件，其特征在于，所述支撑柱、所述掏空柱和所述栅堆叠在所述衬底上的投影沿第一方向排列；
其中，所述支撑柱、所述掏空柱和所述栅堆叠中的任意一种或多种在所述衬底上具有多排投影，以及各排投影沿第二方向交错排列或平行排列。
11.一种NOR型存储器件的制备方法，其特征在于，包括：
在衬底上外延至少一个器件层，所述器件层包括在竖直方向上设置的至少两个源/漏区和至少一个组内牺牲层，所述源/漏区与所述组内牺牲层间隔设置；
形成相对于所述衬底竖直延伸以穿过所述器件层的多个支撑柱、多个掏空孔和多个栅孔；
通过所述栅孔，在所述器件层的侧壁上外延生长竖直沟道；
在所述栅孔中形成栅堆叠，其中，所述栅孔沿竖直方向的至少一个侧面为(100)晶面或(110)晶面，所述栅堆叠包括第一栅导体层和设置在所述第一栅导体层与所述竖直沟道之间的第一填充层；以及
通过所述掏空孔，刻蚀所述组内牺牲层，得到体区；
其中，在所述栅堆叠与所述体区相交之处限定存储单元。
12.根据权利要求11所述的NOR型存储器件的制备方法，其特征在于，在得到所述体区后，方法还包括：
通过所述掏空孔，在所述体区中生长第二填充层，所述第二填充层为第一绝缘层或应力层。
13.根据权利要求11所述的NOR型存储器件的制备方法，其特征在于，在得到所述体区后，方法还包括：
通过所述掏空孔，在所述体区中，以及在所述源/漏区和所述竖直沟道上生长第三填充层；以及
在所述第三填充层上生长第二栅导体层至填满所述体区；
其中，所述第一填充层与所述第三填充层中的至少一个为存储功能层。
14.根据权利要求13所述的NOR型存储器件的制备方法，其特征在于，还包括：
形成相对于所述衬底竖直延伸至所述源/漏区的第一引出电极孔；
形成相对于所述衬底竖直延伸至所述第二栅导体层的第二引出电极孔；
在所述第一引出电极孔与所述第二引出电极孔的侧壁上生长第三绝缘层；以及
在所述第一引出电极孔中的第三绝缘层上和所述源/漏区上生长引出电极，得到第一引出电极；以及
在所述第二引出电极孔中的第三绝缘层上和所述第二栅导体层上生长引出电极，得到第二引出电极。
15.根据权利要求11所述的NOR型存储器件的制备方法，其特征在于，在所述衬底上外延至少两个器件层，其中，在所述至少两个器件层的各器件层之间生长组间牺牲层，所述组间牺牲层的厚度大于所述组内牺牲层的厚度；
在形成所述支撑柱、所述掏空孔和所述栅孔之后，方法还包括：
通过所述掏空孔，刻蚀部分所述组内牺牲层以及部分所述组间牺牲层，得到组内凹槽和组间凹槽；
在所述组内凹槽与所述组间凹槽中同步生长填充介质至所述组内凹槽被填满；
选择性刻蚀所述组间凹槽内的填充介质以及所述组间牺牲层，得到组间空腔；以及
在所述组间空腔中填充绝缘介质，得到第二绝缘层。
16.根据权利要求15所述的NOR型存储器件的制备方法，其特征在于，所述通过所述掏空孔，刻蚀所述组内牺牲层，得到体区包括：
通过所述掏空孔，选择性刻蚀所述组内凹槽内的填充介质以及所述组内牺牲层，得到所述体区。
17.根据权利要求11所述的NOR型存储器件的制备方法，其特征在于，所述通过所述栅孔，在所述器件层的侧壁上外延生长竖直沟道包括：
采用减压化学气相淀积法在所述器件层的侧壁上外延生长所述竖直沟道。
18.根据权利要求11所述的NOR型存储器件的制备方法，其特征在于，所述在所述栅孔中形成栅堆叠包括：
在所述栅孔的侧面和底面上生长所述第一填充层；以及
在所述第一填充层上生长所述第一栅导体层至填满所述栅孔，得到所述栅堆叠。
19.一种电子设备，其特征在于，包括如权利要求1至10中任一项所述的NOR型存储器件。
20.根据权利要求19所述的电子设备，其特征在于，所述电子设备包括：智能电话、个人计算机、平板电脑、人工智能设备、可穿戴设备和移动电源。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310635657.4A CN116634772A (zh) | 2023-05-31 | 2023-05-31 | Nor型存储器件及其制备方法及包括存储器件的电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (1)
| Publication Number | Publication Date |
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| CN116634772A true CN116634772A (zh) | 2023-08-22 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN202310635657.4A Pending CN116634772A (zh) | 2023-05-31 | 2023-05-31 | Nor型存储器件及其制备方法及包括存储器件的电子设备 |
Country Status (1)
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| CN (1) | CN116634772A (zh) |
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2023
- 2023-05-31 CN CN202310635657.4A patent/CN116634772A/zh active Pending
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