CN116632045A - 一种氮化镓功率器件及其制造方法 - Google Patents
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Abstract
本申请公开了一种氮化镓功率器件及其制造方法，氮化镓功率器件包括：衬底；至少一组第一外延结构，第一外延结构内具有凹槽；第二外延结构，第二外延结构共形地覆盖第一外延结构远离衬底的表面以及凹槽的底面和侧壁，第二外延结构共形地覆盖凹槽的底面和侧壁形成栅极凹槽；第一P型半导体层，位于第二外延结构上并覆盖栅极凹槽的底面和侧壁；第二P型半导体层，与第一P型半导体层相互分离；栅极电极，位于第一P型半导体层上，填充栅极凹槽并覆盖第一P型半导体层的至少部分表面；漏极电极和源极电极，源极电极覆盖部分第二外延结构的表面，漏极电极覆盖部分第二外延结构的表面和至少部分第二P型半导体层的表面。
Description
技术领域
本申请涉及半导体技术领域，特别涉及一种氮化镓功率器件及其制造方法。
背景技术
氮化镓基异质场效应晶体管(Heterojunction Field Effect Transistors，HFETs)在高速、大功率和高热稳定性应用中受到了广泛关注，然而氮化镓器件具有“电流坍塌”效应。电流崩塌是当漏极和栅极/源极之间承受了大电压应力后，沟道内的热电子隧穿到势垒层表面，被栅漏区之间的表面态俘获，这些负电荷好比在栅漏电极之间存在另一个栅极，也就是形成虚栅，从而使栅耗尽区横向扩展，减小沟道二维电子气(2DEG)的浓度。在测试漏源极电流的时候就会出现电流能力下降的现象，这相当于通态电阻(动态电阻)增大。
针对“电流坍塌”效应，通常在漏极电极外增加一个P型半导体层来抑制了电子俘获，可以极大地改善电流坍塌，提高器件的可靠性。
然而，由于在漏极电极处引入P型半导体层，对栅极控制器件带来了新问题。为实现器件的正常关断以及对栅极电压范围的控制，通常有两种方法：第一，直接在栅极区域刻蚀出栅极凹槽，但栅极凹槽下方的势垒层厚度难以实现纳米级控制，晶圆片内刻蚀速率的分布差异，导致晶圆的加工工艺难度大；第二，二次外延生长势垒层，但是二次外延前的刻蚀，会对栅极结构下方的沟道层带来刻蚀损伤，导致界面缺陷严重，影响器件的可靠性。
发明内容
鉴于上述问题，本申请的目的在于提供一种氮化镓功率器件及其制造方法，改善漏极电极下方的第二P型半导体层带来的栅极问题，使得栅极结构工艺简单，避免了刻蚀损伤，提高了栅极可靠性；还使得器件具有多沟道，降低了器件的导通电阻。
根据本发明的一方面，提供一种氮化镓功率器件，包括：衬底；至少一组第一外延结构，位于所述衬底上，所述第一外延结构内具有凹槽，所述凹槽从所述第一外延结构远离所述衬底的表面向其内部延伸；第二外延结构，位于所述第一外延结构上，所述第二外延结构共形地覆盖所述第一外延结构远离所述衬底的表面以及所述凹槽的底面和侧壁，所述第二外延结构共形地覆盖所述凹槽的底面和侧壁形成栅极凹槽；第一P型半导体层，位于所述第二外延结构上并覆盖所述栅极凹槽的底面和侧壁；第二P型半导体层，位于所述第一P型半导体层一侧的第二外延结构的表面，并且与第一P型半导体层相互分离；栅极电极，位于所述第一P型半导体层上，填充所述栅极凹槽并覆盖所述第一P型半导体层的至少部分表面；漏极电极和源极电极，所述漏极电极和所述源极电极分别位于所述栅极电极的两侧，且分别与所述栅极电极相互分离，所述源极电极覆盖部分所述第二外延结构的表面，所述漏极电极覆盖部分所述第二外延结构的表面和至少部分所述第二P型半导体层的表面。
上述的氮化镓功率器件，其中，包括一组所述第一外延结构，所述第一外延结构包括：第二沟道层，位于所述衬底上；第二势垒层，位于所述第二沟道层上，所述第二势垒层与所述第二沟道层形成异质结；所述凹槽从所述第二势垒层远离所述第二沟道层的表面向着所述第二沟道层的方向延伸，至少延伸至所述第二沟道层内部。
可选地，包括：多层第二沟道层和多层第二势垒层，多层第二沟道层和多层第二势垒层在垂直于所述衬底表面的方向上交替层叠设置，构成多组第一外延结构；其中，多层第二沟道层和多层第二势垒层中，最下层为一层第二沟道层，最上层为一层第二势垒层，相邻层的第二沟道层和第二势垒层形成异质结；所述凹槽从最上层的第二势垒层的表面向着所述衬底的方向延伸，至少延伸至最下层的第二沟道层内部。
可选地，还包括缓冲层，所述缓冲层位于所述衬底上，至少一组所述第一外延结构位于所述缓冲层上。
可选地，所述第二外延结构包括：第一沟道层，共形地覆盖第一外延结构远离所述衬底的表面以及所述凹槽的底面和侧壁；以及第一势垒层，共形地覆盖所述第一沟道层的表面。
可选地，所述第二沟道层和所述第二势垒层的界面靠近所述第二沟道层一侧形成有二维电子气；所述第一沟道层和所述第一势垒层的界面靠近所述第一沟道层一侧形成有二维电子气。
根据本发明的另一方面，提供一种氮化镓功率器件的制造方法，包括：在衬底上形成至少一组第一外延结构，在所述第一外延结构内形成凹槽，所述凹槽从所述第一外延结构远离所述衬底的表面向其内部延伸；在所述第一外延结构上形成第二外延结构，所述第二外延结构共形地覆盖所述第一外延结构远离所述衬底的表面以及所述凹槽的底面和侧壁，所述第二外延结构共形地覆盖所述凹槽的底面和侧壁形成栅极凹槽；在所述第二外延结构上形成第一P型半导体层和第二P型半导体层，所述第一P型半导体层覆盖所述栅极凹槽的底面和侧壁，所述第二P型半导体层位于所述第一P型半导体层一侧的第二外延结构的表面，并且与第一P型半导体层相互分离；在所述第一P型半导体层上形成栅极电极，所述栅极电极填充所述栅极凹槽并覆盖所述第一P型半导体层的至少部分表面；形成漏极电极和源极电极，所述漏极电极和所述源极电极分别位于所述栅极电极的两侧，且分别与所述栅极电极相互分离，所述源极电极覆盖部分所述第二外延结构的表面，所述漏极电极覆盖部分所述第二外延结构的表面和至少部分所述第二P型半导体层的表面。
可选地，形成所述第一外延结构的方法包括：在所述衬底上外延形成第二沟道层；在所述第二沟道层上外延形成第二势垒层，所述第二势垒层与所述第二沟道层形成异质结；刻蚀所述第一外延结构形成凹槽，其中，所述凹槽从所述第二势垒层远离所述第二沟道层的表面向着所述第二沟道层的方向延伸，至少延伸至所述第二沟道层内部。
可选地，形成所述第一外延结构的方法包括：在所述衬底上依次外延形成多层第二沟道层和多层第二势垒层，多层第二沟道层和多层第二势垒层在垂直于所述衬底表面的方向上交替层叠设置，构成多组第一外延结构；其中，多层第二沟道层和多层第二势垒层中，最下层为一层第二沟道层，最上层为一层第二势垒层，相邻层的第二沟道层和第二势垒层形成异质结；刻蚀所述第一外延结构形成凹槽，所述凹槽从最上层的第二势垒层的表面向着所述衬底的方向延伸，至少延伸至最下层的第二沟道层内部。
可选地，还包括在所述衬底上形成缓冲层，至少一组所述第一外延结构位于所述缓冲层上。
可选地，形成所述第二外延结构的方法包括：在所述第一外延结构上外延形成第一沟道层，所述第一沟道层共形地覆盖第一外延结构远离所述衬底的表面以及所述凹槽的底面和侧壁；以及在所述第一沟道层上外延形成第一势垒层，所述第一势垒层共形地覆盖所述第一沟道层的表面。
可选地，所述第二沟道层和所述第二势垒层的界面靠近所述第二沟道层一侧形成有二维电子气；所述第一沟道层和所述第一势垒层的界面靠近所述第一沟道层一侧形成有二维电子气。
本实施例中，第一外延结构内具有凹槽，第二外延结构共形地覆盖凹槽，以形成栅极凹槽，第二外延结构中的第一沟道层和第一势垒层经由一次外延生长形成，使得第一沟道层和第一势垒层的界面不会存在刻蚀损伤，避免了常规凹槽刻蚀引起的沟道层刻蚀损伤，保证了的器件的可靠性，且外延生长的第二外延结构的厚度更加容易得到控制。
进一步地，在栅极电极下方设置第一P型半导体层，栅极电极下方的第一P型半导体层可以耗尽第一沟道层与第一势垒层形成的异质结处的二维电子气，从而使器件处于常闭型状态，有利于驱动电路的设计。且外延生长的P型半导体层，其厚度更加容易得到控制，从而更好地实现阈值电压(Vth)设计值。
进一步地，在漏极电极与第一势垒层之间增加了第二P型半导体层，漏极电极下方的第二P型半导体层在漏极电极一侧产生空穴注入，抑制了电子俘获，极大地改善了电流坍塌，提高了器件的可靠性。
进一步地，在第一外延结构内形成凹槽，然后在凹槽内共形生长第二外延结构以形成栅极凹槽，使得器件的栅极下方只有一层导电沟道，栅极区域以外的地方则具有多个导电沟道，使第一P型半导体层能够耗尽栅极下方导电沟道，而第二P型半导体层下方仍然具有导通的导电沟道，实现了器件的正常栅极控制器件开关的功能。
在优选的实施例中，通过设置多组第一外延结构，使得器件具有多沟道，降低了器件的导通电阻。
附图说明
通过以下参照附图对本申请实施例的描述，本申请的上述以及其他目的、特征和优点将更为清楚：
图1a和图1b示出了本申请实施例的氮化镓功率器件的截面结构示意图，其中，图1a包括一组第一外延结构，图1b包括两组第一外延结构；
图2a至图2e示出了本申请实施例的氮化镓功率器件的制造方法的各阶段截面图。
具体实施方式
以下在各个附图中，相同的元件采用类似的附图标记表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一区域“下面”或“下方”。
如果为了描述直接位于另一层、另一区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
除非在下文中特别指出，半导体器件的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如砷化镓(GaAs)、氮化镓(GaN)等，IV-IV族半导体，如碳化硅(SiC)等，II-VI族化合物半导体，如硫化镉(CdS)、碲化镉(CdTe)等，以及IV族半导体，如硅(Si)、锗(Ge)等。栅极导体可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、TaSiN、HfSiN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、W、和各种导电材料的组合。栅介质层可以由SiO2或介电常数大于SiO2的材料构成，例如包括氧化物、氮化物、氮氧化物、硅酸盐、铝酸盐、钛酸盐。并且，栅介质层不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅介质层的材料。
图1a和图1b示出了本申请实施例的氮化镓功率器件的截面结构示意图，其中，图1a包括一组第一外延结构，图1b包括两组第一外延结构。如图1所示，氮化镓功率器件包括半导体衬底101、位于所述衬底101上的第一外延结构、从第一外延结构远离衬底101的表面向着第一外延结构内部延伸的凹槽105a、位于第一外延结构上的第二外延结构、栅极凹槽105b、第一P型半导体层108a、第二P型半导体层108b、栅极电极110、源极电极111以及漏极电极112。
衬底101为硅(Si)衬底、蓝宝石(Al2O3)衬底和碳化硅(SiC)衬底中的任意一种，但并不限于此。衬底101上还可以为复合衬底，即在硅(Si)衬底、蓝宝石(Al2O3)衬底或碳化硅(SiC)衬底等上附加半导体层，附加的半导体层可以为AlN层，SiC层等。例如，在蓝宝石衬底上附加半导体层AlN层，形成有AlN层的蓝宝石衬底。
缓冲层102位于衬底101上，用于减少衬底101与第一外延结构之间的晶格失配，以减少缓冲层102上生长的第一外延结构出现缺陷与位错的可能，提高晶体质量。缓冲层102可以采用单一的材料层，也可以是多层材料的复合结构；缓冲层102中的掺杂物可以为单一的掺杂物，也可以为不同掺杂物以及不同掺杂浓度的组合等。本实施例中，缓冲层102的材质为氮化物，例如为GaN层、AlGaN层、渐变Al组分AlGaN层等其中的任意一层或者任意两层的组合。
本实施例中，第一外延结构包括第二沟道层103以及第二势垒层104。第二沟道层103位于缓冲层102上，第二势垒层104位于第二沟道层103上，第二势垒层104与第二沟道层103形成异质结，异质结的第二沟道层103一侧能带向下弯曲形成二维势阱聚集极化电荷，形成二维电子气(2DEG)，即第二沟道。
凹槽105a从第一外延结构远离衬底101的表面向着第一外延结构内部延伸，具体从第二势垒层104远离第二沟道层103的表面向着第二沟道层103延伸，至少延伸至第二沟道层103内部，破坏第二势垒层104和第二沟道层103之间形成的异质结结构，消除了凹槽105a处的第二沟道。本实施例中，凹槽105a贯穿第二势垒层104以及第二沟道层103，暴露出缓冲层102的表面，换言之，暴露出来的缓冲层102的表面构成凹槽105a的底面。在其他实施例中，凹槽105a贯穿第二势垒层104，达到第二沟道层103内部，凹槽105a的底面位于第二沟道层103内，换言之，暴露出来的第二沟道层103表面构成凹槽105a的底面。
如图1a所示，包括一组第一外延结构，即包括一层第二沟道层103和一层第二势垒层104，如图1b所示，包括多组第一外延结构(例如两组第一外延结构)，即包括多层第二沟道层103和多层第二势垒层104，多层第二沟道层103和多层第二势垒层104在垂直于衬底101表面的方向上交替层叠设置；其中，最下层为一层第二沟道层103，最上层为一层第二势垒层104，即多层第二沟道层103中的一层第二沟道层103位于衬底101上(在设置有缓冲层102时，多层第二沟道层103中的一层第二沟道层103位于缓冲层102上)，相邻层的第二沟道层103和第二势垒层104形成异质结。
凹槽105a从最上层的第二势垒层104的表面向着衬底101的方向延伸，至少延伸至与衬底101邻接的最下层的第二沟道层103内部，以破坏所有相邻的第二势垒层104和第二沟道层103之间形成的异质结结构，消除了凹槽105a处的所有导电沟道。在一个具体的实施例中，凹槽105a贯穿多层第二沟道层103和多层第二势垒层104，暴露出最下层的第二沟道层103或者缓冲层102的表面。
第二沟道层103为非故意掺杂结构，第二沟道层103的材质可以为GaN、InAlGaN等，但不限于此。本实施例中，第二沟道层103的材质为GaN。第二势垒层104的材质可以为InGaN、AlGaN、AlInGaN等，本实施例中，第二势垒层104的材质为AlGaN。第二势垒层104中的Al组分的增加以及第二势垒层104厚度的增加会令二维电子气的密度增加；若Al组分和厚度过大，则将引起第二势垒层104应变迟豫，令异质结的材料特性恶化。在应变迟豫还未出现的前提下，为提高二维电子气的电导，需要对第二势垒层104的Al组分以及第二势垒层104的厚度进行优化。在一个具体地实施例中，第二势垒层104的Al组分为5％～30％；第二势垒层104的厚度优选为10nm～30nm。
第二外延结构包括第一沟道层106和第一势垒层107。第一沟道层106共形地覆盖第一外延结构的表面(具体为第二势垒层104的表面)以及凹槽105a的底面和侧壁，第一势垒层107共形地覆盖第一沟道层106的表面。第一势垒层107和第一沟道层106共形地覆盖凹槽105a的内表面，形成栅极凹槽105b。第一势垒层107和第一沟道层106组成异质结，在第一沟道层106一侧的异质结处，形成二维电子气(2DEG)，即第一沟道。由于凹槽105a破坏了第二势垒层104和第二沟道层103构成的异质结，消除了凹槽105a处的第二沟道，因此，在凹槽105a处，只存在第一势垒层107和第一沟道层106构成的异质结，即只存在第一沟道。
其中，衬底101、缓冲层102、第二沟道层103、第二势垒层104、第一沟道层106和第一势垒层107均为非故意掺杂层。
第一P型半导体层108a位于第二外延结构上(具体为第一势垒层107上)并覆盖栅极凹槽105b的底面、侧壁以及第一外延结构上方的部分第二外延结构表面(具体为第一外延机构上方的部分第一势垒层107表面)。栅极电极110填充栅极凹槽105b并覆盖第一P型半导体层108a的至少部分表面。第二P型半导体层108b位于所述第一P型半导体层108a一侧的第二外延结构的表面，具体位于第一P型半导体层108a的第二侧(例如图1中的右侧)的第一是列出107的表面，并且与第一P型半导体层108a相互分离。
第一P型半导体层108a可以采用一种材料层，也可以是多层材料的复合结构；第一P型半导体层108a中的掺杂物可以为单一的掺杂物，也可以为不同掺杂物以及不同掺杂浓度的组合等。例如第一P型半导体层108a可以包括P-GaN层、P-AlGaN层、P-AlInN层、P-InGaN层、P-AlInGaN层等中的任意一层或两层以上的复合结构。
在一个具体地实施例中，第一P型半导体层108a为AlGaN层，第一P型半导体层108a中Al的组分含量小于等于20％。第一P型半导体层108a中的掺杂物可以是镁、锌等元素，掺杂含量可以是单一掺杂含量或沿外延生长方向的函数，且不限于此。第一P型半导体层108a的厚度优选为30nm～150nm。
本实施例中，第二P型半导体层108b和第一P型半导体层108a采用相同的材质，在其他实施例中，第二P型半导体层108b还可以采用和第一P型半导体层108a不同的材质，且第二P型半导体层108b中的掺杂物可以和第一P型半导体层108a的掺杂物相同或者不同，第二P型半导体层108b中掺杂物的掺杂浓度可以和第一P型半导体层108a的掺杂物的掺杂浓度相同或者不同，本领域具体人员可以根据需要具体设置。
栅极电极110位于第一P型半导体层108a上，包括填充于栅极凹槽105b内部的部分以及位于第一外延结构上方的部分，栅极电极110的截面呈“T”形。栅极电极110下方的第一P型半导体层108a可以耗尽异质结处的二维电子气，从而使器件处于常闭型状态，有利于驱动电路的设计。栅极电极110可以采用金属材质，例如为TiN、W、Ni/Au、Pd/Au等肖特基接触或者欧姆接触栅极金属，但不限于此。
源极电极111和漏极电极112位于第一势垒层107表面。进一步地，源极电极111和漏极电极112分别位于栅极电极110的两侧，且分别与栅极电极110相互分离。具体的，源极电极111位于第一P型半导体层108a的第一侧(例如图1中的左侧)，漏极电极112位于第一P型半导体层108a的第二侧(例如图1中的右侧)且覆盖至少部分第二P型半导体层108b的表面，其中，第一P型半导体层108a的第一侧和第二侧相对。
源极电极111覆盖第一P型半导体层108a第一侧的第一势垒层107的表面，与第一势垒层107形成欧姆接触。漏极电极112包括第一部分112a和第二部分112b，漏极电极112的第一部分112a覆盖第一P型半导体层108a的第二侧的第一势垒层107的表面，与第一势垒层107形成欧姆接触，漏极电极112的第二部分112b覆盖第二P型半导体层108b的至少部分表面，与第二P型半导体层108b的至少部分形成欧姆接触或者肖特基接触。漏极电极112的第二部分112b下方的第二P型半导体层108b在漏极电极112一侧产生空穴注入，抑制了电子俘获，并极大地改善了电流坍塌。
本实施例中，第一外延结构内具有凹槽105a，第二外延结构(第一沟道层106以及第一势垒层107)共形地覆盖凹槽105a，以形成栅极凹槽105b，第二外延结构中的第一沟道层106和第一势垒层107经由一次外延生长形成，使得第一沟道层106和第一势垒层107的界面不会存在刻蚀损伤，避免了常规凹槽刻蚀引起的沟道层刻蚀损伤，保证了的器件的可靠性，且外延生长的第一沟道层106以及第一势垒层107的厚度更加容易得到控制。
进一步地，在栅极电极110下方设置第一P型半导体层108a，栅极电极110下方的第一P型半导体层108a可以耗尽异质结处的二维电子气，从而使器件处于常闭型状态，有利于驱动电路的设计。且外延生长的第一P型半导体层，其厚度更加容易得到控制，从而更好地实现阈值电压(Vth)设计值。
进一步地，在漏极电极112与第一势垒层107之间增加了第二P型半导体层108b，漏极电极112下方的第二P型半导体层108b在漏极电极112一侧产生空穴注入，抑制了电子俘获，极大地改善了电流坍塌，提高了器件的可靠性。
漏极电极112下方的第二P型半导体层108b的存在，对栅极控制器件的栅极电极的正常关断造成影响。本实施例中，在第一外延结构内形成凹槽105a，然后在凹槽105a内共形生长第二外延结构以形成栅极凹槽105b，使得器件的栅极下方只有一层导电沟道，栅极区域以外的地方则具有多个导电沟道，使第一P型半导体层108a能够耗尽栅极下方导电沟道，而第二P型半导体层108b下方仍然具有导通的导电沟道，实现了器件的正常栅极控制器件开关的功能。
进一步地，通过设置多组第一外延结构，使得器件具有多沟道，降低了器件的导通电阻。
图2a至图2e示出了本申请实施例的氮化镓功率器件的制造方法的各阶段截面图。以下将结合图2a至图2e对本申请的氮化镓功率器件的制备方法进行说明。
如图2a所示，在衬底101上形成缓冲层102，并且在缓冲层102上进行第一次外延生长，形成第一外延结构。第一外延结构包括第二沟道层103以及第二势垒层104。
该步骤中，例如采用金属有机物化学气相沉积(MOCVD)、分子束外延(MBE)、等离子体辅助化学气相沉积(PECVD)或激光溅射等工艺在衬底101上依次形成缓冲层102、第二沟道层103以及第二势垒层104。其中，缓冲层102用于减少衬底101与第二沟道层103之间的晶格失配，以减少生长的第二沟道层103出现缺陷与位错的可能，提高晶体质量。第二沟道层103和第二势垒层104组成异质结，形成第二沟道。
衬底101为硅(Si)衬底、蓝宝石(Al2O3)衬底和碳化硅(SiC)衬底中的任意一种，但并不限于此。衬底101还可以为复合衬底，即在硅(Si)衬底、蓝宝石(Al2O3)衬底或碳化硅(SiC)衬底等上附加半导体层，附加的半导体层可以为AlN层，SiC层等。例如，在蓝宝石衬底上附加半导体层AlN层，形成有AlN层的蓝宝石衬底。
缓冲层102可以采用单一的材料层，也可以是多层材料的复合结构；缓冲层102中的掺杂物可以为单一的掺杂物，也可以为不同掺杂物以及不同掺杂浓度的组合等。本实施例中，缓冲层102的材质为氮化物，例如为GaN、AlGaN、渐变Al组分AlGaN等其中的任意一层或者任意两层的组合。
第二沟道层103为非故意掺杂结构，第二沟道层103的材质可以为GaN或者InAlGaN等，但不限于此。本实施例中，第二沟道层103的材质为GaN。第二势垒层104的材质可以为InGaN、AlGaN、AlInGaN等，本实施例中，第二势垒层104的材质为AlGaN。第二势垒层104中的Al组分的增加以及第二势垒层104厚度的增加会令二维电子气的密度增加，若Al组分和厚度过大，则将引起第二势垒层104应变迟豫，令异质结的材料特性恶化。在应变迟豫还未出现的前提下，为提高二维电子气的电导，需要对第二势垒层104的Al组分以及第二势垒层104的厚度进行优化。在一个具体地实施例中，第二势垒层104的Al组分为5％～30％；第二势垒层104的厚度优选为10nm～30nm。
本实施例中，包括一层的第二沟道层103和第二势垒层104，在其他实施例中，第一外延结构包括多层第二沟道层103和多层第二势垒层104，多层第二沟道层103和多层第二势垒层104在垂直于所述衬底表面的方向上交替层叠设置；其中，最下层为一层第二沟道层103，最上层为一层第二势垒层104，即多层第二沟道层103中的一层第二沟道层103位于衬底101上(在设置有缓冲层102时，多层第二沟道层103中的一层第二沟道层103位于缓冲层102上)，相邻层的第二沟道层103和第二势垒层104形成异质结。
如图2b所示，形成凹槽105a。
该步骤中，例如采用光刻以及刻蚀工艺，对第二势垒层104以及第二沟道层103进行刻蚀，形成凹槽105a。本实施例中，凹槽105a从第二势垒层104远离第二沟道层103的表面向着第二沟道层103延伸，凹槽105a贯穿第二势垒层104以及第二沟道层103，暴露出缓冲层102。换言之，暴露出来的缓冲层102的表面构成凹槽105a的底面。
在其他实施例中，凹槽105a贯穿第二势垒层104，达到第二沟道层103内部，凹槽105a的底面位于第二沟道层103内。换言之，暴露出来的第二沟道层103表面构成凹槽105a的底面。
当包括多层第二沟道层103和多层第二势垒层104时，凹槽105a从最上层的第二势垒层104的表面向着衬底101的方向延伸，至少延伸至与衬底101邻接的最下层的第二沟道层103内部，以破坏所有相邻的第二势垒层104和第二沟道层103之间形成的异质结结构，消除凹槽105a处的所有导电沟道。在一个具体的实施例中，凹槽105a贯穿多层第二沟道层103和多层第二势垒层104，暴露出最下层的第二沟道层103或者缓冲层102的表面。
本实施例可以采用干法刻蚀或者湿法刻蚀，对第二势垒层104以及第二沟道层103进行刻蚀。干法刻蚀的刻蚀试剂可以是能够应用于干法刻蚀工艺的任何刻蚀气体，例如Cl基刻蚀气体和/或F基刻蚀气体等，但不限于此。刻蚀气体可以是Cl2/N2/O2，其他Cl基含有氧气的刻蚀混合气体，如Cl2/BCl3/N2/O2、BCl3/N2/O2、Cl2/O2等，含有Cl基、F基的刻蚀混合气体，如Cl2/BCl3/SF6、Cl2/SF6等，常规Cl2基刻蚀气体，如Cl2、Cl2/BCl3等。
如图2c所示，进行第二次外延生长，形成第二外延结构，以及P型半导体层108。第二外延结构包括依次层叠的第一沟道层106和第一势垒层107。
该步骤中，例如采用金属有机物化学气相沉积(MOCVD)、分子束外延(MBE)、等离子体辅助化学气相沉积(PECVD)或激光溅射等工艺依次形第一沟道层106、第一势垒层107以及P型半导体层108，但不限于此。第一沟道层106共形地覆盖第二势垒层104的表面，凹槽105a的底面和侧壁，第一势垒层107共形地覆盖第一沟道层106的表面，第一势垒层107和第一沟道层106共形地覆盖凹槽105a的底面和侧壁，形成栅极凹槽105b。P型半导体层108共形地覆盖第一势垒层107的表面。第一势垒层107和第一沟道层106组成异质结，在第一沟道层106一侧的异质结处，形成二维电子气(2DEG)，即第一沟道。由于凹槽105a处的第二沟道被破坏，因此在凹槽105a处，只具有第一沟道。
第一沟道层106为非故意掺杂层结构，第一沟道层106的材质可以为GaN或者InAlGaN等，但不限于此。本实施例中，第一沟道层106的材质为GaN。第一势垒层107的材质可以为InGaN、AlGaN、AlInGaN等，优选为AlGaN。
第一势垒层107中的Al组分的增加以及第一势垒层107厚度的增加会令二维电子气的密度增加，若过大，则将引起第一势垒层107应变迟豫，令异质结的材料特性恶化。在应变迟豫还未出现的前提下，为提高二维电子气的电导，需要对第一势垒层107的Al组分以及第一势垒层107的厚度进行优化。在一个具体地实施例中，第一势垒层107的Al组分为5％～30％；第一势垒层107的厚度优选为10nm～30nm。
P型半导体层108可以采用一种材料层，也可以是多层材料的复合结构；P型半导体层108中的掺杂物可以为单一的掺杂物，也可以为不同掺杂物以及不同掺杂浓度的组合等。例如P型半导体层108可以包括P-GaN层、P-AlGaN层、P-AlInN层、P-InGaN层、P-AlInGaN层等中的任意一层或两层以上的复合结构。
在一个具体地实施例中，P型半导体层108为AlGaN层，P型半导体层108中Al的组分含量小于等于20％。P型半导体层108中的掺杂物可以是镁、锌等元素，掺杂含量可以是单一掺杂含量或外延生长方向的函数，且不限于此。P型半导体层108的厚度优选为30nm～150nm。
如图2d所示，对P型半导体层108进行刻蚀。
该步骤中，例如采用光刻以及刻蚀工艺，对P型半导体层108进行刻蚀，去除P型半导体层108的一部分，保留位于凹槽105a处的P型半导体层以形成第一P型半导体层108a，以及位于第一势垒层107一侧的P型半导体层以形成与第一P型半导体层108a相互分离的第二P型半导体层108b。在最终的器件结构中，第一P型半导体层108a位于栅极电极110的下方，第二P型半导体层108b位于漏极电极112下方。
具体地，第一P型半导体层108a共形地覆盖栅极凹槽105b的底面、侧壁以及第一外延结构上方的部分第一势垒层107。第二P型半导体层108b位于第一P型半导体层108a的第二侧(例如图1中第一P型半导体层108a的右侧)，并且与第一P型半导体层108a相互分离。
如图2e所示，形成栅极电极110、源极电极111以及漏极电极112。
其中，栅极电极110位于第一P型半导体层108a上，栅极电极110包括填充于栅极凹槽105b内部的部分以及位于第一外延结构上方的部分，栅极电极110的截面呈“T”形。栅极电极110下方的第一P型半导体层108a可以耗尽异质结处二维电子气，从而使器件处于常闭型状态，有利于驱动电路的设计。栅极电极110可以采用金属材质，例如为TiN、W、Ni/Au、Pd/Au等肖特基或者欧姆接触栅极金属。
源极电极111和漏极电极112位于第一势垒层107表面。进一步地，源极电极111和漏极电极112分别栅极电极110的两侧，且分别与栅极电极110相互分离。具体的，源极电极111位于第一P型半导体层108a的第一侧(例如图1中的左侧)的第一势垒层107的表面，漏极电极112位于第一P型半导体层108a的第二侧(例如图1中的右侧)，其中，第一P型半导体层108a的第一侧和第二侧相对。
源极电极111覆盖第一P型半导体层108a第一侧的第一势垒层107的表面，与第一势垒层107形成欧姆接触。漏极电极112包括第一部分112a和第二部分112b，漏极电极112的第一部分112a覆盖第一P型半导体层108a的第二侧的第一势垒层107的表面，与第一势垒层107形成欧姆接触，漏极电极112的第二部分112b覆盖第二P型半导体层108b至少部分的表面，与第二P型半导体层108b的至少部分形成欧姆接触或者肖特基接触。
本实施例中，第一外延结构内具有凹槽，第二外延结构共形地覆盖凹槽，以形成栅极凹槽，第二外延结构中的第一沟道层和第一势垒层经由一次外延生长形成，使得第一沟道层和第一势垒层的界面不会存在刻蚀损伤，避免了常规凹槽刻蚀引起的沟道层刻蚀损伤，保证了的器件的可靠性，且外延生长的第二外延结构的厚度更加容易得到控制。
进一步地，在栅极电极下方设置第一P型半导体层，栅极电极下方的第一P型半导体层可以耗尽第一沟道层与第一势垒层形成的异质结处的二维电子气，从而使器件处于常闭型状态，有利于驱动电路的设计。且外延生长的P型半导体层，其厚度更加容易得到控制，从而更好地实现阈值电压(Vth)设计值。
进一步地，在漏极电极与第一势垒层之间增加了第二P型半导体层，漏极电极下方的第二P型半导体层在漏极电极一侧产生空穴注入，抑制了电子俘获，极大地改善了电流坍塌，提高了器件的可靠性。
进一步地，在第一外延结构内形成凹槽，然后在凹槽内共形生长第二外延结构以形成栅极凹槽，使得器件的栅极下方只有一层导电沟道，栅极区域以外的地方则具有多个导电沟道，使第一P型半导体层能够耗尽栅极下方导电沟道，而第二P型半导体层下方仍然具有导通的导电沟道，实现了器件的正常栅极控制器件开关的功能。
在优选的实施例中，通过设置多组第一外延结构，使得器件具有多沟道，降低了器件的导通电阻。
依照本申请的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本申请的原理和实际应用，从而使所属技术领域技术人员能很好地利用本申请以及在本申请基础上的修改使用。本申请仅受权利要求书及其全部范围和等效物的限制。
Claims (12)
1.一种氮化镓功率器件，包括：
衬底；
至少一组第一外延结构，位于所述衬底上，所述第一外延结构内具有凹槽，所述凹槽从所述第一外延结构远离所述衬底的表面向其内部延伸；
第二外延结构，位于所述第一外延结构上，所述第二外延结构共形地覆盖所述第一外延结构远离所述衬底的表面以及所述凹槽的底面和侧壁，所述第二外延结构共形地覆盖所述凹槽的底面和侧壁形成栅极凹槽；
第一P型半导体层，位于所述第二外延结构上并覆盖所述栅极凹槽的底面和侧壁；
第二P型半导体层，位于所述第一P型半导体层一侧的第二外延结构的表面，并且与第一P型半导体层相互分离；
栅极电极，位于所述第一P型半导体层上，填充所述栅极凹槽并覆盖所述第一P型半导体层的至少部分表面；
漏极电极和源极电极，所述漏极电极和所述源极电极分别位于所述栅极电极的两侧，且分别与所述栅极电极相互分离，所述源极电极覆盖部分所述第二外延结构的表面，所述漏极电极覆盖部分所述第二外延结构的表面和至少部分所述第二P型半导体层的表面。
2.根据权利要求1所述的氮化镓功率器件，其中，包括一组所述第一外延结构，所述第一外延结构包括：
第二沟道层，位于所述衬底上；
第二势垒层，位于所述第二沟道层上，所述第二势垒层与所述第二沟道层形成异质结；
所述凹槽从所述第二势垒层远离所述第二沟道层的表面向着所述第二沟道层的方向延伸，至少延伸至所述第二沟道层内部。
3.根据权利要求1所述的氮化镓功率器件，其中，包括：
多层第二沟道层和多层第二势垒层，多层第二沟道层和多层第二势垒层在垂直于所述衬底表面的方向上交替层叠设置，构成多组第一外延结构；
其中，多层第二沟道层和多层第二势垒层中，最下层为一层第二沟道层，最上层为一层第二势垒层，相邻层的第二沟道层和第二势垒层形成异质结；
所述凹槽从最上层的第二势垒层的表面向着所述衬底的方向延伸，至少延伸至最下层的第二沟道层内部。
4.根据权利要求1所述的氮化镓功率器件，其中，还包括缓冲层，所述缓冲层位于所述衬底上，至少一组所述第一外延结构位于所述缓冲层上。
5.根据权利要求2或3所述的氮化镓功率器件，其中，所述第二外延结构包括：
第一沟道层，共形地覆盖第一外延结构远离所述衬底的表面以及所述凹槽的底面和侧壁；以及
第一势垒层，共形地覆盖所述第一沟道层的表面。
6.根据权利要求5所述的氮化镓功率器件，其中，所述第二沟道层和所述第二势垒层的界面靠近所述第二沟道层一侧形成有二维电子气；所述第一沟道层和所述第一势垒层的界面靠近所述第一沟道层一侧形成有二维电子气。
7.一种氮化镓功率器件的制造方法，包括：
在衬底上形成至少一组第一外延结构，在所述第一外延结构内形成凹槽，所述凹槽从所述第一外延结构远离所述衬底的表面向其内部延伸；
在所述第一外延结构上形成第二外延结构，所述第二外延结构共形地覆盖所述第一外延结构远离所述衬底的表面以及所述凹槽的底面和侧壁，所述第二外延结构共形地覆盖所述凹槽的底面和侧壁形成栅极凹槽；
在所述第二外延结构上形成第一P型半导体层和第二P型半导体层，所述第一P型半导体层覆盖所述栅极凹槽的底面和侧壁，所述第二P型半导体层位于所述第一P型半导体层一侧的第二外延结构的表面，并且与第一P型半导体层相互分离；
在所述第一P型半导体层上形成栅极电极，所述栅极电极填充所述栅极凹槽并覆盖所述第一P型半导体层的至少部分表面；
形成漏极电极和源极电极，所述漏极电极和所述源极电极分别位于所述栅极电极的两侧，且分别与所述栅极电极相互分离，所述源极电极覆盖部分所述第二外延结构的表面，所述漏极电极覆盖部分所述第二外延结构的表面和至少部分所述第二P型半导体层的表面。
8.根据权利要求7所述的方法，其中，形成所述第一外延结构的方法包括：
在所述衬底上外延形成第二沟道层；
在所述第二沟道层上外延形成第二势垒层，所述第二势垒层与所述第二沟道层形成异质结；
刻蚀所述第一外延结构形成凹槽，其中，所述凹槽从所述第二势垒层远离所述第二沟道层的表面向着所述第二沟道层的方向延伸，至少延伸至所述第二沟道层内部。
9.根据权利要求7所述的方法，其中，形成所述第一外延结构的方法包括：
在所述衬底上依次外延形成多层第二沟道层和多层第二势垒层，多层第二沟道层和多层第二势垒层在垂直于所述衬底表面的方向上交替层叠设置，构成多组第一外延结构；
其中，多层第二沟道层和多层第二势垒层中，最下层为一层第二沟道层，最上层为一层第二势垒层，相邻层的第二沟道层和第二势垒层形成异质结；
刻蚀所述第一外延结构形成凹槽，所述凹槽从最上层的第二势垒层的表面向着所述衬底的方向延伸，至少延伸至最下层的第二沟道层内部。
10.根据权利要求7所述的方法，其中，还包括在所述衬底上形成缓冲层，至少一组所述第一外延结构位于所述缓冲层上。
11.根据权利要求8或9所述的方法，其中，形成所述第二外延结构的方法包括：
在所述第一外延结构上外延形成第一沟道层，所述第一沟道层共形地覆盖第一外延结构远离所述衬底的表面以及所述凹槽的底面和侧壁；以及
在所述第一沟道层上外延形成第一势垒层，所述第一势垒层共形地覆盖所述第一沟道层的表面。
12.根据权利要求11所述的方法，其中，所述第二沟道层和所述第二势垒层的界面靠近所述第二沟道层一侧形成有二维电子气；所述第一沟道层和所述第一势垒层的界面靠近所述第一沟道层一侧形成有二维电子气。
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