CN116615799A - 薄膜晶体管的制备方法、阵列基板及显示面板 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 112
- 239000010409 thin film Substances 0.000 title claims abstract description 14
- 238000002360 preparation method Methods 0.000 title abstract description 24
- 229910052751 metal Inorganic materials 0.000 claims abstract description 68
- 239000002184 metal Substances 0.000 claims abstract description 68
- 239000010408 film Substances 0.000 claims abstract description 50
- 239000004065 semiconductor Substances 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 claims abstract description 36
- 238000002834 transmittance Methods 0.000 claims abstract description 24
- 229920002120 photoresistant polymer Polymers 0.000 claims description 200
- 238000005530 etching Methods 0.000 claims description 26
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 239000010410 layer Substances 0.000 description 233
- 238000010586 diagram Methods 0.000 description 19
- 239000000463 material Substances 0.000 description 13
- 238000004380 ashing Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000002474 experimental method Methods 0.000 description 5
- 229910000881 Cu alloy Inorganic materials 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 4
- 238000011161 development Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 239000010949 copper Substances 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- 229910001257 Nb alloy Inorganic materials 0.000 description 2
- 229910000990 Ni alloy Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- ANUQVPMOKIYKBZ-UHFFFAOYSA-N [Ti].[Ni].[Mo] Chemical compound [Ti].[Ni].[Mo] ANUQVPMOKIYKBZ-UHFFFAOYSA-N 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- WUUZKBJEUBFVMV-UHFFFAOYSA-N copper molybdenum Chemical compound [Cu].[Mo] WUUZKBJEUBFVMV-UHFFFAOYSA-N 0.000 description 2
- BEDZDZCEOKSNMY-UHFFFAOYSA-N copper molybdenum titanium Chemical compound [Ti][Cu][Mo] BEDZDZCEOKSNMY-UHFFFAOYSA-N 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- DTSBBUTWIOVIBV-UHFFFAOYSA-N molybdenum niobium Chemical compound [Nb].[Mo] DTSBBUTWIOVIBV-UHFFFAOYSA-N 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000011787 zinc oxide Substances 0.000 description 2
- 229910015269 MoCu Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- -1 acryl Chemical group 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
本申请公开了一种薄膜晶体管TFT的制备方法、阵列基板及显示面板。本申请提供的方案通过控制半色调掩膜板上的半透过区的尺寸和透过率，可以同时制备出具有不同沟道长度的TFT，其中，长沟道的TFT可以应用于静电保护电路，以确保抗静电性能。并且，由于能够采用一个半色调掩膜板同时对第一金属层和半导体膜层进行处理，因此有效减小了制备过程中所需采用的掩膜板的个数，简化了制备工艺。此外，采用半透过区的透过率为25％至35％的半色调掩膜，可以确保同时制备得到的TFT的性能较好。
Description
本申请涉及显示技术领域，特别涉及一种薄膜晶体管的制备方法、阵列基板及显示面板。
在阵列基板制造过程中，由于衬底基板搬运、等离子体沉积、膜层刻蚀和摩擦等工艺容易产生静电，因此阵列基板上形成的信号线可能发生静电击穿和静电损伤，导致阵列基板不良。为了保证各种信号线的正常工作，阵列基板上会设置与信号线连接的静电保护电路。该静电保护电路通常也称为静电释放(electro static discharge，ESD)电路。
相关技术中的静电保护电路一般包括多个薄膜晶体管(thin film transistor，TFT)，该多个TFT能够与阵列基板的像素中的TFT同时制备。
发明内容
本申请提供了一种TFT的制备方法、阵列基板及显示面板，所述技术方案如下：
一方面，提供了一种薄膜晶体管的制备方法，所述方法包括：
在衬底基板上依次形成半导体膜层、第一金属层和光刻胶层；
采用半色调掩膜板对所述光刻胶层进行曝光，以在所述光刻胶层中定义出多个部分去除区，多个保留区以及多个完全去除区，所述多个部分去除区为所述半色调掩膜板的多个半透过区在所述光刻胶层上的正投影所在区域，至少两个所述半透过区的尺寸不同，所述半透过区的透过率为25％至35％；
对曝光后的所述光刻胶层进行显影，以去除所述光刻胶层中位于所述多个完全去除区的部分，得到位于所述多个部分去除区的多个第一光刻胶图案，以及位于所述多个保留区的多个第二光刻胶图案，所述第一光刻胶图案的厚度小于所述第二光刻胶图案的厚度；
对未被光刻胶图案覆盖的所述第一金属层和所述半导体膜层进行刻蚀；
去除所述多个第一光刻胶图案，并对被所述多个第一光刻胶图案覆盖的所述第一金属层进行刻蚀；
去除所述第二光刻胶图案，得到多个第一薄膜晶体管TFT和多个第二TFT；
其中，每个TFT包括由所述第一金属层形成的源极和漏极，以及由所述半导体膜层形成的有源层，每个TFT的有源层中的沟道位于一个所述第一光刻胶图案在所述衬底基板的正投影内，且所述第一TFT的沟道的长度大于所述第二TFT的沟道的长度。
可选的，所述第一TFT的沟道的长度大于或等于8um，所述第二TFT的沟道的长度为4um至6um。
可选的，所述第一TFT的沟道的长度为50微米至70微米。
可选的，所述第一TFT的沟道的宽度，以及所述第二TFT的沟道的宽度均为5至10um。
可选的，所述第一TFT为阵列基板中静电保护电路中的TFT，所述第二TFT为所述阵列基板中的像素中的TFT。
可选的，所述有源层的厚度大于或等于
所述源极和漏极的厚度均大于或等于
可选的，所述光刻胶层的厚度为2微米至2.4微米；
覆盖所述第一TFT的沟道的所述第一光刻胶图案的厚度大于或等于0.5微米，覆盖所述第二TFT的沟道的所述第一光刻胶图案的厚度大于或等于0.7微米。
可选的，所述方法还包括：
在所述衬底基板上形成第二金属层；
采用构图工艺对所述第二金属层进行处理，得到所述多个第一TFT的栅极和所述多个第二TFT的栅极；
在所述多个第一TFT的栅极和所述多个第二TFT的栅极远离所述衬底基板的一侧形成栅绝缘层。
可选的，所述方法还包括：
在所述多个第一薄膜晶体管TFT和多个第二TFT远离所述衬底基板的一侧依次形成平坦层，绝缘层和像素电极；
其中，所述平坦层包括多个间隔的平坦图案，每个所述平坦图案在所述衬底基板上的正投影覆盖一个所述TFT的栅极；
所述绝缘层中形成有多个过孔，每个所述过孔在所述衬底基板的正投影与相邻两个所述平坦图案之间的间隔区域重叠，所述像素电极通过至少一个所述过孔与所述源极或漏极连接。
另一方面，提供了一种阵列基板，所述阵列基板包括衬底基板，以及位于所述衬底基板上的多个第一薄膜晶体管TFT和多个第二TFT；
每个TFT均包括源极、漏极和有源层，且所述第一TFT的沟道的长度大于所述第二TFT的沟道的长度；
其中，多个所述TFT的源极、漏极和有源层采用一个半色调掩膜板制备得到，所述半色调掩膜板具有多个半透过区，每个所述半透过区用于定义一个TFT的有源层中的沟道所在的区域，且所述半透过区的透过率为25％至35％。
可选的，所述第一TFT的沟道的长度大于或等于8um，所述第二TFT的沟道的长度为4um至6um。
可选的，所述第一TFT的沟道的长度为50微米至70微米。
可选的，所述第一TFT的沟道的宽度，以及所述第二TFT的沟道的宽度均为5um至10um。
可选的，所述第一TFT为阵列基板中静电保护电路中的TFT，所述第二TFT为所述阵列基板中的像素中的TFT。
可选的，所述半导体膜层的厚度大于或等于
所述第一金属层的厚度大于或等于
又一方面，提供了一种显示面板，所述显示面板包括：驱动电路，以及上述方面所述的阵列基板，所述驱动电路用于为所述阵列基板提供驱动信号。
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的一种不同沟道长度的TFT的抗静电性能的示意 图；
图2是本申请实施例提供的一种不同沟道宽度的TFT的抗静电性能的示意图；
图3是本申请实施例提供的一种TFT的制备方法的流程图；
图4是本申请实施例提供的一种形成有半导体膜层、第一金属层和光刻胶层的衬底基板的结构示意图；
图5是本申请实施例提供的一种将未被光刻胶图案覆盖的第一金属层和半导体膜层刻蚀之后的衬底基板的结构示意图；
图6是本申请实施例提供的一种将被第一光刻胶图案覆盖的第一金属层刻蚀之后的衬底基板的结构示意图；
图7是本申请实施例提供的一种沟道长度较长时，第一光刻胶图案的结构示意图；
图8是本申请实施例提供的一种沟道长度较短时，第一光刻胶图案的结构示意图；
图9是本申请实施例提供的另一种薄膜晶体管的制备方法的流程图；
图10是本申请实施例提供的一种形成有栅极的衬底基板的结构示意图；
图11是本申请实施例提供的一种形成有栅极的衬底基板的俯视图；
图12是本申请实施例提供的一种对光刻胶层进行显影之后的衬底基板的结构示意图；
图13是本申请实施例提供的一种对第一光刻胶图案和第二光刻胶图案进行灰化后的衬底基板的结构示意图；
图14是本申请实施例提供的一种去除第二光刻胶图案之后的衬底基板的结构示意图；
图15是本申请实施例提供的一种去除第二光刻胶图案之后的衬底基板的俯视图；
图16是本申请实施例提供的一种形成有平坦层和保护层的衬底基板的结构示意图；
图17是本申请实施例提供的一种形成有绝缘层的衬底基板的结构示意图；
图18是本申请实施例提供的一种形成有像素电极的衬底基板的结构示意图；
图19是本申请实施例提供的一种形成有绝缘层的衬底基板的俯视图；
图20是本申请实施例提供的一种形成有像素电极的衬底基板的俯视图；
图21是本申请实施例提供的一种阵列基板的结构示意图；
图22是本申请实施例提供的一种显示面板的结构示意图。
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
静电保护电路中TFT的抗静电性能与TFT的沟道的长度和宽度有关。图1是本申请实施例提供的一种不同沟道长度的TFT的抗静电性能的示意图。图1中的横轴为加载至TFT的栅极的电压，单位为伏特(V)；纵轴表示流经TFT的电流(即TFT的漏极电流)，单位为安培(A)。并且，图1中示出了沟道的宽度W为5微米(um)，沟道的长度L分别为20um、30um、40um、50um和60um的TFT的漏极电流随电压变化的曲线。
从图1可以看出，随着电压增大，TFT的漏极电流不断增大。当电压增大至一定幅度时，TFT会损坏，导致TFT的漏极电流骤降。例如，当TFT的沟道长度为20um时，若加载至TFT的栅极的电压超过15V，则TFT会损坏，即该TFT所能够承受的电压的上限为15V。当TFT的沟道的长度为60um时，若加载至TFT的栅极的电压超过28V，则TFT会损坏，即该TFT所能够承受的电压的上限为28V。对比图1中的各条曲线可以看出，在沟道的宽度一定的情况下，沟道的长度越长，TFT所能够承受的电压越大，即TFT的抗静电性能越好。
图2为本申请实施例提供的一种不同沟道宽度的TFT的抗静电性能的示意图。图2中的横轴表示不同的静电保护电路；纵轴表示TFT能承受的最大电压，单位为V。图2中示出了沟道的长度L为60um，沟道的宽度W分别为5um和10um的TFT在不同的ESD电路中能承受的最大电压。
参考图2可以看出，TFT的沟道的宽度对TFT的抗静电性能也有一定的影响。但对比图1和图2可以确定，TFT的沟道的长度对TFT的抗静电性能的影响较大。
相关技术中，由于阵列基板的像素中的TFT的沟道的长度通常较短(一般为4um到6um)，而静电保护电路中的TFT和像素中的TFT是同时制备的。因 此，导致制备得到的静电保护电路中的TFT的沟道长度较短，进而导致静电保护电路的抗静电性能较差。
本申请实例提供了一种TFT的制备方法，该方法可以同时制备具有不同沟道长度的TFT。参见图3，该方法包括：
步骤101、在衬底基板上依次形成半导体膜层、第一金属层和光刻胶层。
该衬底基板可以是玻璃基板。在本申请实施例中，可以采用物理气相沉积(physical vapor deposition，PVD)工艺形成半导体膜层和第一金属层，并可以通过涂覆工艺形成光刻胶层。其中，该半导体膜层可以用于形成TFT的有源层，该第一金属层可以用于形成TFT的源极和漏极。
图4是本申请实施例提供的一种形成有半导体膜层、第一金属层和光刻胶层的衬底基板的结构示意图。如图4所示，半导体膜层20、第一金属层30和光刻胶层40在远离衬底基板10的方向上依次层叠。图4中分别示出了阵列基板中像素区和阵列基板栅极驱动(gate-driver on array，GOA)区的截面图，以及周边区域中端子区的截面图。
步骤102、采用半色调掩膜板对光刻胶层进行曝光，以在该光刻胶层中定义出多个部分去除区，多个保留区以及多个完全去除区。
在本申请实施例中，如图4所示，该半色调掩膜板00有多个半透过区01、多个不透过区02以及多个全透过区03。其中，至少两个半透过区01的尺寸不同，且每个半透过区01的透过率均为25％至35％。采用该半色调掩膜板00对光刻胶层进行曝光后，如图4所示，即可在该光刻胶层40中定义出多个部分去除区41，多个保留区42以及多个完全去除区43。
其中，每个部分去除区41为半色调掩膜板00的一个半透过区01在光刻胶层上的正投影所在区域，且每个部分去除区41所覆盖的区域即为一个TFT中的沟道所在的区域。每个保留区42为半色调掩膜板00的一个不透过区02(或者全透过区03)在光刻胶层40上的正投影所在区域。每个完全去除区43为半色调掩膜板的一个全透过区03(或者不透过区02)在光刻胶层上的正投影所在区域。可以理解的是，对于正性光刻胶，每个保留区42为半色调掩膜板00的一个不透过区02在光刻胶层40上的正投影所在区域。对于负性光刻胶，每个保留区42为半色调掩膜板00的一个全透过区03在光刻胶层40上的正投影所在 区域。
步骤103、对曝光后的光刻胶层进行显影，以去除该光刻胶层中位于多个完全去除区的部分，得到位于多个部分去除区的多个第一光刻胶图案，以及位于多个保留区的多个第二光刻胶图案。
在对光刻胶层进行曝光后，可以采用显影剂对曝光后的光刻胶进行显影。参考图5，显影后的光刻胶层包括：位于多个部分去除区41的多个第一光刻胶图案411，以及位于多个保留区42的多个第二光刻胶图案421。并且，由于第一光刻胶图案411所在区域为半透过区，透过率为25％至35％，在显影过程中该半透过区的光刻胶也会有所损耗。因此，该第一光刻胶图案411的厚度小于该第二光刻胶图案421的厚度。
步骤104、对未被光刻胶图案覆盖的第一金属层和半导体膜层进行刻蚀。
在本申请实施例中，可以采用刻蚀液对未被第一光刻胶图案和第二光刻胶图案覆盖的第一金属层和半导体膜层进行刻蚀。也即是，如图4所示，可以对位于完全去除区域43的第一金属层30和半导体膜层20进行刻蚀，并得到如图5所示的结构。
步骤105、去除多个第一光刻胶图案，并对被该多个第一光刻胶图案覆盖的第一金属层进行刻蚀。
在本申请实施例中，可以采用灰化工艺对第一光刻胶图案和第二光刻胶图案进行处理，以将第一光刻胶图案去除，并将第二光刻胶图案减薄。之后，即可采用刻蚀液对被该多个第一光刻胶图案覆盖的第一金属层进行刻蚀，从而形成TFT中的源极和漏极，并形成部分信号线。
图6是本申请实施例提供的一种对被第一光刻胶图案覆盖的第一金属层进行刻蚀之后的衬底基板的结构示意图。参考图6，对第一金属层30进行刻蚀后，可以形成TFT的源极31和漏极32，以及位于周边区域的信号线33。
步骤106、去除第二光刻胶图案，得到多个第一TFT和多个第二TFT。
在将第二光刻胶图案剥离后，即可得到多个第一TFT和多个第二TFT。参考图6，每个TFT可以包括由第一金属层30形成的源极31和漏极32，以及由半导体膜层20形成的有源层21。
结合图4和图5可以看出，每个TFT的有源层中的沟道位于一个第一光刻胶图案在衬底基板的正投影内。并且，该第一TFT的沟道的长度大于第二TFT 的沟道的长度。其中，第一TFT的沟道的长度较长，相对应的抗电压能力也较强，所以第一TFT能够应用于静电保护电路，以提高静电保护电路的抗电压能力。
可以理解的是，在采用半色调掩膜板对光刻胶层进行曝光，并采用显影液对光刻胶层进行显影后，第一光刻胶图案的纵截面呈向上开口的抛物线。也即是，第一光刻胶图案的边缘区域(即靠近第二光刻胶图案的区域)的厚度较厚，中心区域(即远离第二光刻胶图案的区域)的厚度较薄。其中，该纵截面为垂直于衬底基板的承载面的截面。
图7是本申请实施例提供的一种沟道长度较长时，第一光刻胶图案的结构示意图，图8是本申请实施例提供的一种沟道长度较短时，第一光刻胶图案的结构示意图。参考图7可以看出，若待形成的TFT的沟道的长度较长，则半色调掩膜板中半透过区的长度也较长。相应的，采用该半色调掩膜板对光刻胶层进行曝光和显影后，第一光刻胶图案的长度也较长，由此导致第一光刻胶图案中心区域的厚度D1较薄。若待形成的TFT的沟道的长度较短，则如图8所示，半色调掩膜板中半透过区的长度也较短。相应的，采用该半色调掩膜板对光刻胶层进行曝光和显影后，第一光刻胶图案的长度也较短，由此导致第一光刻胶图案中心区域的厚度D2较厚。
本申请实施例对大量不同透过率的半色调掩膜板进行了实验。当半色调掩膜板中半透过区的透过率为40％时，采用该半色调掩膜板对光刻胶层进行曝光和显影后，长度较长的部分去除区41中残留的光刻胶未完全覆盖该部分去除区41，即未形成完整的第一光刻胶图案。由此可知，该40％的透过率过高，导致长度较长的部分去除区41中无法形成完整的第一光刻胶图案。可以理解的是，若部分去除区41未形成完整的第一光刻胶图案，则可能会导致位于部分去除区41的第一金属层和半导体膜层被刻蚀，导致无法形成完整的TFT。
当半色调掩膜板的半透过区的透过率为15％或者20％时，采用该半色调掩膜板对光刻胶层进行曝光和显影之后，第二光刻胶图案与长度较短的部分去除区41中的第一光刻胶图案之间的厚度差(即段差)较小，即长度较短的部分去除区41中的第一光刻胶图案的厚度较厚。若后续采用灰化工艺对第一光刻胶图案和第二光刻胶图案进行处理时，灰化处理掉的光刻胶的厚度较薄，则难以将长度较短的部分去除区41中的第一光刻胶图案完全去除，进而导致对部分去除 区41中第一金属层的刻蚀不能顺利进行，即无法成功得到TFT的源极和漏极。
若后续采用灰化工艺对第一光刻胶图案和第二光刻胶图案进行处理时，灰化处理掉的光刻胶的厚度较厚，则可能会对长度较长的部分去除区41中的第一金属层造成影响。例如，可能会将部分第一金属层去除，进而导致后续对第一金属层刻蚀时，将半导体膜层也刻蚀掉，影响最终形成的TFT的性能。
而当半色调掩膜板的半透过区的透过率为25％-35％时，采用该半色调掩膜板对光刻胶层进行曝光和显影之后，第一光刻胶图案和第二光刻胶图案之间的段差能够控制在合理的范围内。即可以确保后续对光刻胶层进行曝光和显影后，长度较长的部分去除区能够形成一定厚度的第一光刻胶图案，还可以确保在对各个第一光刻胶图案进行去除后，长度较短的部分去除区无光刻胶残留。
根据上述大量实验得到的实验结论及理论分析可知，采用半透过区的透过率为25％-35％的半色调掩膜板来对光刻胶层进行曝光和显影，不仅可以同时制备出沟道较长的第一TFT以及沟道较短的第二TFT。并且，可以确保同时制备得到的第一TFT和第二TFT的性能较好。
综上所述，本申请实施例提供了一种TFT的制备方法。在制备过程中，通过控制半色调掩膜板上的半透过区的尺寸，以及半透过区的透过率，便可以同时制备出具有不同沟道长度的多个TFT。其中，长沟道的TFT可以应用于静电保护电路，以确保静电保护电路的抗静电性能。
并且，在本申请实施例中，可以采用一个半色调掩膜板同时对第一金属层和半导体膜层进行处理，以制备得到TFT的有源层，源极和漏极。由此，有效减小了制备过程中所需采用的掩膜板的个数，简化了TFT的制备工艺，提高了TFT的制备效率，并节省了TFT的制备成本。
此外，制备过程中采用的半色调掩膜的半透过区的透过率为25％至35％，一方面可以确保对光刻胶层进行曝光和显影后，长度较长的部分去除区(用于形成第一TFT的沟道)能够形成一定厚度的第一光刻胶图案。另一方面，可以确保在对各个第一光刻胶图案进行去除后，长度较短的部分去除区(用于形成第二TFT的沟道)无光刻胶残留。由此，可以确保同时制备得到的第一TFT和第二TFT的性能较好。
本申请实例提供了另一种薄膜晶体管的制备方法，该方法可以同时制备具 有不同沟道长度的TFT。下述实施例中示出的剖视图均以ESD中的TFT为例进行说明。参见图9，该方法包括：
步骤201、在衬底基板上形成第二金属层。
该衬底基板可以是玻璃基板。该第二金属层的材料可以包括下述材料中的至少一种：钛(Ti)、铜(Cu)、钼铌合金(MoNb)、钼铜合金(MoCu)、钼钛镍合金(MoTiNi)以及钼钛铜合金(MoTiCu)。并且，该第二金属层的厚度可以大于或等于2000埃
该第二金属层可以用于形成TFT的栅极以及其他信号走线。
步骤202、采用构图工艺对第二金属层进行处理，得到多个第一TFT的栅极和多个第二TFT的栅极。
在本申请实施例中，可以采用一次构图工艺对第二金属层进行处理，以得到多个第一TFT的栅极和多个第二TFT的栅极。图10和图11是本申请实施例提供的形成有栅极的衬底基板的结构示意图，其中图11为图10的俯视图。如图10和图11所示，衬底基板10上形成有栅极50。图10中分别示出了阵列基板中ESD中的TFT区域的截面图，以及ESD中的过孔区域的截面图。
步骤203、在多个第一TFT的栅极和多个第二TFT的栅极远离衬底基板的一侧形成栅绝缘层。
在本申请实施例中，可以采用化学气相沉积(chemical vapor deposition，CVD)工艺形成栅绝缘层(gate insulator，GI)。该栅绝缘层的材料可以包括二氧化硅(SiO2)和氮化硅(SiN
x)中的至少一种。并且，该栅绝缘层的厚度可以大于或等于
如图4所示，栅极50和栅绝缘层60在远离衬底基板10的方向上依次层叠。
步骤204、在栅绝缘层上依次形成半导体膜层、第一金属层和光刻胶层。
半导体膜层可以用于形成TFT的有源层(active)。该半导体膜层的材料可以是氧化物半导体(oxide semiconductor，OS)材料，例如，可以是铟镓锌氧化物(indium gallium zinc oxide，IGZO)等金属氧化物材料。并且，该半导体膜层的厚度可以大于或等于
以确保后续使用刻蚀液对该半导体膜层进行刻蚀时，半导体膜层的临界尺寸损失(critical dimension loss，CD loss)较小。
第一金属层可以用于形成TFT的源极和漏极，该第一金属层的材料可以包括下述材料中的至少一种：钛、铜、钼铌合金、钼铜合金、钼钛镍合金或者钼 钛铜合金。并且，该第一金属层的厚度大于或等于
此处控制第一金属层的厚度大于或等于
可以保证后续使用刻蚀液对该第一金属层进行刻蚀时，该第一金属层的CD loss较小。
可选地，该光刻胶层的厚度可以是2.2±0.2um，即光刻胶层的厚度可以是2.0um至2.4um。本申请实施例对不同厚度的光刻胶层进行了实验。若最初形成的光刻胶层的厚度为2.5um，则后续经过曝光和显影，以及对第一金属层和半导体膜层进行刻蚀之后，第一金属层和半导体膜层的CD loss较大。若最初形成的光刻胶层的厚度是2.0um，则后续经过曝光和显影，以及对第一金属层和半导体膜层的刻蚀之后，第一金属层和半导体膜层的CD loss较小。经过实验及理论分析，本申请实施例通过形成厚度为2.2±0.2um的光刻胶层，可以使得第一金属层和半导体膜层的CD loss较小。
如图4所示，半导体膜层20、第一金属层30和光刻胶层40可以在远离衬底基板10的方向上依次层叠。
步骤205、采用半色调掩膜板对光刻胶层进行曝光，以在光刻胶层中定义出多个部分去除区，多个保留区以及多个完全去除区。
在本申请实施例中，如图4所示，该半色调掩膜板00有多个半透过区01、多个不透过区02以及多个全透过区03。其中，至少两个半透过区01的尺寸不同，且每个半透过区01的透过率均为25％至35％。采用该半色调掩膜板对光刻胶层进行曝光后，如图4所示，即可在该光刻胶层40中定义出多个部分去除区41，多个保留区42以及多个完全去除区43。
其中，每个部分去除区41为半色调掩膜板00的一个半透过区01在光刻胶层上的正投影所在区域，且每个部分去除区41所覆盖的区域即为一个TFT中的沟道所在的区域。每个保留区42为半色调掩膜板00的一个不透过区02(或者全透过区03)在光刻胶层40上的正投影所在区域。每个完全去除区43为半色调掩膜板的一个全透过区03(或者不透过区02)在光刻胶层上的正投影所在区域。可以理解的是，对于正性光刻胶，每个保留区42为半色调掩膜板00的一个不透过区02在光刻胶层上的正投影所在区域。对于负性光刻胶，每个保留区42为半色调掩膜板的一个全透过区03在光刻胶层上的正投影所在区域。
步骤206、对曝光后的光刻胶层进行显影，以去除该光刻胶层中位于多个完全去除区的部分，得到位于多个部分去除区的多个第一光刻胶图案，以及位于 多个保留区的多个第二光刻胶图案。
在对光刻胶层进行曝光后，可以采用显影剂对曝光后的光刻胶进行显影。图12是本申请实施例提供的一种对光刻胶层进行显影之后的衬底基板的结构示意图。参考图4和图12，显影后的光刻胶层40中位于完全去除区43的部分已经被剥离，且显影后的光刻胶层包括：位于多个部分去除区41的多个第一光刻胶图案411，以及位于多个保留区42的多个第二光刻胶图案421。其中，每个第一光刻胶图案411所在的区域即为一个TFT的沟道所在区域。由于第一光刻胶图案411所在区域为半透过区的投影区域，在显影过程中该区域的光刻胶也会有所损耗，因此第一光刻胶图案411的厚度小于第二光刻胶图案421的厚度。
本申请实施例对不同厚度的光刻胶层进行了实验，若最初形成的光刻胶层的厚度为2.5um，则采用透过率为25％的半色调掩膜板对光刻胶层进行曝光和显影之后，位于长度较长的部分去除区的第一光刻胶图案的厚度大约为0.8um。位于长度较短的部分去除区的第一光刻胶图案的厚度大约为1um。在这种情况下，测量得出后续对第一金属层和半导体膜层的进行刻蚀之后，第一金属层和半导体膜层的CD loss较大。
若最初形成的光刻胶层的厚度为2.0um，则采用透过率为25％的半色调掩膜板对光刻胶层进行曝光和显影之后，位于长度较长的部分去除区的第一光刻胶图案的厚度大约为0.5um。位于长度较短的部分去除区的第一光刻胶图案的厚度大约为0.7um。在这种情况下，测量得出后续对第一金属层和半导体膜层的进行刻蚀之后，第一金属层和半导体膜层的CD loss较小。
在本申请实施例中，若最初形成的光刻胶层的厚度为2.2±0.2um，则在则采用透过率为25％的半色调掩膜板对光刻胶层进行曝光和显影之后，位于长度较长的部分去除区的第一光刻胶图案的厚度大于或等于0.5um。位于长度较短的部分去除区的第一光刻胶图案的厚度大于或等于0.7um，满足第一金属层和半导体膜层的CD loss较小的条件。
步骤207、对未被光刻胶图案覆盖的第一金属层和半导体膜层进行刻蚀。
在对曝光后的光刻胶进行显影之后，可以采用刻蚀液对未被第一光刻胶图案和第二光刻胶图案覆盖的第一金属层和半导体膜层进行刻蚀。也即是，如图4所示，可以对位于完全去除区域43的第一金属层30和半导体膜层20进行刻蚀，并得到如图5所示的结构。刻蚀过后的第一金属层30用于形成TFT的源极和漏 极；刻蚀过后的半导体膜层20用于形成TFT的有源层。
步骤208、去除多个第一光刻胶图案，并对被该多个第一光刻胶图案覆盖的该第一金属层进行刻蚀。
在本申请实施例中，可以采用灰化工艺对第一光刻胶图案和第二光刻胶图案进行处理，以将第一光刻胶图案去除，并将第二光刻胶图案减薄。图13是本申请实施例提供的一种对第一光刻胶图案和第二光刻胶图案进行灰化后的衬底基板的结构示意图。参考图13，第一光刻胶图案411已经剥离，而第二光刻胶图案421的厚度也有所减薄。之后，即可采用刻蚀液对被该多个第一光刻胶图案411覆盖的第一金属层30进行刻蚀，从而形成TFT中的源极和漏极，并形成部分信号线。参考图6，对第一金属层30进行刻蚀后，可以形成TFT的源极31和漏极32，以及位于周边区域的信号线33。
步骤209、去除第二光刻胶图案，得到多个第一TFT和多个第二TFT。
在将第二光刻胶图案剥离后，即可以得到多个第一TFT和多个第二TFT。其中，每个TFT包括由该第一金属层形成的源极和漏极，以及由该半导体膜层形成的有源层。
在本申请实施例中，每个TFT的有源层中的沟道位于一个第一光刻胶图案在衬底基板的正投影内，且第一TFT的沟道的长度大于第二TFT的沟道的长度。
其中，第一TFT的沟道的长度可以大于或等于8um，例如，可以为50um到70um，或者可以大于或等于60um。第二TFT的沟道的长度可以为4um至6um。并且，第一TFT的沟道的宽度，以及该第二TFT的沟道的宽度可以均为5um至10um。
由于第一TFT的沟道较长，抗静电性能较好，因此可以作为阵列基板中静电保护电路中的TFT。该第二TFT则可以为该阵列基板中的像素中的TFT或者GOA的TFT。
图14是本申请实施例提供的一种去除第二光刻胶图案之后的衬底基板的结构示意图，图15为图14的俯视图。参考图14，该TFT的栅极50、有源层21和源漏极沿远离衬底基板的方向依次层叠。其中，源漏极是指源极31和漏极32。参考图14和图15，源极31和漏极32分别与有源层21搭接。
步骤210、在多个第一TFT和多个第二TFT远离衬底基板的一侧依次形成平坦层，绝缘层和像素电极。
在得到多个第一TFT和多个第二TFT之后，可以采用曝光及显影工艺在TFT远离衬底基板的一侧形成平坦层。图16是本申请实施例提供的一种形成有平坦层和保护层的衬底基板的结构示意图。如图16所示，该平坦层70可以包括多个间隔的平坦图案71，每个平坦图案71在该衬底基板上的正投影覆盖一个TFT的栅极50。其中，该平坦层70可以为有机膜层(organic membrane)，其材料可以是亚克力材料。并且，该平坦层70的厚度可以大于或等于
可选的，如图16所示，在形成平坦层70之前，可以采用成膜工艺在TFT远离衬底基板的一侧形成保护层80，该保护层的材料可以是绝缘材料，例如可以包括二氧化硅和氮化硅中的至少一种。并且，该保护层80的厚度可以大于或等于
在形成平坦层70之后，可以在该平坦层70远离衬底基板的一侧形成绝缘层。图17是本申请实施例提供的一种形成有绝缘层的衬底基板的结构示意图。如图17所示，在该平坦层远离衬底基板10的一侧形成有绝缘层90。该绝缘层90的材料可以包括二氧化硅或者氮化硅中的至少一种。并且，该绝缘层90的厚度可以大于或等于
图18是本申请实施例提供的一种形成有像素电极的衬底基板的结构示意图。如图18所示，在形成绝缘层90之后，可以在该绝缘层90远离衬底基板10的一侧形成像素电极100。像素电极100可以是透明电极，其材料可以包括氧化铟锡。并且，该像素电极110的厚度可以大于或等于
如图17所示，该绝缘层90中形成有多个第一过孔91和多个第二过孔92。图19是本申请实施例提供的一种形成有绝缘层的衬底基板的俯视图，即图19是图17的俯视图，结合图17和图19可以看出，每个第一过孔91在衬底基板10的正投影与相邻两个平坦图案71之间的间隔区域72重叠。
图20是本申请实施例提供的一种形成有像素电极的衬底基板的俯视图，即图20是图18的俯视图。结合图19和图20可以看出，像素电极100可以通过至少一个第一过孔91与该源极31或漏极32连接。并且，像素电极100还可以通过至少一个第二过孔92与栅极50连接，由此实现过孔区内栅极50与源极31或漏极32连接。
可以理解的是，图18中示出的像素电极100为ESD中的TFT区域内的像素电极，该像素电极100为整块电极。而像素TFT的像素电极则包括多个间隔 的像素电极图案。
上述实施例是以底栅TFT(即栅极位于有源层靠近衬底基板的一侧)为例进行的说明。可以理解的是，本申请实施例提供的制备方法还可以用于制备顶栅TFT，即栅极可以位于有源层远离衬底基板的一侧。
综上所述，本申请实施例提供了一种TFT的制备方法。在制备过程中，通过控制半色调掩膜板上的半透过区的尺寸，以及半透过区的透过率，便可以同时制备出具有不同沟道长度的多个TFT。其中，长沟道的TFT可以应用于静电保护电路，以确保静电保护电路的抗静电性能。
并且，在本申请实施例中，可以采用一个半色调掩膜板同时对第一金属层和半导体膜层进行处理，以制备得到TFT的有源层，源极和漏极。由此，有效减小了制备过程中所需采用的掩膜板的个数，简化了TFT的制备工艺，提高了TFT的制备效率，并节省了TFT的制备成本。
此外，制备过程中采用的半色调掩膜的半透过区的透过率为25％至35％，一方面可以确保对光刻胶层进行曝光和显影后，长度较长的部分去除区(用于形成第一TFT的沟道)能够形成一定厚度的第一光刻胶图案。另一方面，可以确保在对各个第一光刻胶图案进行去除后，长度较短的部分去除区(用于形成第二TFT的沟道)无光刻胶残留。由此，可以确保同时制备得到的第一TFT和第二TFT的性能较好。
本申请实施例提供了一种阵列基板，该阵列基板可以采用上述方法实施例提供的方法制备得到。如图21所示，该阵列基板包括衬底基板10，以及位于衬底基板10上的多个第一TFT和多个第二TFT。
如图14和图21所示，每个TFT均包括源极31、漏极32和有源层21，且第一TFT的沟道的长度L1大于第二TFT的沟道的长度L2。
其中，多个TFT的源极、漏极和有源层采用一个半色调掩膜板制备得到，该半色调掩膜板具有多个半透过区，每个半透过区用于定义一个TFT的有源层中的沟道所在的区域，且每个半透过区的透过率为25％至35％。
可选的，第一TFT的沟道的长度大于或等于8um(例如可以大于或等于60um)，第二TFT的沟道的长度为4um至6um。
可选的，第一TFT的沟道的长度可以为50um至70um。
可选的，第一TFT的沟道的宽度，以及第二TFT的沟道的宽度均为5um至10um。
可选的，第一TFT为阵列基板中静电保护电路中的TFT，第二TFT为阵列基板中的像素中的TFT。
可选的，如图4所示，有源层21的厚度大于或等于
源极31和漏极32的厚度均大于或等于
可选的，如图6所示，每个第一TFT和每个第二TFT还包括：位于有源层21靠近衬底基板10一侧的栅绝缘层60和栅极50。该栅绝缘层60和栅极50沿靠近衬底基板10的方向依次层叠。
可选的，如图17和图18所示，该阵列基板还包括：在多个第一TFT和多个第二TFT远离衬底基板10的一侧依次层叠的平坦层70，绝缘层90和像素电极100；
其中，平坦层70包括多个间隔的平坦图案71，每个平坦图案71在衬底基板10上的正投影覆盖一个TFT的栅极50；
如图19所示，该绝缘层90中形成有多个第一过孔91和多个第二过孔92，每个第一过孔91在衬底基板10的正投影与相邻两个平坦图案71之间的间隔区域72重叠，像素电极100通过至少一个第一过孔91与源极31或漏极32连接，且通过至少一个第二过孔92与栅极50连接。
综上所述，本申请实施例提供了一种阵列基板，该阵列基板中包括沟道的长度不同的多个TFT。由于该多个TFT的源极、漏极和有源层采用一个半色调掩膜板制备得到，因此有效减小了制备过程中所需采用的掩膜板的个数，简化了TFT的制备工艺，提高了阵列基板的制备效率。又由于该半色调掩膜的半透过区的透过率为25％至35％，因此可以确保同时制备得到的沟道的长度不同的TFT的性能均较好。
本申请实施例提供了一种显示面板，如图22所示，该显示面板包括：驱动电路001，以及上述实施例提供的阵列基板002。
其中，该驱动电路001可以包括源极驱动电路和栅极驱动电路，该源极驱动电路用于为阵列基板中的像素提供数据信号，栅极驱动电路用于为阵列基板中的像素提供栅极驱动信号。
可选地，该栅极驱动电路可以为GOA电路，该GOA电路可以形成在该阵列基板的衬底基板上。
该显示面板可以是液晶面板、电子纸、手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等各种具有显示功能的产品或部件。
本申请中术语“第一”“第二”等字样用于对作用和功能基本相同的相同项或相似项进行区分，应理解，“第一”、“第二”、“第n”之间不具有逻辑或时序上的依赖关系，也不对数量和执行顺序进行限定。
以上所述仅为本申请的示例性实施例，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (11)
- 一种薄膜晶体管TFT的制备方法，其特征在于，所述方法包括：在衬底基板上依次形成半导体膜层、第一金属层和光刻胶层；采用半色调掩膜板对所述光刻胶层进行曝光，以在所述光刻胶层中定义出多个部分去除区，多个保留区以及多个完全去除区，所述多个部分去除区为所述半色调掩膜板的多个半透过区在所述光刻胶层上的正投影所在区域，至少两个所述半透过区的尺寸不同，所述半透过区的透过率为25％至35％；对曝光后的所述光刻胶层进行显影，以去除所述光刻胶层中位于所述多个完全去除区的部分，得到位于所述多个部分去除区的多个第一光刻胶图案，以及位于所述多个保留区的多个第二光刻胶图案，所述第一光刻胶图案的厚度小于所述第二光刻胶图案的厚度；对未被光刻胶图案覆盖的所述第一金属层和所述半导体膜层进行刻蚀；去除所述多个第一光刻胶图案，并对被所述多个第一光刻胶图案覆盖的所述第一金属层进行刻蚀；去除所述第二光刻胶图案，得到多个第一TFT和多个第二TFT；其中，每个TFT包括由所述第一金属层形成的源极和漏极，以及由所述半导体膜层形成的有源层，每个TFT的有源层中的沟道位于一个所述第一光刻胶图案在所述衬底基板的正投影内，且所述第一TFT的沟道的长度大于所述第二TFT的沟道的长度。
- 根据权利要求1所述的方法，其特征在于，所述第一TFT的沟道的长度大于或等于8微米，所述第二TFT的沟道的长度为4微米至6微米。
- 根据权利要求2所述的方法，其特征在于，所述第一TFT的沟道的长度为50微米至70微米。
- 根据权利要求1至3任一所述的方法，其特征在于，所述半导体膜层的厚度大于或等于500埃；所述第一金属层的厚度大于或等于1000埃。
- 根据权利要求1至4任一所述的方法，其特征在于，所述光刻胶层的厚度为2微米至2.4微米；覆盖所述第一TFT的沟道的所述第一光刻胶图案的厚度大于或等于0.5微米，覆盖所述第二TFT的沟道的所述第一光刻胶图案的厚度大于或等于0.7微米。
- 一种阵列基板，其特征在于，所述阵列基板包括衬底基板，以及位于所述衬底基板上的多个第一薄膜晶体管TFT和多个第二TFT；每个TFT均包括源极、漏极和有源层，且所述第一TFT的沟道的长度大于所述第二TFT的沟道的长度；其中，多个所述TFT的源极、漏极和有源层采用一个半色调掩膜板制备得到，所述半色调掩膜板具有多个半透过区，每个所述半透过区用于定义一个TFT的有源层中的沟道所在的区域，且所述半透过区的透过率为25％至35％。
- 根据权利要求6所述的阵列基板，其特征在于，所述第一TFT的沟道的长度大于或等于8微米，所述第二TFT的沟道的长度为4微米至6微米。
- 根据权利要求7所述的阵列基板，其特征在于，所述第一TFT的沟道的长度为50微米至70微米。
- 根据权利要求6至8任一所述的阵列基板，其特征在于，所述第一TFT的沟道的宽度，以及所述第二TFT的沟道的宽度均为5微米至10微米。
- 根据权利要求6至9任一所述的阵列基板，其特征在于，所述有源层的厚度大于或等于500埃；所述源极和所述漏极的厚度均大于或等于1000埃。
- 一种显示面板，其特征在于，所述显示面板包括：驱动电路，以及如权利要求6至10任一所述的阵列基板。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/CN2021/137997 WO2023108429A1 (zh) | 2021-12-14 | 2021-12-14 | 薄膜晶体管的制备方法、阵列基板及显示面板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116615799A true CN116615799A (zh) | 2023-08-18 |
Family
ID=86774970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202180003961.6A Pending CN116615799A (zh) | 2021-12-14 | 2021-12-14 | 薄膜晶体管的制备方法、阵列基板及显示面板 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN116615799A (zh) |
| WO (1) | WO2023108429A1 (zh) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102280408A (zh) * | 2011-06-28 | 2011-12-14 | 深圳市华星光电技术有限公司 | 薄膜晶体管矩阵基板及显示面板的制造方法 |
| CN103117224A (zh) * | 2013-01-21 | 2013-05-22 | 京东方科技集团股份有限公司 | 一种薄膜晶体管和阵列基板的制作方法 |
| CN103545378B (zh) * | 2013-11-05 | 2016-09-07 | 京东方科技集团股份有限公司 | 氧化物薄膜晶体管及其制作方法、阵列基板、显示装置 |
| CN103715201B (zh) * | 2013-12-20 | 2016-06-22 | 京东方科技集团股份有限公司 | 一种阵列基板及其制造方法、goa单元以及显示装置 |
| CN113097295A (zh) * | 2021-03-30 | 2021-07-09 | 合肥维信诺科技有限公司 | 薄膜晶体管及其制备方法、显示面板 |
-
2021
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| WO2023108429A1 (zh) | 2023-06-22 |
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