CN116599518A - 一种电平转换电路和dc-dc转换器 - Google Patents

Abstract

本发明涉及电子技术领域，提供一种电平转换电路和DC‑DC转换器，包括：逻辑控制电路，所述逻辑控制电路接收外部输入信号并输出为第一控制信号和第二控制信号；第一驱动电路，根据所述第一控制信号输出第一驱动信号；第二驱动电路，根据所述第二控制信号输出第二驱动信号，本发明的电平转换电路是始终存在静态电流的，静态电流使得本电平转换电路不存在延迟翻转和误翻转之类的问题，即使有寄生电容的影响，对第一驱动电路和第二驱动电路两路产生的影响也是完全相同的，并且本来该导通的那一路电流是注定比不该导通的那一路电流要大，消除了寄生电容对电路带来的影响。

Description

一种电平转换电路和DC-DC转换器

技术领域

本发明涉及电子技术领域，特别涉及一种电平转换电路和DC-DC转换器。

背景技术

随着人们对电源的需求日益增加，电压转换器得以快速发展，广泛应用于各种电子设备电源、日常照明电源、家用电器电源等方面。转换器的工作模式根据输出状态分为恒压输出模式和恒流输出模式。

图1为转换器的电路图，其中，VIN是芯片的输入电压，VDD是芯片内部的电源电压，通常由LDO(线性稳压器)来产生，PWM是控制环路生成的开关信号，PWM经过Driver(驱动器)输出HG与LG信号分别去驱动上管和下管，当上管开通时，HG与BST(自举电容电压)的电压相等，LG为0，当下管开通时，HG与SW相等，LG为VDD。

在实际的工作过程中，为了防止功率管的上下管共通，必须加入死区时间的控制，即有一小段极短的时间内是上管下管全部关闭的，但死区时间又不能设置的过长，否则会影响效率。比较常见的做法是需要对上管栅极信号HG的电压进行电平转换，先将其从BST～SW的高压范围转换为VDD～0的低压范围，当确认HG信号已经在逻辑上翻低之后，再去打开下管。这样自然就会在上管关断与下管开通之间形成很短的死区时间。

常见的高压转低压的电平转换电路结构如图2所示。图中上面的虚线框内是高压范围，其电压范围是BST～SW，下面的虚线框是低压范围，其电压范围为VDD～GND。没有在方框内的两个NMOS管起到隔离高低压的作用，以防止低压范围的管子出现过压情况。当HG从高翻低时：MOS管M1由关断变为导通，MOS管M2由导通变为关断，于是充电电流经过MOS管M1和MOS管M3流到了MOS管M6的栅极并使得MOS管M6的VGS不断增大，与此同时，MOS管M2的关闭与MOS管M6的导通使得MOS管M5的VGS不断降低至0，于是OUT电压也翻转为0。但是该结构存在一个问题，比如HG从高翻低时，由于MOS管M2与MOS管M4都使用高压管以防止过压情况的产生，其寄生电容会比较大，所以在MOS管M2与MOS管M4的漏端所存在的寄生电容会影响MOS管M5栅极的下降速度，这容易导致电平转换电路速度变慢。除此以外，当HG从低翻高时，意味着上管开启，此时MOS管M1关断而MOS管M2开启，MOS管M5的栅极被充高而MOS管M6关断，而与此同时BST与SW快速上升，寄生电容的影响会使得MOS管M5的栅极进一步升高，甚至高于VDD的电压，并且由于MOS管M6关断导致MOS管M5的栅极无法被放电，这可能带来两个后果，一个是过压的风险，另一个就是会影响HG从高翻低时的响应速度。

发明内容

本发明的目的在于提供一种电平转换电路和DC-DC转换器，有利于减少电平转换电路中晶体管寄生电容造成的延迟翻转问题。

为了实现上述目的，本发明提供如下技术方案：一种电平转换电路，包括：逻辑控制电路，所述逻辑控制电路接收外部信号并输出第一控制信号和第二控制信号；第一驱动电路，所述第一驱动电路包括第一晶体管、具有第一支路和第二支路的第一电流镜、具有第三支路和第四支路的第二电流镜以及具有第五支路和第六支路的第三电流镜；所述第一晶体管的控制端接收所述第一控制信号；所述第一支路的第一端以及所述第二支路的第一端连接第一电压节点，所述第一支路的第二端通过所述第一晶体管连接第二电压节点，所述第二支路的第二端连接所述第三支路的第一端；所述第三支路的第二端以及第四支路的第二端连接第四电压节点，所述第四支路的第一端连接所述第五支路的第二端；所述第五支路的第一端以及所述第六支路的第一端连接第三电压节点；第二驱动电路，所述第二驱动电路包括第二晶体管、具有第七支路和第八支路的第四电流镜以及具有第九支路和第十支路的第五电流镜；所述第二晶体管的控制端接收所述第二控制信号；所述第七支路的第一端以及所述第八支路的第一端连接所述第一电压节点，所述第七支路的第二端通过所述第二晶体管连接所述第二电压接点，所述第八支路的第二端连接所述第九支路的第一端；所述第九支路的第二端以及所述第十支路的第二端连接所述第四电压节点，所述第十支路的第一端连接所述第六支路的第二端；第三反相器，所述第三反相器的输入端连接所述第十支路的第一端与所述第六支路的第二端之间的节点，所述第三反相器的输出端用于输出转换后的信号。

进一步地，所述第一电压节点的电压为DC-DC转换器的自举电容电压，所述第二电压节点的电压为所述DC-DC转换器的开关节点电压，所述第三电压节点的电压为所述DC-DC转换器的电源电压，所述第四电压节点的电压为所述DC-DC转换器的接地电压。

进一步地，所述第二支路的第二端与所述第三支路的第一端之间设置有第三晶体管，所述第三晶体管的控制端接收所述第二控制信号；所述第八支路的第二端与所述第九支路的第一端之间设置有第四晶体管，所述第四晶体管的控制端接收所述第一控制信号。

进一步地，所述逻辑控制电路包括顺序串联的第一反相器和第二反相器，所述第一反相器的输入端用于接收外部信号，所述第二反相器的输出端与所述第二晶体管的控制端连接，所述第一晶体管的控制端连接所述第一反相器与所述第二反相器之间的节点。

进一步地，所述第一晶体管的第一端连接所述第一支路的第二端，所述第一晶体管的第二端通过第一电阻连接至所述第二电压节点；所述第二晶体管的第一端连接所述第七支路的第二端，所述第二晶体管的第二端通过第二电阻连接至所述第二电压节点。

进一步地，还包括第五晶体管、第六晶体管、第一单触发电路和第二单触发电路；所述第五晶体管与所述第一电阻并联，所述第一单触发电路的输入端接收所述第一控制信号，所述第一单触发电路的输出端与第五晶体管的控制端连接；所述第六晶体管与所述第二电阻并联，所述第二单触发电路的输入端接收所述第二控制信号，所述第二单触发电路的输出端与第六晶体管的控制端连接。

进一步地，所述第一电流镜中，所述第一支路包括第七晶体管，所述第二支路包括第八晶体管；所述第一晶体管的第一端同时与所述第七晶体管的第二端、控制端和所述第八晶体管的控制端连接，所述第七晶体管的第一端和第八晶体管的第一端均与所述第一电压节点连接；所述第二电流镜中，所述第三支路包括第九晶体管，所述第四支路包括第十晶体管；所述第九晶体管的控制端、第一端和所述第十晶体管的控制端互相连接，所述第九晶体管的第二端和第十晶体管的第二端均接所述第四电压节点；所述第三电流镜中，所述第五支路包括第十一晶体管，所述第六支路包括第十二晶体管；所述第十一晶体管的控制端、第二端和所述第十二晶体管的控制端互相连接，所述第十一晶体管的第一端、所述第十二晶体管的第一端均与所述第三电压节点连接；所述第四电流镜中，所述第七支路包括第十三晶体管，所述第八支路包括第十四晶体管；所述第二晶体管的第一端同时与所述第十三晶体管的第二端、控制端和所述第十四晶体管的控制端连接，所述第十三晶体管的第一端、第十四晶体管的第一端均与所述第一电压节点连接；所述第五电流镜中，所述第九支路包括第十五晶体管，所述第十支路包括第十六晶体管；所述第十五晶体管的控制端、第一端和所述第十六晶体管的控制端互相连接，所述第十五晶体管的第二端、第十六晶体管的第二端均连接所述第四电压节点，所述第十六晶体管的第一端与所述第十二晶体管的第二端连接。

进一步地，还包括第十七晶体管和第十八晶体管；所述第十七晶体管的第二端与所述第八晶体管的第二端连接，所述第十七晶体管的第一端与所述第一电压节点连接，所述第十七晶体管的控制端接收所述第一控制信号；所述第十八晶体管的第二端与所述第十四晶体管的第二端连接，所述第十八晶体管的第一端与所述第一电压节点连接，所述第十八晶体管的控制端接收所述第二控制信号。

进一步地，还包括第三电阻和第四电阻；所述第三电阻设置在所述第三晶体管的第一端与所述第八晶体管的第二端之间；所述第四电阻设置在所述第四晶体管的第一端与所述第十四晶体管的第二端之间。

另一方面，本发明还公开一种DC-DC转换器，包括上述任一项所述的电平转换电路

分析可知，本发明公开一种电平转换电路和DC-DC转换器，本发明的电平转换电路可以始终存在静态电流，静态电流使得本电平转换电路能够减少甚至是不存在延迟翻转和误翻转之类的问题，即使有寄生电容的影响，对第一驱动电路和第二驱动电路两路产生的影响也是完全相同的，并且本来该导通的那一路电流是注定比不该导通的那一路电流要大，从而有利于消除寄生电容对电路带来的影响。

附图说明

构成本申请的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。其中：

图1为现有的转换器的电路图。

图2为现有的电平转换电路的电路图。

图3本发明一实施例的电平转换电路的电路图。

具体实施方式

下面将参考附图并结合实施例来详细说明本发明。各个示例通过本发明的解释的方式提供而非限制本发明。实际上，本领域的技术人员将清楚，在不脱离本发明的范围或精神的情况下，可在本发明中进行修改和变型。例如，示为或描述为一个实施例的一部分的特征可用于另一个实施例，以产生又一个实施例。因此，所期望的是，本发明包含归入所附权利要求及其等同物的范围内的此类修改和变型。

在本发明的描述中，应当理解，在以下的描述中，“电路”可包括单个或多个组合的硬件电路、可编程电路、状态机电路和/或能存储由可编程电路执行的指令的元件。当称元件或电路“连接到”另一元件或称元件/电路“连接在”两个节点之间时，它可以直接耦合或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的、或者其结合。相反，当称元件“直接耦合到”或“直接连接到”另一元件时，意味着两者不存在中间元件。

在本发明中，开关管是工作开关模式以提供电流路径的晶体管，例如，包括选自双极晶体管或场效应晶体管的一种。开关管的第一端和第二端分别是电流路径上的高电位端和低电位端，控制端用于接收驱动信号以控制开关管的导通和关断。MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属氧化物半导体场效应晶体管)包括第一端、第二端和控制端，在MOSFET的导通状态，电流从第一端流至第二端。例如，P型MOSFET的第一端、第二端和控制端分别为源极、漏极和栅极，N型MOSFET的第一端、第二端和控制端分别为漏极、源极和栅极。

本实施例提供了一种电平转换电路，包括：

逻辑控制电路，逻辑控制电路接收外部信号并输出第一控制信号和第二控制信号，第一控制信号与第二控制信号之间相位相反；

第一驱动电路，第一驱动电路包括第一晶体管、具有第一支路和第二支路的第一电流镜、具有第三支路和第四支路的第二电流镜以及具有第五支路和第六支路的第三电流镜；第一晶体管的控制端接收第一控制信号；第一支路的第一端以及第二支路的第一端连接第一电压节点，第一支路的第二端通过第一晶体管连接第二电压节点，第二支路的第二端连接第三支路的第一端；第三支路的第二端以及第四支路的第二端连接第四电压节点，第四支路的第一端连接第五支路的第二端；第五支路的第一端以及第六支路的第一端连接第三电压节点；

第二驱动电路，第二驱动电路包括第二晶体管、具有第七支路和第八支路的第四电流镜以及具有第九支路和第十支路的第五电流镜；第二晶体管的控制端接收第二控制信号；第七支路的第一端以及第八支路的第一端连接第一电压节点，第七支路的第二端通过第二晶体管连接第二电压接点，第八支路的第二端连接第九支路的第一端；第九支路的第二端以及第十支路的第二端连接第四电压节点，第十支路的第一端连接第六支路的第二端；

第三反相器，第三反相器的输入端连接第十支路的第一端与第六支路的第二端之间的节点，第三反相器的输出端用于输出转换后的信号。

本实施例利用第一电流镜、第二电流镜、第三电流镜、第四电流镜和第五电流镜实现电平转换，使得电平转换电路中可以始终存在静态电流，从而可以减少电平转换电路的延迟翻转、误翻转之类的问题。

本发明实施例提供的电平转换电路可以应用在DC-DC转换器中进行电平转换，其中，第一电压节点的电压可以是DC-DC转换器的自举电容电压，第二电压节点的电压为可以是DC-DC转换器的开关节点电压，第三电压节点的电压可以是DC-DC转换器的电源电压，第四电压节点的电压可以是DC-DC转换器的接地电压。通过电平转换电路可以将DC-DC转换器中的高压范围BST(自举电容电压)-SW(开关节点电压)转换为低压范围VDD(芯片的电源电压)-GND。

例如，参见图3，图3是本发明实施例提供的一种电平转换电路的示意图，该电平转换电路包括逻辑控制电路、第一驱动电路、第二驱动电路和第三反相器；

其中，第一驱动电路包括晶体管M1、具有第一支路和第二支路的第一电流镜、具有第三支路和第四支路的第二电流镜以及具有第五支路和第六支路的第三电流镜；第二驱动电路，第二驱动电路包括晶体管M7、具有第七支路和第八支路的第四电流镜以及具有第九支路和第十支路的第五电流镜；第二晶体管的控制端接收第二控制信号；

其中，第一电流镜中，第一支路包括晶体管M2，第二支路包括晶体管M3；晶体管M2的控制端和晶体管M3的控制端互相连接，晶体管M1的第一端同时与晶体管M2的第二端、控制端和晶体管M3的控制端连接，晶体管M2的第一端和晶体管M3的第一端均与第一电压节点BST连接；

第二电流镜中，第三支路包括晶体管M13，第四支路包括晶体管M15；晶体管M13的控制端、第一端和晶体管M15的控制端互相连接，晶体管M13的第二端和晶体管M15的第二端均接第四电压节点GND；

第三电流镜中，第五支路包括晶体管M16，第六支路包括晶体管M17；晶体管M16的控制端、第二端和晶体管M17的控制端互相连接，晶体管M16的第一端、晶体管M17的第一端均与第三电压节点VDD连接；

第四电流镜中，第七支路包括晶体管M8，第八支路包括晶体管M9；晶体管M7的第一端同时与晶体管M8的第二端、控制端和晶体管M9的控制端连接，晶体管M8的第一端、晶体管M9的第一端均与第一电压节点BST连接；

第五电流镜中，第九支路包括晶体管M14，第十支路包括晶体管M18；晶体管M14的控制端、第一端和晶体管M18的控制端互相连接，晶体管M14的第二端、晶体管M18的第二端均连接第四电压节点GND，晶体管M18的第一端与晶体管M17的第二端连接。

本实施例中，晶体管M2和晶体管M3构成第一电流镜，晶体管M13和晶体管M15构成第二电流镜，晶体管M16和晶体管M17构成第三电流镜，从晶体管M1所在支路的电流经过第一电流镜镜像至晶体管M3所在的支路，同理在经过第二电流镜和第三电流镜的镜像后从晶体管M17的第二端输出。

晶体管M2和晶体管M3的第一端与BST连接，晶体管M13和晶体管M15的第二端接地，晶体管M16和晶体管M17的第一端与VDD连接，晶体管M1的第一端与晶体管M2的第二端连接，晶体管M1的第二端连接在SW上，当晶体管M1的控制端接收高电平信号后晶体管M1导通，第一电流镜、第二电流镜、第三电流镜依次导通，此时同时存在从BST到SW的静态电流以及从VDD到GND的静态电流。

晶体管M8和晶体管M9构成第四电流镜，晶体管M14和晶体管M18构成第五电流镜，晶体管M7所在支路的电流经过第四电流镜镜像至晶体管M9所在的支路，再经过第五电流镜的镜像到晶体管M18所在的支路，晶体管M18的第一端与晶体管M17的第二端连接。

第四电流镜的供电端也就是晶体管M8和M9的第一端与BST连接，第五电流镜的接地端也就是晶体管M14和晶体管M18的第二端接地，当晶体管M7导通后，第四电流镜和第五电流镜依次导通，此时同时存在从BST到SW的静态电流以及从VDD到GND的静态电流。

逻辑控制电路由依次串联的两个反相器组成，外部信号HG经过一个反相器后的信号为HGb，信号HGb输入至晶体管M1的控制端，外部信号HG经过两个反相器后的信号为HGa，信号HGa输入至晶体管M7的控制端，反相器有效的控制输出信号的幅值，保证了后续电路的正常工作。

当外部信号HG由高翻低时，HGb由低翻高，从而使晶体管M1导通，当外部信号HG由低翻高时，HGa由低翻高，从而使晶体管M7导通，同一时刻晶体管M1和晶体管M7只会导通其中的一个，当晶体管M1导通时，晶体管M18不导通，因此将晶体管M17和晶体管M18的漏端电压拉高，漏端电压经过反相器处理后输出低电平，当晶体管M7导通时，晶体管M18导通，晶体管M17和晶体管M18的漏端电压被拉低，通过反相器输出为高电平。

优选地，在本实施例中，晶体管M1的第二端可以通过电阻R1与第二电压节点SW连接，电阻R1限制了晶体管M1所在支路的电流大小，晶体管M7的第二端通过电阻R4与第二电压节点SW连接，电阻R4限制了晶体管M7所在支路的电流大小，通过R1和R4可以降低电路的静态功耗。

优选地，在本实施例中，第二支路的第二端与第三支路的第一端之间设置有晶体管M5，第三晶体管M5的控制端接收第二控制信号HGa；第八支路的第二端与第九支路的第一端之间设置有晶体管M11，晶体管M11的控制端接收第一控制信号HGb；例如，晶体管M5连接于晶体管M3和晶体管M13之间，晶体管M5的控制端由HGa信号触发，晶体管M11连接于晶体管M10和晶体管M14之间，由HGb信号触发，通过晶体管M11和晶体管M5可以将电路的高压部分和低压部分隔离开来。

优选地，本实施例中，电平转换电路还包括晶体管M4和晶体管M10，晶体管M4的第一端与BST连接，第二端与晶体管M3的第二端连接，晶体管M4的控制端接收第一控制信号HGb，晶体管M10的第一端与第一电压节点BST连接，晶体管M10的第二端与晶体管M11的第一端连接，晶体管M10的控制端接收第二控制信号HGa。当HGa为高电平，HGb为低电平时，晶体管M3和晶体管M5不导通，此时晶体管M5的控制端和第一端之间的电压差距过大，通过晶体管M4能够在晶体管M3和M5关断时将M3的第二端电压拉高，从而保护晶体管M5，降低过压风险，同理，当HGa为低电平，HGb为高电平时，晶体管M10能够在晶体管M9和M11关断时将M9的第二端电压拉高，从而保护晶体管M11，降低过压风险。

优选地，本实施例中，电平转换电路还包括晶体管M6、晶体管M12、第一单触发电路和第二单触发电路；晶体管M6与电阻R1并联，第一单触发电路的输入端接收第一控制信号HGb，第一单触发电路的输出端与晶体管M6的控制端连接；晶体管M12与电阻R4并联，第二单触发电路的输入端接收第二控制信号HGa，第二单触发电路的输出端与晶体管M12的控制端连接；

如图3所示，晶体管M6的第一端与晶体管M1的第二端连接，第二端与SW连接，控制端接收oneshot(第一单触发电路)输出的脉冲信号，该脉冲信号的上升沿由HGb信号的上升沿触发产生，且该脉冲信号的高电平持续时间较短，通过该第一单触发电路可以在HGb信号翻高时短时导通晶体管M6，例如，该脉冲信号的高电平持续时间为几十ns，可以短时导通M6，将R1短路，使得晶体管M1会流过较大的电路，有利于低压范围的晶体管快速翻转；晶体管M12的第一端与晶体管M7的第二端连接，第二端与SW连接，控制端接收另一个oneshot(第二单触发电路)输出的脉冲信号，该脉冲信号的上升沿由HGa信号的上升沿触发产生，且该脉冲信号的高电平持续时间较短(如几十ns)，通过该第二单触发电路可以在HGa信号翻高时短时导通晶体管M12，将R4短路，这样可以帮助低压范围的晶体管快速翻转，从而加快电路的响应速度。

优选地，本实施例中，可以在晶体管M3的第二端与晶体管M5的第一端之间串联电阻R2，在晶体管M9的第二端与晶体管M11的第一端之间串联电阻R3，通过电阻R2和电阻R3能够将低所在支路的电流的大小。

从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：改进后的电平转换电路是始终存在静态电流的，静态电流使得本电平转换电路不存在延迟翻转和误翻转之类的问题，即使有寄生电容的影响，对第一驱动电路和第二驱动电路两路产生的影响也是完全相同的，并且本来该导通的那一路电流是注定比不该导通的那一路电流要大，有利于消除寄生电容对电路带来的影响。

本发明实施例还提供了一种DC-DC转换器，包括上述的电平转换电路。

以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种电平转换电路，其特征在于，包括：

逻辑控制电路，所述逻辑控制电路接收外部信号并输出第一控制信号和第二控制信号；

第一驱动电路，所述第一驱动电路包括第一晶体管、具有第一支路和第二支路的第一电流镜、具有第三支路和第四支路的第二电流镜以及具有第五支路和第六支路的第三电流镜；所述第一晶体管的控制端接收所述第一控制信号；所述第一支路的第一端以及所述第二支路的第一端连接第一电压节点，所述第一支路的第二端通过所述第一晶体管连接第二电压节点，所述第二支路的第二端连接所述第三支路的第一端；所述第三支路的第二端以及第四支路的第二端连接第四电压节点，所述第四支路的第一端连接所述第五支路的第二端；所述第五支路的第一端以及所述第六支路的第一端连接第三电压节点；

第二驱动电路，所述第二驱动电路包括第二晶体管、具有第七支路和第八支路的第四电流镜以及具有第九支路和第十支路的第五电流镜；所述第二晶体管的控制端接收所述第二控制信号；所述第七支路的第一端以及所述第八支路的第一端连接所述第一电压节点，所述第七支路的第二端通过所述第二晶体管连接所述第二电压接点，所述第八支路的第二端连接所述第九支路的第一端；所述第九支路的第二端以及所述第十支路的第二端连接所述第四电压节点，所述第十支路的第一端连接所述第六支路的第二端；

第三反相器，所述第三反相器的输入端连接所述第十支路的第一端与所述第六支路的第二端之间的节点，所述第三反相器的输出端用于输出转换后的信号。

2.根据权利要求1所述的一种电平转换电路，其特征在于，所述第一电压节点的电压为DC-DC转换器的自举电容电压，所述第二电压节点的电压为所述DC-DC转换器的开关节点电压，所述第三电压节点的电压为所述DC-DC转换器的电源电压，所述第四电压节点的电压为所述DC-DC转换器的接地电压。

3.根据权利要求1所述的一种电平转换电路，其特征在于，所述第二支路的第二端与所述第三支路的第一端之间设置有第三晶体管，所述第三晶体管的控制端接收所述第二控制信号；

所述第八支路的第二端与所述第九支路的第一端之间设置有第四晶体管，所述第四晶体管的控制端接收所述第一控制信号。

4.根据权利要求1所述的一种电平转换电路，其特征在于，所述逻辑控制电路包括顺序串联的第一反相器和第二反相器，所述第一反相器的输入端用于接收外部信号，所述第二反相器的输出端与所述第二晶体管的控制端连接，所述第一晶体管的控制端连接所述第一反相器与所述第二反相器之间的节点。

5.根据权利要求1所述的一种电平转换电路，其特征在于，所述第一晶体管的第一端连接所述第一支路的第二端，所述第一晶体管的第二端通过第一电阻连接至所述第二电压节点；

所述第二晶体管的第一端连接所述第七支路的第二端，所述第二晶体管的第二端通过第二电阻连接至所述第二电压节点。

6.根据权利要求5所述的一种电平转换电路，其特征在于，还包括第五晶体管、第六晶体管、第一单触发电路和第二单触发电路；

所述第五晶体管与所述第一电阻并联，所述第一单触发电路的输入端接收所述第一控制信号，所述第一单触发电路的输出端与第五晶体管的控制端连接；

所述第六晶体管与所述第二电阻并联，所述第二单触发电路的输入端接收所述第二控制信号，所述第二单触发电路的输出端与第六晶体管的控制端连接。

7.根据权利要求3所述的一种电平转换电路，其特征在于，所述第一电流镜中，所述第一支路包括第七晶体管，所述第二支路包括第八晶体管；所述第一晶体管的第一端同时与所述第七晶体管的第二端、控制端和所述第八晶体管的控制端连接，所述第七晶体管的第一端和第八晶体管的第一端均与所述第一电压节点连接；

所述第二电流镜中，所述第三支路包括第九晶体管，所述第四支路包括第十晶体管；所述第九晶体管的控制端、第一端和所述第十晶体管的控制端互相连接，所述第九晶体管的第二端和第十晶体管的第二端均接所述第四电压节点；

所述第三电流镜中，所述第五支路包括第十一晶体管，所述第六支路包括第十二晶体管；所述第十一晶体管的控制端、第二端和所述第十二晶体管的控制端互相连接，所述第十一晶体管的第一端、所述第十二晶体管的第一端均与所述第三电压节点连接；

所述第四电流镜中，所述第七支路包括第十三晶体管，所述第八支路包括第十四晶体管；所述第二晶体管的第一端同时与所述第十三晶体管的第二端、控制端和所述第十四晶体管的控制端连接，所述第十三晶体管的第一端、第十四晶体管的第一端均与所述第一电压节点连接；

所述第五电流镜中，所述第九支路包括第十五晶体管，所述第十支路包括第十六晶体管；所述第十五晶体管的控制端、第一端和所述第十六晶体管的控制端互相连接，所述第十五晶体管的第二端、第十六晶体管的第二端均连接所述第四电压节点，所述第十六晶体管的第一端与所述第十二晶体管的第二端连接。

8.根据权利要求7所述的一种电平转换电路，其特征在于，还包括第十七晶体管和第十八晶体管；

所述第十七晶体管的第二端与所述第八晶体管的第二端连接，所述第十七晶体管的第一端与所述第一电压节点连接，所述第十七晶体管的控制端接收所述第一控制信号；

所述第十八晶体管的第二端与所述第十四晶体管的第二端连接，所述第十八晶体管的第一端与所述第一电压节点连接，所述第十八晶体管的控制端接收所述第二控制信号。

9.根据权利要求7所述的一种电平转换电路，其特征在于，还包括第三电阻和第四电阻；

所述第三电阻设置在所述第三晶体管的第一端与所述第八晶体管的第二端之间；

所述第四电阻设置在所述第四晶体管的第一端与所述第十四晶体管的第二端之间。

10.一种DC-DC转换器，其特征在于，包括权利要求1-9任一项所述的电平转换电路。